DE112010003087T5 - Verfahren zur Herstellung von Transistoren mit selbstausrichtenden Steuerelektroden (Gate) und Source-/Drainzonen - Google Patents

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Abstract

Verfahren zum Ausbilden eines Transistorbauelements aus Gruppe III-Nitrid enthalten die Ausbildung einer Schutzschicht auf der Halbleiterschicht aus Gruppe III-Nitrid, die Ausbildung eines Kontaktlochs durch die Schutzschicht, um einen Abschnitt der Halbleiterschicht aus Gruppe III-Nitrid freizulegen, und die Ausbildung eines Maskierungs-Gate auf der Schutzschicht. Das Maskierungs-Gate enthält einen oberen Abschnitt mit einer größeren Breite als die Breite des Kontaktlochs und einen unteren Abschnitt, der sich in das Kontaktloch erstreckt. Die Verfahren enthalten ferner das Implantieren von Source-/Drain-Zonen in der Halbleiterschicht aus Gruppe III-Nitrid, wobei das Maskierungs-Gate als Implantationsmaske dient.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und insbesondere Verfahren zur Herstellung von Transistoren und verwandten Bauelementen.
  • HINTERGRUND
  • Materialien wie Silizium (Si) und Galliumarsenid (GaAs) haben in weitem Umfang Anwendung für Halbleiterbaueelemente geringerer Leistung und im Fall von Si geringeren Frequenzen gefunden. Diese bekannteren Halbleitermaterialien sind jedoch möglicherweise nicht gut für Anwendungen mit höherer Leistung und/oder höheren Frequenzen geeignet, z. B. aufgrund ihrer relativ kleinen Bandabstände (z. B. 1,12 eV bei Si und 1,42 bei GaAs bei Raumtemperatur) und/oder der relativ niedrigen Durchbruchspannungen.
  • Angesichts der Schwierigkeiten, die sich bei Si und GaAs zeigen, hat sich das Interesse an Hochleistungs-, Hochtemperatur- und/oder Hochfrequenzanwendungen und -bauelementen auf Halbleitermaterialien mit großem Bandabstand gerichtet wie Siliziumcarbid (z. B. 2,996 eV bei Alpha-SiC bei Raumtemperatur) und die Gruppe III-Nitrid (z. B. 3,36 eV bei GaN bei Raumtemperatur). Diese Materialien können im Vergleich zu Galliumarsenid und/oder Silizium typischerweise höhere Durchbruchfestigkeiten gegenüber einem elektrischen Feld und höhere Elektronensättigungsgeschwindigkeiten haben.
  • Ein Bauelement von besonderem Interesse für Hochleistungs- und/oder Hochfrequenzanwendungen ist der High Electron Mobility Transistor (HEMT; Transistor mit hoher Elektronenbeweglichkeit), der auch als Modulation Doped Field Effekt Transistor (MODFET) bekannt ist. Bei einem HEMT-BauElement kann ein zweidimensionales Elektronengas (2DEG) am Heteroübergang zweier Halbleitermaterialien mit verschiedenen Bandabstand-Energien gebildet werden. Das Material mit kleinerem Bandabstand kann eine höhere Elektronenaffinität haben als das Material mit breiterem Bandabstand. Das 2DEG ist eine Akkumulationsschicht im undotierten (”unbeabsichtigt dotierten”) Material mit kleinerem Bandabstand und kann eine relativ hohe Flächenelektronenkonzentration haben, z. B. über 1013 Ladungsträger/cm2. Außerdem können Elektronen aus dem Halbleitermaterial mit breiterem Bandabstand in das 2DEG übergehen, wodurch eine relativ hohe Elektronenmobilität aufgrund einer reduzierten ionisierten Streuung der Verunreinigungen möglich ist. Diese Kombination aus der relativ hohen Ladungsträgerkonzentration und der relativ hohen Elektronenmobilität kann dem HEMT eine relativ große Steilheit verleihen und einen Leistungsvorteil gegenüber Metall-Halbleiter-Feldeffekttransistoren (MESFETs) für Hochfrequenzanwendungen bereitstellen.
  • Transistoren mit hoher Elektronenbeweglichkeit, die im Galliumnitrid-/Aluminiumgalliumnitrid-(GaN/AlGaN)-Materialsystem hergestellt werden, können aufgrund der Kombination von Materialeigenschaften wie relativ hohe Durchbruchfestigkeiten gegenüber einem elektrischen Feld, relativ breite Bandabstände, einen relativ großen Leitfähigkeitsband-Offset und/oder eine relativ hohe Drift-Geschwindigkeit der gesättigten Elektronen hohe HF-Leistungen erzeugen. Ein wesentlicher Anteil der Elektronen im 2DEG kann einer Polarisierung im AlGaN zugerechnet werden.
  • HEMTs im GaN/AlGaN-System sind bereits dargelegt worden. So beschreiben z. B. die U.S.-Patente 5,192,987 und 5,296,395 AlGaN/GaN-HEMT-Strukturen und -Herstellungsverfahren. Außerdem beschreibt das U.S.-Patent Nr. 6,316,793 , erteilt an Sheppard et al., das denselben Inhaber hat und hiermit einbezogen wird, ein HEMT-Bauelement mit einem halbisolierenden Siliziumcarbidsubstrat, einer Aluminiumnitrid-Pufferschicht auf dem Substrat, einer isolierenden Galliumnitridschicht auf der Pufferschicht, einer Aluminiumgalliumnitrid-Sperrschicht auf der Galliumnitridschicht und einer Passivierungsschicht auf der aktiven Aluminiumgalliumnitridstruktur. Außerdem beschreibt die U.S.-Patentanmeldung Veröffentlichung Nr. US2005/0170574 von Sheppard et al., die ebenfalls dieselbe Anmelderin hat und hiermit einbezogen wird, ein HEMT-Bauelement mit einer Schutzschicht und/oder einer schädigungsarmen Herstellungstechnik von Vertiefungen, wodurch Beschädigungen des Halbleiters in der Gate-Zone des Transistors verringert werden können, die während des Annealens der Ohm'schen Kontakte entstehen können.
  • ZUSAMMENFASSUNG
  • Verfahren zur Ausbildung von Transistorbauelementen aus Gruppe-III-Nitrid gemäß einigen Ausführungsformen beinhalten das Ausbilden einer Schutzschicht auf einer Halbleiterschicht aus Gruppe III-Nitrid, das Ausbilden eines Kontaktlochs durch die Schutzschicht, um einen Abschnitt der Halbleiterschicht aus Gruppe III-Nitrid freizulegen, und das Ausbilden eines Maskierungs-Gate auf der Schutzschicht. Das Maskierungs-Gate enthält einen oberen Abschnitt mit einer Breite, die größer ist als die Breite des Kontaktlochs, und einen unteren Abschnitt, der sich in das Kontaktloch erstreckt. Der seitliche Abstand von einer Außenkante des oberen Abschnitts des Maskierungs-Gate zu einer Kante des Kontaktlochs kann kleiner als ca. 300 nm sein. Die Verfahren enthalten ferner das Implantieren von Source-/Drain-Zonen in die Halbleiterschicht aus Gruppe III-Nitrid, wobei das Maskierungs-Gate als Implantationsmaske dient.
  • Manche Ausführungsformen beinhalten die Entfernung des Maskierungs-Gate und das Abscheiden eines leitfähigen Materials im Kontaktloch.
  • Die Schutzschicht kann eine erste Schutzschicht aufweisen und die Verfahren können ferner die Ausbildung einer zweiten Schutzschicht auf der ersten Schutzschicht und auf dem Maskierungs-Gate nach dem Implantieren der Source-/Drain-Zonen sowie das Ätzen der zweiten Schutzschicht, um das Maskierungs-Gate freizulegen. Das Entfernen des Maskierungs-Gate kann das Entfernen des Maskierungs-Gate nach dem Ätzen der zweiten Schutzschicht und dem Ausbilden einer Öffnung in der zweiten Schutzschicht enthalten.
  • Die Verfahren können ferner das Abscheiden eines leitfähigen Materials im Kontaktloch und in der Öffnung der zweiten Schutzschicht nach dem Entfernen des Maskierungs-Gate sowie das Strukturieren des leitfähigen Materials, um einen Gate-Kontakt zu bilden, enthalten. Ein Abschnitt des Gate-Kontakts kann sich seitlich über die Schutzschicht erstrecken. Ein zweiter Abschnitt des Gate-Kontakts kann sich seitlich über die zweite Schutzschicht über die Öffnung in der zweiten Schutzschicht hinaus erstrecken.
  • Die Verfahren können das Ausbilden einer Metalldeckschicht auf dem Gate-Kontakt enthalten.
  • Der seitliche Abstand zur Außenkante des Kontaktlochs kann bei manchen Ausführungsformen etwa 100 nm bis etwa 300 nm betragen. Bei manchen Ausführungsformen hat das Kontaktloch eine Breite Von ca. 100 nm.
  • Das Ausbilden des Maskierungs-Gate kann das Ausbilden einer ersten Ätz-Lack-Schicht auf der Schutzschicht, das Ausbilden einer zweiten Lack-Schicht auf der ersten Lack-Schicht, wobei die erste Lack-Schicht zwischen der zweiten Lack-Schicht und der Schutzschicht liegt, und das Strukturieren der ersten und zweiten Lack-Schicht enthalten, um eine erste Öffnung in der ersten Lack-Schicht bzw. eine zweite Öffnung in der zweiten Lack-Schicht auszubilden. Die erste Öffnung befindet sich zwischen der zweiten Öffnung und der Schutzschicht, und die erste Öffnung ist breiter als die zweite Öffnung. Das Ausbilden des Kontaktlochs kann das Ätzen der Schutzschicht bei Verwendung der zweiten Lack-Schicht als Ätzmaske enthalten.
  • Das Ausbilden des Maskierungs-Gate kann das Abscheiden eines Maskierungsmaterials in der ersten Öffnung und im Kontaktloch enthalten. Das Maskierungsmaterial muss eine Ätzselektivität relativ zur Schutzschicht und der Schicht aus Gruppe III-Nitrid haben.
  • Das Abscheiden eines Maskierungsmaterials in der ersten Öffnung und im Kontaktloch enthält das Abscheiden von Aluminiumnitrid in der ersten Öffnung und im Kontaktloch.
  • Das erste und das zweite Lack können Elektronenstrahl-Lacks mit verschiedenen Entwicklerempfindlichkeiten enthalten, und die Strukturierung der ersten und der zweiten Lack-Schicht kann das Belichten der ersten und zweiten Lack-Schicht mit einem Elektronenstrahl und das Entwickeln der ersten und zweiten Lack-Schicht durch Verwenden verschiedener Entwickler enthalten.
  • Die Verfahren können ferner das Annealen der implantierten Source-/Drain-Zonen enthalten, wobei das Maskierungs-Gate intakt bleibt. Das Maskierungs-Gate kann nach dem Annealen der implantierten Source-/Drain-Zonen entfernt werden.
  • Die Verfahren können ferner das Entfernen der Schutzschicht nach dem Annealen der Source-/Drain-Zonen und vor dem Entfernen des Maskierungs-Gate und das Ausbilden einer zweiten Schutzschicht auf der Gruppe III-Nitridschicht und dem Maskierungs-Gate vor dem Entfernen des Maskierungs-Gate enthalten.
  • Die Verfahren können ferner ein Aufweiten der Breite der zweiten Öffnung vor dem Ausbilden des Maskierungs-Gate enthalten. Die Breite des Maskierungs-Gate kann durch die aufgeweitete Breite der zweiten Öffnung definiert werden. Die Aufweitung der Breite der zweiten Öffnung kann das Veraschen der zweiten Lack-Schicht beeinhalten.
  • Das Maskierungs-Gate kann ein feuerfestes Material, Aluminiumnitrid, Polysilizium und/oder ein Metallsilizid enthalten.
  • Die Schutzschicht kann Siliziumnitrid enthalten.
  • Ein Halbleiterbauelement auf Basis von Gruppe III-Nitrid gemäß mancher Ausführungsformen enthält eine Halbleiterschicht aus Gruppe III-Nitrid mit beabstandeten Source- und Drain-Zonen in der Halbleiterschicht aus Gruppe III-Nitrid und eine Schutzschicht auf der Halbleiterschicht aus Gruppe III-Nitrid. Die Schutzschicht enthält ein Kontakt-Durchgangsloch, das einen Abschnitt der Halbleiterschicht aus Gruppe III-Nitrid freilegt. Im Kontaktloch ist ein Gate-Kontakt angeordnet. Eine Kante mindestens einer der Source- und Drain-Zonen liegt innerhalb von ca. 300 nm oder weniger zu einer Kante des Gate-Kontakts. Bei manchen Ausführungsformen liegt die Kante mindestens einer der Source- und Drainzonen innerhalb von ca. 100 nm bis 300 nm zu einer Kante des Gate-Kontakts.
  • Das Bauelement kann ferner eine zweite Schutzschicht auf der Schutzschicht aufweisen, wobei die zweite Schutzschicht eine Durchgangsöffnung hat, die auf das Kontaktloch ausgerichtet ist. Der Gate-Kontakt kann in der Öffnung angeordnet sein und sich seitlich über einen Abschnitt der zweiten Schutzschicht erstrecken.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1I sind Schnittansichten, die Herstellungszwischenschritte von Verfahren zur Herstellung von Transistorbauelementen gemäß einiger Ausführungsformen der vorliegenden Erfindung darstellen.
  • 2A bis 2B sind Schnittansichten, die Herstellungszwischenschritte von Verfahren zur Herstellung von Transistorbauelementen gemäß weiterer Ausführungsformen der vorliegenden Erfindung darstellen.
  • 3A bis 3C sind Schnittansichten, die Herstellungszwischenschritte von Verfahren zur Herstellung von Transistorbauelementen gemäß weiterer Ausführungsformen der vorliegenden Erfindung darstellen.
  • 4 ist eine Schnittansicht, die ein Transistorbauelement gemäß einer Ausführungsformen der vorliegenden Erfindung darstellt.
  • 5A bis 5C sind Schnittansichten, die Herstellungszwischenschritte von Verfahren zur Herstellung von Transistorbauelementen gemäß weiterer Ausführungsformen der vorliegenden Erfindung darstellen.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung wird nunmehr im Folgenden unter Bezugnahme auf die beiliegenden Zeichnungen ausführlicher beschrieben, in denen Ausführungsformen der Erfindung dargestellt sind. Diese Erfindung sollte jedoch nicht dahingehend ausgelegt werden, dass sie auf die hierin angegebenen Ausführungsformen beschränkt ist. Diese Ausführungsformen haben vielmehr den Zweck einer gründlichen und vollständigen Offenbarung und übermitteln dem Fachmann vollständig den Gültigkeitsbereich der Erfindung. In den Zeichnungen ist die Dicke der Schichten und Zonen der Klarheit halber übertrieben dargestellt. Gleiche Bezugszeichen kennzeichnen durchgehend gleiche Elemente.
  • Es versteht sich, dass dann, wenn von einem Element wie einer Schicht, einer Zone oder eines Substrats gesagt wird, dass es sich ”auf” einem anderen Element befindet oder sich ”auf” ein anderes Element erstreckt, es sich direkt auf dem anderen Element befinden oder auf das andere Element erstrecken kann, und dass auch dazwischen liegende Elemente vorhanden sein können. Wenn dagegen von einem Element gesagt wird, dass es sich ”direkt auf” einem anderen Element befindet oder sich ”direkt auf” andere Elemente erstreckt, sind keine dazwischen liegenden Elemente vorhanden. Außerdem versteht es sich, dass dann, wenn von einem Element gesagt wird, dass es mit einem anderen Element ”verbunden” oder ”gekoppelt” ist, es mit dem anderen Element direkt verbunden oder gekoppelt sein kann und dass auch dazwischen liegende Elemente vorhanden sein können. Wenn dagegen von einem Element gesagt wird, dass es mit einem anderen Element ”direkt verbunden” oder ”direkt gekoppelt” ist, sind keine dazwischen liegenden Elemente vorhanden.
  • Außerdem versteht es sich, dass die Begriffe erster, erste, erstes, zweiter, zweite, zweites usw. hierin zwar zur Beschreibung verschiedener Elements verwendet werden können, aber diese Elemente durch diese Begriffe nicht eingeschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Element auch als zweites Element bezeichnet werden und analog könnte ein zweites Element als erstes Element bezeichnet werden, ohne vom Gültigkeitsbereich der vorliegenden Erfindung abzuweichen.
  • Des weiteren können relative Begriffe wie ”unterer, untere, unteres” oder ”unten” und ”oberer, obere, oberes” oder ”oben” hierin verwendet werden, um die Beziehung eines Elements zu einem anderen Element zu beschreiben, wie in den Figuren dargestellt ist. Es versteht sich, dass mit relativen Begriffen beabsichtigt ist, verschiedene Ausrichtungen des Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung zu erfassen. Wenn z. B. das Bauelement in einer der Figuren umgedreht wird, wären Elemente, die als an der ”unteren” Seite anderer Elemente angeordnet beschrieben sind, dann an der ”oberen” Seite der anderen Elemente angeordnet. Der Beispielbegriff ”unter(er)(e)(es)” umfasst die Orientierung ”unter(er)(e)(es)” und ”ober(er)(e)(es)”, was von der jeweiligen Ausrichtung der Figur abhängt. Wenn analog das Bauelement in einer der Figuren umgedreht wird, wären Elemente, die als ”unter” oder ”unterhalb” anderer Elemente beschrieben sind, dann ”über” den anderen Elementen angeordnet. Die Beispielbegriffe ”unter” oder ”unterhalb” können deshalb eine Anordnung sowohl ”über” als auch ”unter” umfassen.
  • Die hierin in der Beschreibung der Erfindung verwendete Terminologie hat den Zweck, nur bestimmte Ausführungsformen zu beschreiben und soll die Erfindung nicht einschränken. Wie in der Beschreibung der Erfindung und den beigefügten Ansprüchen verwendet sollen die Singularformen ”einer, eine, eines” und ”der, die, das” auch die Pluralformen umfassen, sofern der Zusammenhang nicht eindeutig etwas anderes angibt. Außerdem versteht es sich, dass der Begriff ”und/oder”, wie er hierin verwendet wird, jegliche sowie alle möglichen Kombinationen einer oder mehrerer der als zugehörig aufgeführten Objekte betrifft und umfasst. Ferner versteht es sich, dass die Begriffe ”umfasst” und/oder ”umfassend” bei Verwendung in dieser Beschreibung das Vorhandensein angegebener Merkmale, ganzzahliger Größen, Schritte, Operationen, Elemente und/oder Bauteile angibt, aber nicht das Vorhandensein oder das Hinzufügen eines oder mehrerer anderer Merkmale, ganzzahliger Größen, Schritte, Operationen, Elemente und/oder Bauteile und/oder Gruppen derselben ausschließt.
  • Ausführungsformen der Erfindung werden hierin unter Bezugnahme auf die Schnittdarstellungen beschrieben, bei denen es sich um schematische Darstellungen idealisierter Ausführungsformen (und Zwischenstrukturen) der Erfindung handelt. Als solches sind Abweichungen von den Formen der Darstellungen als Ergebnis beispielsweise von Fertigungstechniken und/oder Toleranzen zu erwarten. Ausführungsformen der Erfindung sollten also nicht so verstanden werden, dass sie auf die betreffenden Formen von hierin dargestellten Zonen beschränkt sind, sondern sie Formabweichungen umfassen, die sich z. B. bei der Fertigung ergeben. Zum Beispiel hat eine als Rechteck dargestellte implantierte Zone typischerweise abgerundete oder gekrümmte Merkmale und/oder eher einen Gradienten der Implantationskonzentration an ihren Rändern als eine binäre Änderung von einer implantierten zu einer nicht implantierten Zone. Gleichermaßen kann eine durch Implantation gebildete vergrabene Schicht in einer gewissen Implantation in der Zone zwischen der vergrabenen Zone und der Oberfläche, durch die die Implantation stattfindet, resultieren. In den Figuren dargestellte Zonen sind also von schematischer Beschaffenheit und ihrer Formen sollen nicht die tatsächliche Form der Zone eines Bauelements darstellen und den Gültigkeitsbereich der Erfindung beschränken.
  • Sofern nicht anderweitig definiert, haben alle in den offenbarenden Ausführungsformen der Erfindung verwendeten Begriffe, einschließlich technischer und wissenschaftlicher Begriffe, dieselbe Bedeutung, wie sie gemeinhin von einem Durchschnittsfachmann verstanden wird, an den sich diese Erfindung richtet, und sind nicht notwendigerweise auf die spezifischen Definitionen begrenzt, die zum Zeitpunkt der beschriebenen vorliegenden Erfindung bekannt sind. Dementsprechend können diese Begriffe äquivalente Begriffe umfassen, die nach diesem Zeitpunkt entstehen. Es versteht sich weiter, dass Begriffe, wie solche aus allgemein verwendeten Wörterbüchern interpretiert werden sollten, als hätten sie eine Bedeutung, die mit ihrer Bedeutung in der vorliegenden Beschreibung und in Zusammenhang mit der relevanten Technik übereinstimmt, und nicht in einem idealisierten und übermäßig formalen Sinn, sofern dies nicht ausdrücklich hierin definiert ist. Alle Veröffentlichungen, Patentanmeldungen, Patentschriften und andere hierin erwähnte Literatur werden bzw. wird hierin in ihrer Gesamtheit einbezogen.
  • Ausführungsformen der vorliegenden Erfindung können besonders gut geeignet zur Anwendung bei HEMTs auf Nitridbasis sein, wie Bauelemente auf Basis von Gruppe III-Nitrid. Wie hierin verwendet bezieht sich der Begriff ”Gruppe III-Nitrid” auf die Halbleiterverbindungen, die zwischen Stickstoff und den Elementen in Gruppe III des Periodensystems gebildet werden, im Allgemeinen Aluminium (Al), Gallium (Ga) und/oder Indium (In). Der Begriff bezieht sich auch auf ternäre und quartenäre Verbindungen wie AlGaN und AlInGaN. Wie dem Fachmann hinreichend bekannt ist, können sich Elemente der Gruppe III mit Stickstoff verbinden, um binäre (z. B. GaN), ternäre (z. B. AlGaN, AlInN), and quartenäre (z. B. AlInGaN) Verbindungen zu bilden. Alle diese Verbindungen können empirische Formeln haben, in denen ein Mol Stickstoff eine Verbindung mit insgesamt einem Mol der Elemente der Gruppe III eingeht. Demzufolge können Formeln wie AlxGa1-xN, wobei 0 < x < 1, zur Beschreibung dieser Verbindungen verwendet werden.
  • Es werden geeignete Strukturen für HEMTs auf GaN-Basis beschrieben, die Ausführungsformen der vorliegenden Erfindung anwenden können, z. B. im U.S.-Patent 6,316,793 derselben Inhaberin und im U.S.-Patent Veröffentlichung Nr. 2002/0066908A1 , eingereicht am 12. Juli 2001 und veröffentlicht am 6. Juni 2002, mit dem Titel ”ALUMINUM GALLIUM NITRID/GALLIUM NITRID HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRID BASED CAP SEGMENT AND METHODS OF FABRICATING SAME”, im U.S.-Patent Veröffentlichung Nr. 2002/0167023AI an Smorchkova et al., veröffentlicht am 14. November 2002, mit dem Titel ”GROUP-III NITRID BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER”, und in der U.S.-Patentanmeldung laufende Nr. 10/617,843, eingereicht am 11. Juli 2003 mit dem Titel ”NITRID-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES,” deren Offenbarungen hiermit einbezogen werden.
  • Manche Ausführungsformen der vorliegenden Erfindung können sich aus der Erkenntnis ergeben, dass es bei Bauelementen, die bei relativ hohen Frequenzen arbeiten (z. B. über dem X-Bandfrequenzbereich), und insbesondere Millimeterwellen-Hochfrequenz-(HF)-Bauelemente, für die Source-/Drain-Zonen eines Transistors wünschenswert sein kann, sehr nah am Gate-Metall angeordnet zu sein. Mit herkömmlichen lithografischen Techniken kann es jedoch nicht möglich sein, die Source-/Drain-Implantationen zuverlässig innerhalb eines gewünschten Abstands zum Gate-Metall zu platzieren. Deshalb stellen manche Ausführungsformen selbstausrichtende Verfahren zum Ausbilden des Gate-Metalls und der Source-/Drain-Implantationen bereit, die in der Lage sind, die Source-/Drain-Implantationen sehr nah am Gate-Metall auszubilden, z. B. innerhalb ca. 100 bis 300 nm des Gate-Metalls.
  • Die 1A bis 1I sind Schnittansichten, die beispielhafte Herstellungszwischenschritte zur Herstellung von Transistorbauelementen gemäß mancher Ausführungsformen der vorliegenden Erfindung zeigen. Wie 1A zeigt ist ein Substrat 10 bereitgestellt, auf dem ein Transistorbauelement ausgebildet werden kann. Eine Kanalschicht 20 ist auf dem Substrat 10 und eine Sperrschicht 22 auf der Kanalschicht 20 ausgebildet.
  • Das Substrat 10 kann ein halbisolierende Siliziumcarbid-(SiC)-Substrat sein, das z. B. der 4H-Polytyp von Siliziumcarbid sein kann. Andere Siliziumcarbid-Polytypkandidaten können u. a. die 3C-, 6H- und 15R-Polytypen sein. Der Begriff ”halbisolierend” wird hierin eher beschreibend als in einem absoluten Sinn verwendet. Bei manchen Ausführungsformen der vorliegenden Erfindung kann der Siliziumcarbidkristall einen spezifischen Widerstand gleich oder größer ca. 1 × 105 Ωcm bei Raumtemperatur haben.
  • Das von Siliziumcarbid hat eine wesentlich bessere Kristallgitteranpassung an die Gruppe III-Nitrid (die für die Kanalschicht 20 und/oder die Sperrschicht 22 verwendet werden können) als Saphir (Al2O3), das ein übliches Substratmaterial für Bauelemente aus Gruppe III-Nitrid ist. Die bessere Gitteranpassung kann in Gruppe III-Nitridfilmen höherer Qualität resultieren als die der auf Saphir allgemein verfügbaren. Siliziumcarbid hat außerdem eine relativ hohe Wärmeleitfähigkeit und deshalb ist die Ausgangsleistung der Bauelemente aus Gruppe III-Nitrid auf Siliziumcarbid durch die Wärmeabgabe des Substrats nicht so begrenzt wie die ähnlicher auf Saphir und/oder Silizium ausgebildeter Bauelemente. Außerdem können halbisolierende Siliziumcarbidsubstrate für eine Bauelemententkopplung und eine verringerte parasitäre Kapazität sorgen. Beispielhafte SiC-Substrate, die bei manchen Ausführungsformen der vorliegenden Erfindung verwendet werden können, werden z. B. von Cree, Inc., Durham, N.C., hergestellt, der Inhaberin der vorliegenden Erfindung, und Verfahren zur Herstellung solcher Substrate sind z. B. in den U.S.-Patenten Nr. Re 34,861 ; 4,946,547 ; 5,200,022 ; und 6,218,680 beschrieben, deren Offenbarungen hierin in ihrer Gesamtheit einbezogen werden. Techniken für ein epitaktisches Aufwachsen von Gruppe III-Nitrid sind z. B. in den U.S. Patenten Nr. 5,210,051 ; 5,393,993 ; 5,523,589 und 5,292,501 beschrieben, deren Offenbarungen ebenfalls hierin in ihrer Gesamtheit einbezogen werden.
  • Obwohl Siliziumcarbid als Substrat verwendet werden kann, versteht es sich, dass Ausführungsformen der vorliegenden Erfindung jedes geeignete Substrat als das Substrat 10 nutzen können wie Saphir (Al2O3), Aluminiumnitrid (AlN), Aluminiumgalliumnitrid (AlGaN), Galliumnitrid (GaN), Silizium (Si), Galliumarsenid (GaAs), Lu2O3/Ga2O3 (LGO), Zinkoxid (ZnO), LU2O3/Al2O3 (LAO), Indiumphosphid (InP) und dgl. Ferner versteht es sich, dass die Bereitstellung eines Aufwachssubstrats optional ist, und dass die epitaktischen Schichten des Bauelements einschließlich der Kanalschicht 20 und der Sperrschicht 22 statt auf einem Aufwachssubstrat auf einem Trägersubstrat, Submount, Bauelementkörper oder einem anderen Träger angebracht werden können, die besser geeignete mechanische, thermische und/oder elektrische Eigenschaften bereitstellen. Deshalb wird in den folgenden Figuren das Substrat nicht dargestellt.
  • Optionale Puffer-, Keimbildungs- und/oder Übergangsschichten (nicht dargestellt) können ebenfalls auf dem Substrat 10 vorgesehen werden. Beispielsweise kann eine AlN-Pufferschicht bereitgestellt werden, um einen geeigneten Kristallstrukturübergang zwischen einem Siliziumcarbidsubstrat und dem restlichen Bauelement bereitzustellen. Außerdem kann eine (können) Spannungsausgleichsübergangsschicht(en) bereitgestellt werden, wie sie z. B. im U.S.-Patent Veröffentlichung 2003/0102482A1 derselben Patentinhaberin, eingereicht am 19. Juli 2002 und veröffentlicht am 5. Juni 2003, mit dem Titel ”STRAIN BALANCED NITRID HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRID HETEROJUNCTION TRANSISTORS, und der vorläufigen U.S.-Patentanmeldung, laufende Nr. 60/337,687, eingereicht am 3. Dezember 2001 mit dem Titel ”STRAIN BALANCED NITRID HETEROJUNCTION TRANSISTOR” beschrieben ist (sind), deren Offenbarungen hiermit voll einbezogen werden.
  • Wie weiterhin aus 1A ersichtlich ist, ist eine Kanalschicht 20 auf dem Substrat 10 vorgesehen. Die Kanalschicht 20 kann auf dem Substrat 10 bei Verwendung von Pufferschichten, Übergangsschichten und/oder Keimbildungsschichten wie oben beschrieben abgeschieden werden. Die Kanalschicht 20 kann mit einer Druckspannung beaufschlagt werden. Ferner können die Kanalschicht 20 und/oder die Puffer-, Keimbildungs- und/oder Übergangsschichten durch metallorganische chemische Abscheidung aus der Dampfphase (metal-organic chemical vapor deposition (MOCVD)) oder durch andere dem Fachmann bekannte Techniken abgeschieden werden wie Molekularstrahl-Epitaxie (molecular beam epitaxy (MBE)) und/oder Hydridepitaxie aus der Dampfphase (hydride vapor phase epitaxy (HVPE)). Bei manchen Ausführungsformen der vorliegenden Erfindung kann die Kanalschicht 20 eine Schicht aus Gruppe III-Nitrid wie GaN sein. Die Kanalschicht 20 kann auch andere Schichten aus Gruppe III-Nitrid enthalten wie Indiumgalliumnitrid (InGaN), Aluminiumindiumgalliumnitrid (AlInGaN) oder dgl. Die Kanalschicht 20 undotiert sein (d. h. ”unbeabsichtigt dotiert”) und kann auf eine Dicke von über ca. 20 Å aufgewachsen werden. Die Kanalschicht 20 kann auch eine Mehrschichtstruktur sein wie ein Supergitter oder eine Kombination aus GaN, AlGaN oder dgl.
  • Wie 1A weiter zeigt, ist eine Sperrschicht 22 auf der Kanalschicht 20 vorgesehen. Die Sperrschicht 22 kann z. B. epitaktisch auf der Kanalschicht 20 ausgebildet werden. Die Sperrschicht 22 kann eine Schicht aus Gruppe-III-Nitrid wie AlxGa1-xN (wobei 0 < x < 1) sein. Die Sperrschicht 22 kann auch andere Schichten aus Gruppe III-Nitrid wie AlInGaN, AlN und/oder Kombinationen von Schichten aus diesen Verbindungen enthalten. Die Sperrschicht 22 kann z. B. eine Dicke zwischen ca. 0,1 nm bis 100 nm haben, darf aber nicht so dick sein, dass darin Rissbildung oder eine nennenswerte Fehlerbildung verursacht wird. Bei bestimmten Ausführungsformen der vorliegenden Erfindung kann die Sperrschicht 22 eine hochdotierte Schicht des n-Typs sein. Die Sperrschicht 22 kann auf eine Konzentration unter ca. 1019 cm–3 dotiert sein.
  • Manche Ausführungsformen der vorliegenden Erfindung können für Transistoren mit hoher Elektronenmobilität (HEMTs) anwendbar sein. Insbesondere können die Kanalschicht 20 und die Sperrschicht 22 aus Materialien mit verschiedenen Bandabständen gebildet werden, so dass eine Grenzschicht zwischen der Kanalschicht und der Sperrschicht einen Heteroübergang definiert. Die Kanalschicht 20 kann z. B. einen Bandabstand haben, der kleiner ist als der Bandabstand der Sperrschicht 22. Damit kann die Energie der Leitungsbandkante der Kanalschicht 20 niedriger sein als die Energie der Leitungsbandkante der Sperrschicht 22 am Übergang zwischen der Kanalschicht 20 und der Sperrschicht 22, und die Kanalschicht 20 kann eine höhere Elektronenaffinität haben als die Sperrschicht 22. Wenn z. B. sowohl die Kanalschicht 20 als auch die Sperrschicht 22 aus Gruppe III-Nitrid bestehen, kann die Kanalschicht 20 eine GaN-Schicht und die Sperrschicht 22 eine AlGaN-Schicht sein.
  • Beispiele für Schichten bestimmter Ausführungsformen der vorliegenden Erfindung sind in U.S.-Patent Veröffentlichung Nr. 2002/0167023A1 beschrieben, erteilt an Smorchkova et al. mit dem Titel ”GROUP-III NITRID BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER”, deren Offenbarung hiermit voll einbezogen wird. Bei bestimmten Ausführungsformen der vorliegenden Erfindung kann die Sperrschicht 22 eine Dicke, Al-Zusammensetzung und/oder Dotierung haben, die ausreicht, eine hinreichende Ladungsträgerkonzentration an der Grenzfläche zwischen der Kanalschicht 20 und der Sperrschicht 22 über Polarisierungseffekte zu induzieren, wenn die Sperrschicht 22 unter dem Ohm'schen Kontaktmetall vergraben wird. Außerdem kann die Sperrschicht 22 hinreichend dick sein, um eine Streuung der Elektronen im Kanal aufgrund ionisierter Verunreinigungen, die sich an der Grenzfläche zwischen der Sperrschicht 22 und einer danach ausgebildeten Schutzschicht ablagern, zu verringern oder auf ein Mindestmaß zu beschränken.
  • Bei anderen Ausführungsformen der vorliegenden Erfindung können die Kanalschicht 20 und die Sperrschicht 22 außerdem verschiedene Gitterkonstanten haben. Die Sperrschicht 22 kann z. B. eine relativ dünne Schicht mit einer kleineren Gitterkonstanten als die der Kanalschicht 20 sein, so dass sich die Sperrschicht 22 an der Grenzfläche zwischen beiden ”dehnt”. Dementsprechend kann ein pseudomorphes HEMT(pHEMT)-Bauelement bereitgestellt werden.
  • Wie 1A zeigt ist eine Schutzschicht 24 auf der Sperrschicht 22 ausgebildet. Die Schutzschicht 24 kann ein dielektrisches Material wie Siliziumnitrid (SixNy), Aluminiumnitrid (AlN), Siliziumdioxid (SiO2) und/oder ein anderes geeignete Schutzmaterial sein. Für die Schutzschicht 24 können auch andere Materialien verwendet werden. Die Schutzschicht 24 kann z. B. auch Magnesiumoxid, Scandiumoxid, Aluminiumoxid und/oder Aluminiumoxynitrid. Ferner kann die Schutzschicht 24 aus einer einzelnen oder aus mehreren Schichten bestehen, die eine gleiche oder ungleiche Zusammensetzung haben.
  • Die Schutzschicht 24 kann in Form einer Decke auf der Sperrschicht 22 ausgebildet werden. Zum Beispiel kann die Schutzschicht 24 eine Siliziumnitrid-(SiN)-Schicht sein, die durch Qualitäts-Sputtern und/oder plasmagestützte chemische Abscheidung aus der Dampfphase (plasma-enhanced chemical vapor deposition (PECVD)) ausgebildet wird. Die Schutzschicht 24 kann eine Dicke von ca. 30 nm haben, jedoch können auch andere Schichtdicken verwendet werden. Die Schutzschicht kann zum Beispiel hinreichend dick sein, um die darunter liegende Schicht während des anschließenden Annealens der Ohm'schen Kontakte zu schützen. Für solche Zwecke können Schichten so dünn wie zwei oder drei Monoschichten ausreichen. Im Allgemeinen sollte die Schutzschicht 24 jedoch eine Dicke von ca. 10 nm bis ca. 500 nm haben. Außerdem kann eine qualitativ hochwertige SiN-Schutzschicht mit dem MOCVD-Aufwachsen der Schichten aus Gruppe III-Nitrid in-situ aufgewachsen werden. Die SiN-Schutzschicht kann durch PVD und/oder CVD ausgebildet werden und sich nicht stöchiometrisch bei Druck- oder Zugspannung verhalten. Zum Beispiel kann die SiN-Schutzschicht mit einem Druck zwischen ca. –100 MPa und 100 MPa beaufschlagt werden. Bei bestimmten Ausführungsformen der vorliegenden Erfindung kann die SiN-Schutzschicht einen Brechungsindex Von ca. 1,6 bis ca. 2,2 bei einer Wellenlänge von 633 nm haben. Bei bestimmten Ausführungsformen kann der Brechungsindex der SiN-Schutzschicht 1,98 ± 0,05 betragen.
  • Wie weiterhin aus 1A zu ersehen ist, sind eine erste Lack-Schicht 26 und eine zweite Lack-Schicht 28 auf der Schutzschicht 24 ausgebildet. Bei manchen Ausführungsformen können die erste Lack-Schicht 26 und die zweite Lack-Schicht 28 positive Elektronenstrahl-Resists mit unterschiedlichen Entwicklereimpfindlichkeiten enthalten. Bei manchen anderen Ausführungsformen können die erste Lack-Schicht 26 und die zweite Lack-Schicht 28 verschiedene PhotoLacks enthalten. Bei manchen Ausführungsformen kann zum Beispiel die erste Lack-Schicht 26 ein Abzieh-Lack (lift off Lack (LOR)) auf Basis von Polymethylglutarimid (PMGI) wie LOR von MicroChem sein, während die zweite Lack-Schicht 28 ein Standard-Photolack auf Novolac-Basis enthalten kann wie MEGAPOSITTM SPRTM 660 von Rohm & Haas. Die erste Lack-Schicht 26 kann eine Dicke von mindestens ca. 0,2 μm bis ca. 0,5 μm haben.
  • Gemäß 1B wird die zweite Lack-Schicht 28 mittels Photolithografie oder Elektronenstrahl-Lithografie belichtet und entwickelt, um darin eine Öffnung 28A mit einer Breite w1 auszubilden. Die Breite w1 kann im Bereich von ca. 60 nm bis ca. 600 nm liegen. Bei manchen Ausführungsformen kann die Breite w1 ca. 100 nm betragen.
  • Eine Öffnung 26A wird in der ersten Lack-Schicht 26 ausgebildet und auf die Öffnung 28A in der zweiten Lack-Schicht 28 ausgerichtet. Die Öffnung 26A wird mit einer zweiten Breite w2 gebildet, die größer ist als die Breite w1 der Öffnung 28A.
  • Bei manchen Ausführungsformen kann die Öffnung 26A in der ersten Lack-Schicht gleichzeitig mit der Öffnung 28A in der zweiten Lack-Schicht 28 ausgebildet werden. Zum Beispiel können die erste Lack-Schicht 26 und die zweite Lack-Schicht 28 verschiedene Resist-Materialien enthalten, die unterschiedliche Entwicklerempfindlichkeiten haben. Sowohl die erste Lack-Schicht 26 als auch die zweite Lack-Schicht 28 können gleichzeitig belichtet und entwickelt werden. Allerdings kann aufgrund der unterschiedlichen Entwicklerempfindlichkeiten von der ersten Lack-Schicht 26 mehr Entwickler verbraucht werden als von der zweiten Lack-Schicht 28, wodurch eine größere Öffnung 26A in der ersten Lack-Schicht 26 als in der zweiten Lack-Schicht 28 entsteht.
  • Bei manchen anderen Ausführungsformen kann die Öffnung 28A in der zweiten Lack-Schicht 28 nach einer einzigen Belichtung in einem ersten Schritt mit einem ersten Entwickler entwickelt werden, während die Öffnung 26A in der ersten Lack-Schicht 26 in einem eigenen Schritt bei Verwendung eines zweiten Entwicklers entwickelt werden kann.
  • Wie 1C zeigt kann ein Kontaktloch 24A in die Schutzschicht 24 geätzt werden zum Beispiel durch Trockenätzen mittels einer geeigneten Ätzchemikalie. Eine SiN-Schutzschicht 24 kann z. B. durch reaktives Ionenätzen (RIE) und/oder induktiv gekoppeltes Plasmaätzen (ICP) mittels einem Fluid auf Fuoridbasis wie SF6 geätzt werden.
  • Bei manchen Ausführungsformen kann das Kontaktloch 24A unter Verwendung eines bezüglich der Sperrschicht 22 schädigungsarmen Ätzmittels gebildet werden. Beispiele für schädigungsarme Ätztechniken können andere Ätztechniken als reaktives Ionenätzen sein, wie induktiv gekoppeltes Plasmaätzen oder Elektronen-Cyclotronresonanz-(ECR)-Ätzen oder Plasmaätzen im Downstream-Reaktor ohne Gleichstromkomponente des Plasmas umfassen. Zum Beispiel kann für eine SiO2-Sperrschicht Nassätzen mit gepufferter Fluorwasserstoffsäure angewendet werden. Selektives Ätzen von SiN und/oder SiO2 bis zu einer Ätzstoppschicht wie ITO, SCO, MgO oder dgl. gefolgt von einer schädigungsarmen Entfern der Ätzstoffschicht kann ebenfalls ausgeführt werden. Für eine SiN-Sperrschicht kann SiO2 als Ätzstoppschicht verwendet werden. Bei solchen Ausführungsformen kann die Schutzschicht 24 SiN-, AlN- und/oder SiO2-Schicht sowie die Ätzstoppschicht enthalten.
  • Die zweite Lack-Schicht 28 kann als Ätzmaske für das Kontaktloch 24A dienen. Demnach kann das Kontaktloch 24A in der Schutzschicht 24 eine Breite haben, die im Wesentlichen gleich ist der Breite w1 der Öffnung 28A in der zweiten Lack-Schicht 28.
  • Danach wird entsprechend 1D die Breite der Öffnung 28A in der zweiten Lack-Schicht 28 auf eine Breite w3 aufgeweitet. Bei manchen Ausführungsformen kann die Breite der Öffnung 28A in der zweiten Lack-Schicht 28 mit hoher Präzision durch Veraschen der zweiten Lack-Schicht 28 aufgeweitet werden. Insbesondere kann die zweite Lack-Schicht 28 mittels eines Sauerstoffplasmas und/oder durch Hartbacken des Bauelements verascht werden, zum Beispiel bei einer Temperatur über 100°C aber unter 150°C. Das Ausmaß der Aufweitung kann durch Steuern der Zeit und/oder Temperatur des Veraschungsprozesses gesteuert werden.
  • Bei manchen Ausführungsformen kann die Breite w3 innerhalb Von ca. 200 nm bis 600 nm breiter sein als die ursprüngliche Breite w1 der Öffnung 28A und dementsprechend ca. 200 nm bis 600 nm breiter als das Kontaktloch 24A.
  • Gemäß 1E wird ein Maskierungs-Gate-Material 30 im Kontaktloch 24A und in der Öffnung 26A in der ersten Lack-Schicht 26 abgeschieden, um ein Maskierungs-Gate 32, das einen unteren Abschnitt 32A, der sich in das Kontaktloch 24A erstreckt, und einen oberen Abschnitt 32B in der Öffnung 26A auszubilden, der sich seitlich über die Schutzschicht 24 erstreckt. Wie hierin verwendet bezieht sich der Begriff ”seitlich” auf eine Richtung, die im Wesentlichen parallel zur Richtung des Stromflusses unter dem Gate verläuft. Das Maskierungs-Gate-Material 30 kann z. B. durch Sputtern und/oder Aufdampfen aufgebracht werden. Das Maskierungs-Gate-Material 30 kann bei manchen Ausführungsformen ein Isoliermaterial wie Siliziumdioxid und/oder Aluminiumnitrid enthalten. Bei anderen Ausführungsformen kann das Maskierungs-Gate-Material jedoch ein Material wie ein feuerfestes Metallpolysilizium und/oder ein Metallsilizid enthalten.
  • Im Allgemeinen kann das Maskierungs-Gate-Material 30 ein Material enthalten, das eine Ätzselektivität relativ zum Material der Schutzschicht 24 und Material der Sperrschicht 22 hat. Ferner kann das Maskierungs-Gate-Material 30 mit einer ausreichenden Dicke geformt werden, so dass das Maskierungs-Gate 32 Implantationsmaske in folgenden Prozessschritt fungieren kann. Schließlich kann bei manchen Ausführungsformen das Maskierungs-Gate-Material 30 ein Material enthalten, das den hohen Glühtemperaturen während eines anschließenden Aktivierungsannealens von Source/Drain standhält und das die Oberfläche der Sperrschicht 22 während des Annealens schützt.
  • Das Maskierungs-Gate 32 hat eine Breite w4, die durch die Breite w3 der aufgeweiteten zweiten Öffnung 28A definiert ist. Die Breite w4 kann innerhalb Von ca. 200 nm bis 600 nm breiter sein als die Breite w2 des Kontaktlochs 24A. Eine Kante des Maskierungs-Gate 32 kann sich deshalb seitlich über eine Kante des Kontaktlochs 24A hinaus um eine Strecke im Bereich von ca. 100 nm bis 300 nm erstrecken.
  • Gemäß 1F werden die erste und zweite Lack-Schicht 24, 26 entfernt, wodurch überschüssige Mengen des darauf befindlichen Maskierungs-Gate-Materials 30 entfernt werden und das Maskierungs-Gate 32 auf der Schutzschicht 24 und der Sperrschicht 22 in seiner Position belassen wird. Wie weiter aus 1F zu ersehen ist, wird eine Maske 25 auf der Schutzschicht 24 ausgebildet. Die Maske 25 kann PhotoLack oder jedes andere geeignete Maskenmaterial wie SiN und/oder SiO2 enthalten. Wenn die Schutzschicht z. B. SiN aufweist, kann die Maske 25 ein Oxid wie SiO2 enthalten und umgekehrt. Die Maske kann eine Dicke haben, die so gewählt wird, dass sie implantierte Ionen blockiert.
  • Source-/Drain-Zonen 34 werden dann durch die Schutzschicht 24 und in die Kanalschicht 20 sowie die Sperrschicht 22 implantiert. Bei der Source-/Drain-Implantierung fungiert das Maskierungs-Gate 32 als Implantationsmaske, um die seitliche Positionierung der Source-/Drain-Zonen 34 relativ zu einer Kante des Gate zu definieren. Dementsprechend kann die Anfangsposition der Source-/Drain-Zonen 34 vor dem Aktivierungsannealen im Bereich von ca. 100 nm bis 300 nm von einer Kante des Kontaktlochs 24A entfernt sein, wobei das Maskierungs-Gate 32 mit der Sperrschicht 22 in Kontakt steht.
  • Insbesondere wird ein Fenster in der Maske 25 geöffnet, um Oberflächenabschnitte 24B der Schutzschicht 24 sowie das Maskierungs-Gate 32 freizulegen, und Fremdionen 27 werden durch das Fenster in die Schutzschicht 24 so implantiert, dass zumindest ein Teil der implantierten Ionen innerhalb der Sperrschicht 22 zu liegen kommen. Außerdem kann ein Teil der implantierten Ionen innerhalb der Kanalschicht 20 zu liegen kommen. In manchen Fällen bilden die implantierten Ionen ein Konzentrationsprofil mit einer Spitze nahe der Grenzfläche 29 zwischen der Schutzschicht 24 und der Sperrschicht 22. Die Implantationsspitze kann allerdings von der Grenzfläche 29 zwischen der Schutzschicht 24 und der Sperrschicht 22 verlagert werden (d. h. nach oben oder unten). Demzufolge kann wie in 1F dargestellt eine implantierte Zone 31 teilweise in der Sperrschicht 22 und/oder der Kanalschicht 20 ausgebildet werden.
  • Die Implantierungsbedingungen können so gewählt werden, dass eine implantierte Zone 31 mit einer Spitzendotierungskonzentration von 1 × 1018 cm–3 oder darüber bereitgestellt wird. Zum Beispiel können bei manchen Ausführungsformen die Dosis und Energie der Implantationen so gewählt werden, dass eine Spitzendotierungskonzentration von ca. 15 × 1019 cm–3 bereitgestellt wird. Der Implantierungsprozess kann mehrere Implantierungsschritte umfassen, um ein Netzprofil implantierter Dotierungsstoffe zu erhalten. Zum Beispiel kann der Implantierungsprozess einen ersten Implantierungsschritt enthalten, der bei einem ersten Satz Implantierungsbedingungen und einen anschließenden Implantierungsschritt, der bei einem zweiten Satz Implantierungsbedingungen ausgeführt wird. Es können mehr als zwei Implantierungsschritte ausgeführt werden.
  • Bei manchen Ausführungsformen kann das Implantieren bei Raumtemperatur ausgeführt werden. Die Implantierungsenergie und -dosis können so gewählt werden, dass sich ein Implantierungsprofil ergibt, das einen gewünschten spezifischen Flächenwiderstand erzielt und/oder die Herstellung Ohm'scher Kontakte mit niedrigem spezifischem Widerstand gegenüber der Sperrschicht 22 gestattet wie nachstehend angegeben. Um implantierte Zonen des n-Typs in einer Schicht auf Nitridbasis auszubilden, können die implantierten Ionen Silizium, Schwefel und/oder Sauerstoffionen umfassen.
  • Nach der Bildung der implantierten Source-/Drain-Zonen 34 können die Implantationen durch Aktivierungsannealen aktiviert werden. Die Maske 25 kann vor dem Aktivierungsannealen der Implantation entfernt werden, zum Beispiel durch Abziehen des Photolack und/oder einen Ätzprozess. Das Aktivierungsannealen kann jedoch auch ausgeführt werden, wenn die Schutzschicht 24 und das Maskierungs-Gate 32 unverändert belassen werden. Insbesondere die Schutzschicht 24 und das Maskierungs-Gate 32 können die Oberfläche der Sperrschicht 22 während des Annealens schützen. Es ist zu erkennen, dass sie seitliche Positionierung der Source-/Drain-Zonen 34 als Ergebnis der Diffusion während des Aktivierungsannealens leicht verschoben werden kann. Der seitliche Abstand von der Kante der Source-/Drain-Zonen 34 zur Kante des Kontaktlochs 24A kann jedoch trotzdem noch im Bereich zwischen ca. 100 nm bis ca. 300 nm liegen. Der Betrag, um den sich die seitliche Positionierung der Source-/Drain-Zonen 34 als Ergebnis der Diffusion während des Aktivierungsannealens verschiebt, kann außerdem auf Basis der Glühbedingungen vorhersagbar sein.
  • Das Aktivierungsannealen kann in einer Schutzgasatmosphäre, die z. B. N2 und/oder Ar enthält, ausgeführt werden. Wenn die Schutzschicht 24 SiN enthält, kann die Glühatmosphäre einen Partialdruck des NH3 im Bereich von ca. 0,1 mbar bis 1000 mbar haben. Genauer gesagt, kann das NH3 einen Druck im Bereich von ca. 10 mbar bis 100 mbar haben. Insbesondere kann NH3 einen Druck von ca. 90 mbar haben. Das NH3 kann dazu beitragen, die Zersetzung der SiN-Schutzschicht 24 zu verringern. Das Aktivierungsannealen kann bei einer Temperatur stattfinden, die hoch genug ist, um die implantierten Dotierungsionen zu aktivieren, aber niedriger als die Temperatur, bei der eine Verschlechterung der darunter liegenden Halbleiterschicht, d. h. der Sperrschicht 22, eintritt. Das Vorhandensein der Schutzschicht 24 während der Prozessschritte bei hohen Temperaturen kann eine Beschädigung der darunter liegenden epitaktischen Schichten einschließlich der Sperrschicht 22 verhindern, die sonst beim Annealen bei hoher Temperatur resultieren kann. Wenn die Sperrschicht 22 zum Beispiel AlGaN enthält, kann das Aktivierungsannealen bei einer Temperatur über 1000°C ausgeführt werden.
  • Bei manchen Ausführungsformen kann SiH4 während des Implantationsannealens zusammen mit NH3 bereitgestellt werden, wobei in diesem Fall SiN während des Annealens auf der Schutzschicht abgeschieden werden kann.
  • Bei manchen Ausführungsformen kann das Aktivierungsannealen bei einer Temperatur von ca. 1000°C bis ca. 1300°C und bei manchen Ausführungsformen bei einer Glühtemperatur von ca. 1100°C ausgeführt werden. Das Aktivierungsannealen kann in situ und/oder in einer eigenen Glühkammer erfolgen. Das Aktivierungsannealen kann mindestens ca. 30 Sekunden lang oder länger je nach der Glühtemperatur ausgeführt werden. Zum Beispiel kann thermisches Schnellannealen (RTA) bei ca. 1300°C etwa 30 Sekunden lang ausgeführt werden, während ein Annealen im Ofen bei ca. 1000°C etwa 30 Minuten lang ausgeführt werden kann. Die jeweilige Wahl der Aktivierungszeiten und -temperaturen kann in Abhängigkeit von den beteiligten Materialtypen und den jeweiligen Implantierungsbedingungen variieren. Bei bestimmten Ausführungsformen kann die Glühdauer zwischen ca. 30 Sekunden und ca. 30 Minuten betragen.
  • Gemäß 1G kann nach dem Aktivierungsannealen eine zweite Schutzschicht 36 auf der Schutzschicht 24 ausgebildet werden. Die zweite Schutzschicht 36 kann ein dielektrisches Material wie SiO2 und/oder SiN enthalten. Die zweite Schutzschicht kann zum Beispiel durch Sputtern aufgebracht werden, so dass sie eine konforme Schicht auf dem Maskierungs-Gate 32 bildet. Die zweite Schutzschicht 36 kann eine Dicke haben die kleiner ist als die Höhe des Maskierungs-Gate 32 über der Schutzschicht 24. Bei manchen Ausführungsformen kann die zweite Schutzschicht eine Dicke von weniger ca. 0,5 μm haben.
  • 1G zeigt weiter, dass eine optionale Schicht aus dem Lack 38 auf der zweiten Schutzschicht 36 ausgebildet werden kann.
  • Gemäß 1H können die Lack-Schicht 38 und die zweite Schutzschicht 36 plan bearbeitet und/oder geätzt werden, um das Maskierungs-Gate 32 freizulegen. Zum Beispiel können bei manchen Ausführungsformen die Lack-Schicht 38 und die zweite Schutzschicht 36 durch chemisch-mechanisches Polieren plan bearbeitet werden. Bei manchen Ausführungsformen kann die Lack-Schicht 38 durch Veraschen geätzt werden. Wenn die zweite Schutzschicht 36 eine Siliziumnitridschicht ist, kann sie durch Trockenätzen mittels einer Chemikalie auf Fluorbasis wie CF4 rückgeätzt werden. Bei manchen Ausführungsformen kann ein Gemisch aus Sauerstoff und CF4 verwendet werden, um sowohl das Lack 38 als auch die zweite Schutzschicht 36 rückzuätzen.
  • Nach dem Rückätzen der zweiten Schutzschicht, um das Maskierungs-Gate 32 freizulegen, kann das Maskierungs-Gate 32 entfernt werden, z. B. durch Ätzen. Bei Ausführungsformen, bei denen das Maskierungs-Gate 32 AlN enthält, kann das Maskierungs-Gate 32 durch Ätzen mit einem unverdünnten Entwickler auf TMAH-(Tetramethylammoniumhydroxid)-Basis entfernt werden. Ein derartiges Ätzmittel ätzt vorzugsweise gesputtertes und/oder aufgedampftes AlN, ohne die erste oder zweite Schutzschicht 24, 36 oder die AlGaN-Sperrschicht 22 nennenswert anzugreifen. Außerdem ätzt TMAH epitaktisch aufgewachsenes AlN möglicherweise nicht, das als Sperrschicht verwendet werden kann, und/oder das als eine Deckschicht auf der AlGaN-Sperrschicht 22 vorhanden sein kann. Das Maskierungs-Gate 32 wird demnach aus dem Kontaktloch 24A in der ersten Schutzschicht entfernt. Dadurch entsteht eine Öffnung 36A in der zweiten Schutzschicht 36.
  • Wenn das Maskierungs-Gate 32 Polysilizium enthält, kann ein Ätzmittel wie Ethylendiamin-Pyrocatechol (EDP) verwendet werden, um vorzugsweise das Maskierungs-Gate 32 zu entfernen.
  • Wie die Darstellung von 1H weiter zeigt, können Source-/Drain-Kontakte 40 auf den Source-/Drain-Zonen 34 ausgebildet werden, zum Beispiel nach dem Entfernen des Maskierungs-Gate 32.
  • Bei manchen Ausführungsformen sind die erste und zweite Schutzschicht 24, 36 so strukturiert, dass Abschnitte der Source-/Drain-Zonen 34 freigelegt werden, und erste und zweite Ohm'sche Kontakte 40 werden auf den Source-/Drain-Zonen 34 ausgebildet. Zum Beispiel können Fenster in die erste und zweite Schutzschicht 24, 36 geätzt werden, um die darunter liegenden Source-/Drain-Zonen 34 freizulegen. Die Fenster können mittels einer strukturierten Maske und eines schädigungsarmen Ätzens geätzt werden wie oben bezüglich der Source-/Drain-Zonen 34 beschrieben.
  • Wie 1H auch zeigt, wird in einem anschließenden photolithografischen Schritt und durch Aufdampfen Ohm'sches Metall auf den freiliegenden Abschnitten der Source-/Drain-Zonen 34 aufgebracht. Das Ohm'sche Metall kann so strukturiert werden, dass es kleiner ist als das Fenster in der Schutzschicht 24, und das Ohm'sche Metall wird geglüht, um die ersten und zweiten Ohm'schen Kontakte 40 auszubilden. Deshalb können die Kanten der Ohm'schen Kontakte 40 auf Source/Drain zu den benachbarten Schutzschichten 24, 36 beabstandet sein.
  • Geeignete Ohm'sche Metalle können u. a. feuerfeste Metalle wie Titan (Ti), Wolfram (W), Titanwolfram (TiW), Silizium (Si), Titanwolframnitrid (TiWN), Wolframsilizid (WSi), Rhenium (Re), Niob (Nb), Nickel (Ni), Gold (Au), Aluminium (Al), Tantal (Ta), Molybdän (Mo), Nickelsilizid (NiSi), Titansilizid (TiSi), Titannitrid (TiN), Wolframsiliziumnitrid (WSiN) und/oder Platin (Pt) und dgl. sein
  • Annealen kann bei einer relativ hohen Temperatur ausgeführt werden. Zum Beispiel kann das Annealen bei einer Temperatur über ca. 900°C ausgeführt werden. Durch ein solches Annealen der Ohm'schen Kontakte kann der Widerstand der Ohm'schen Kontakzonen 30 von einem relativ hohen Widerstand auf z. B. unter ca. 1 Ωmm gesenkt werden. Wie hierin verwendet kann sich der Begriff ”Ohm'scher Kontakt” also auf einen nicht gleichrichtenden Kontakt beziehen, der einen Kontaktwiderstand von weniger als ca. 1 Ωmm hat. Das Vorhandensein der Schutzschicht 24 während der Prozessschritte bei hohen Temperaturen kann eine Beschädigung der Sperrschicht 22 und der Source-/Drain-Zonen 34 mindern und/oder verhindern, die durch solche Schritte verursacht werden kann. Somit kann z. B. der Flächenwiderstand der Gate-Zone (d. h. die Länge des Kanals zwischen den Source-/Drain-Zonen 34) nach dem Hochtemperaturannealen der Ohm'schen Kontakt im Wesentlichen gleich sein dem Flächenwiderstand der Gate-Zone im aufgewachsenen Zustand (d. h. vor dem Kontaktannealen).
  • Die Ohm'schen Kontakte 40 von Source/Drain können einen Abstand zur Schutzschicht 24 haben, der für Fehlanpassungstoleranzen bei der Ausbildung und/oder Strukturierung des Ohm'schen Kontaktmetalls ausreicht. Zum Beispiel können die Kanten der Ohm'schen Kontakte 40 von Source/Drain von der Schutzschicht 24 einen Abstand von ca. 0,1 Mikrometer (μm) bis ca. 0,2 μm haben. Es kann wünschenswert sein, einen Kontakt zwischen dem Ohm'schen Metall und der Schutzschicht 24 zu verhindern, um die Wahrscheinlichkeit zu verringern, dass Metall während der anschließenden Erwärmungsschritte in die Schutzschicht 24 diffundiert, wodurch ein Kurzschluss zwischen einem Gate-Kontakt und den Ohm'schen Kontakten 40 von Source/Drain verursacht werden kann. Die Lücken zwischen den Ohm'schen Kontakten 40 von Source/Drain und der Schutzschicht 24 brauchen jedoch nicht so groß zu sein, dass sie den Schutzzweck der Schutzschicht 24 zunichte machen (und/oder die Leistung des Bauelements wesentlich verschlechtern), dürfen aber auch nicht zu klein sein, um einen Kontakt zwischen dem Ohm'schen Material und der Schutzschicht 24 zu riskieren. Bei bestimmten Ausführungsformen der vorliegenden Erfindung können deshalb die Lücken eine Größe im Bereich von ca. 0,1 Mikrometer (μm) bis 0,5 μm haben.
  • Es ist zu ersehen, dass es bei manchen Ausführungsformen nicht nötig zu sein braucht, das abgeschiedene Metall zu annealen, um die Ohm'schen Kontakte 40 von Source/Drain zu bilden. Wenn die Ohm'schen Kontakte 40 von Source/Drain z. B. auf implantierten Source-/Drain-Zonen 34 in der Sperrschicht 22 ausgebildet werden, kann das Metall im abgeschiedenen Zustand einen Widerstand haben. Da Kontaktannealen nicht erforderlich zu sein braucht, kann es akzeptabel sein, dass das Metall der Ohm'schen Kontakte 40 von Source/Drain mit der Schutzschicht 24 in Kontakt kommt. Somit kann bei manchen Ausführungsformen der Erfindung ein lithografischer Schritt, der sonst erforderlich ist, um sicherzustellen, dass die Ohm'schen Kontakte 40 von Source/Drain einen Abstand zu den Schutzschichten 24, 36 haben, als Ergebnis der implantierten Fremdionen in der Sperrschicht 22 entfallen. Da außerdem die Ohm'schen Kontakte 40 von Source/Drain auf den implantierten Zonen ausgebildet werden können, können die Ohm'schen Kontakte einen niedrigeren spezifischen Widerstand haben als Ohm'sche Kontakte, die auf nicht implantierten Zonen ausgebildet werden. Der Einschaltwiderstand von Bauelementen gemäß einigen Ausführungsformen der Erfindung kann somit verringert werden. Ferner können einige Ausführungsformen der vorliegenden Erfindung Halbleiterherstellungsverfahren anwenden, wie sie in der U.S.-Patentanmeldung, laufende Nr. 11/302,062 (Aktenzeichen 5308–619) mit dem Titel SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME, und der U.S.-Patentanmeldung laufende Nr. 11/434,853 (Aktenzeichen Nr. 5308–635) mit dem Titel SEMICONDUCTOR DEVICES INCLUDING SELF ALIGNED REFRACTORY CONTACTS AND METHODS OF FABRICATING THE SAME derselben Anmelderin erläutert werden, deren Offenbarungen hierin in ihrer Gesamtheit einbezogen werden.
  • Wie 1I zeigt wird ein Gate-Kontakt 42 im Kontaktloch 24A und in der Öffnung 36A gebildet. Der Gate-Kontakt 42 kann eine T-Form mit Flügeln haben, die sich auf die oberen Oberflächen sowohl der erste Schutzschicht 24 als auch der zweiten Schutzschicht 36 erstecken. Der Gate-Kontakt 42 kann durch Aufdampfen/Sputtern und Abziehen abgeschieden werden. Insbesondere erstreckt sich die Steuerelektrode (Gate-Elektrode) 42 durch die Schutzschicht 24, so dass mit dem freiliegenden Abschnitt der Sperrschicht 22 in Kontakt kommt. Die Gate-Elektrode 42 kann im Kontaktloch 24A direkt an gegenüberliegenden Seitenwänden der Schutzschicht 24 ausgebildet werden, so dass zwischen beiden keine Lücke entsteht. Geeignete Gate-Materialien sind von der Zusammensetzung der Sperrschicht 24 abhängig. Bei bestimmten Ausführungsformen können jedoch herkömmliche Materialien wie Ni, Pt, NiSix, Cu, Pd, Cr, TaN, W und/oder WSiN verwendet werden, die einen Gate-Kontakt zu einem Halbleitermaterial auf Nitridbasis herstellen können.
  • Wie 1I weiter zeigt, erstrecken sich erste Abschnitte 42A (auch als ”Flügel” oder ”Seitenlappen” bezeichnet) der Gate-Elektrode 42 seitlich auf Oberflächenabschnitt der Schutzschicht 24 außerhalb des Kontaktlochs 24A und zweite Abschnitte 426 der Gate-Elektrode 42, die senkrecht von der ersten Schutzschicht 24 beabstandet sind, erstrecken sich seitlich auf Oberflächenabschnitte der zweiten Schutzschicht 31 außerhalb der Öffnung 36A. Die zweiten Abschnitte 428 der Gate-Elektrode 42 können sich seitlich über die ersten Abschnitte 42A hinaus erstrecken. Da das Kontaktloch 24A und die Öffnung 36A durch die bisher beschriebenen Prozesses selbstanpassend sein können, kann die Länge, um die sich die ersten Abschnitte 42A der Gate-Elektrode 42 auf der Schutzschicht 24 erstrecken, gesteuert werden. Gemäß mancher Ausführungsformen der vorliegenden Erfindung können daher die Kapazität Gate-Drain (gate-to-drain capacitance (cgd)) und/oder die Kapazität Gate-Source (gate-to-source capacitance (cgs)) des Transistorbauelements, die durch die Erstreckung der Gate-Elektrode 42 auf die Schutzschicht 24 verursacht werden können, ebenfalls gesteuert werden. Demzufolge kann ein Gate 42 mit selbstanpassenden Seitenlappen 42A ausgebildet werden.
  • Es ist zu erkenne, dass die Gate-Länge eher durch die Größe des Kontaktlochs 24A in der Schutzschicht 24 als durch die lithografische Bearbeitung zur Definition des Metallkontakts definiert wird.
  • 2A and 2B zeigen Ausführungsformen, bei denen die Schutzschicht 24 nach dem Implantieren und Annealen der Source-/Drain-Zonen 34 entfernt wird. In manchen Fällen kann es wünschenswert sein, die Schutzschicht 24 nach dem Annealen der Source-/Drain-Zonen zu entfernen, da das Aktivierungsannealen die Qualität der Schutzschicht 24 und insbesondere die Qualität der Grenzfläche zwischen der Schutzschicht 24 und der Sperrschicht 22 beeinträchtigen kann. Gemäß 2A kann die Schutzschicht 24 nach dem Implantieren und Annealen der Source-/Drain-Zonen 34 entfernt werden, zum Beispiel durch Nassätzen. Wenn die Schutzschicht 24 SiN enthält, kann die Schutzschicht 24 durch Nassätzen mittels konzentrierter HF- und/oder erwärmter Phosphorsäure (H3PO4) als Ätzmittel entfernt werden. Wenn die Schutzschicht 24 ein Oxid ist, kann sie durch Nassätzen mittels eines gepufferten Oxid-Ätzmittels (BOE) oder gepufferter Fluorwasserstoffsäure als Ätzmittel entfernt werden.
  • Nach dem Entfernen der Schutzschicht 24 kann eine neue Schutzschicht 45 auf der Struktur aufgebracht werden. Die neue Schutzschicht 45 kann SiN enthalten und kann zum Beispiel durch Sputtern und/oder chemisches Niederdruckabscheiden aus der Dampfphase (low pressure chemical vapor deposition (LPCVD)) auf eine solche Weise abgeschieden werden, dass die Lücken unterhalb des Maskierungs-Gate 32 aufgefüllt werden. Die Bearbeitung des Bauelements kann dann wie oben beschrieben mit der ausgebildeten neuen Schutzschicht 45 fortgesetzt werden.
  • 3A bis 3C zeigen alternative Techniken zum Ausbilden der Gate-Struktur auf dem Bauelement. Insbesondere können die in den 3A bis 3C dargestellten Arbeitsgänge nach dem Implantieren und Annealen der Source-/Drain-Zonen 34 ausgeführt werden, wie oben in Zusammenhang mit 1F beschrieben wird. Gemäß den 1F und 3A kann die Maske 25 nach dem Implantieren und Annealen der Source-/Drain-Zonen 34 entfernt werden, z. B. durch Ablösen des Photolack und/oder einen Ätzprozess. Ferner kann das Maskierungs-Gate 32 wie oben beschrieben entfernt werden. Insbesondere kann das Maskierungs-Gate 32 durch Nassätzen mit einem Ätzmittel entfernt werden, das vorzugsweise das Material des Maskierungs-Gate 32 relativ zum Material der Schutzschicht 24 und der Sperrschicht 22 ätzt. Wenn das Maskierungs-Gate 32 gesputtertes AlN, die Schutzschicht 24 SiN und die Sperrschicht 22 AlGaN enthält, kann das Maskierungs-Gate 32 durch Ätzen mit einem unverdünnten Entwickler auf TMAH-Basis entfernt werden.
  • Nach der Entfernung des Maskierungs-Gate 32 wird ein aus drei Schichten bestehender Lack-Stapel mit einer ersten Lack-Schicht 52, einer zweiten Lack-Schicht 54 und einer dritten Lack-Schicht 56 auf der Schutzschicht 24 ausgebildet. Die dritte Lack-Schicht 56 kann relativ zur ersten und zweiten Lack-Schicht 52, 54 dünn sein. Insbesondere kann die erste Lack-Schicht 52 eine Dicke von ca. 400 nm, die zweite Lack-Schicht 54 eine Dicke von ca. 500 nm und die dritte Lack-Schicht 56 eine Dicke von ca. 300 nm haben.
  • Die erste, zweite und dritte Lack-Schicht können elektronenstrahlempfindliche Resists enthalten. Insbesondere können die erste Lack-Schicht 52 und die dritte Lack-Schicht 53 PMMA enthalten, während die zweite Lack-Schicht 54 ein Copolymer aus PMMA und PMAA enthalten kann. Zum Belichten der Lack-Schichten wird eine einzige Elektronenstrahlbelichtung angewendet. Eine Öffnung in der zweiten Lack-Schicht 54 kann bedingt durch die unterschiedliche Empfindlichkeit der Lack-Schichten breiter sein als die Öffnungen in der ersten und dritten Lack-Schicht 52, 56. Eine Öffnung in der dritten Lack-Schicht 56 wird aufgeweitet, zum Beispiel durch Veraschen, und eine Öffnung in der ersten Lack-Schicht 52 wird so ausgebildet, dass sie im Veraschungsprozess ein geneigtes oder konisches Profil hat.
  • Wenn die erste Lack-Schicht 52 entwickelt ist, wird das Lack-Material aus dem Kontaktloch 24A in der Schutzschicht 24 entfernt.
  • Eine Metallschicht 60 wird dann auf der Struktur z. B. durch Sputtern ausgebildet, um einen Metall-Gate-Kontakt 62 zu bilden. Der Metall-Gate-Kontakt 62 erstreckt sich durch die erste Lack-Schicht 52 in das Kontaktloch 24A in der Schutzschicht 24. Der Metall-Gate-Kontakt 62 enthält ferner Flügel 62A, die sich auf Abschnitte der ersten Lack-Schicht 52 erstrecken.
  • Wie 3C zeigt, können die erste, zweite und dritte Lack-Schicht 52, 54, 56 so entfernt werden, dass ein r-T-Form-Metall-Gate-Kontakt 62 verbleibt. Es ist zu erkennen, dass die Gate-Länge eher durch die Größe des Kontaktlochs 24A in der Schutzschicht als durch die lithografische Bearbeitung zur Definition des Metallkontakts definiert wird.
  • Bei manchen Ausführungsformen können Gate-Strukturen ausgebildet werden wie in der gleichzeitig anhängigen U.S.-Anmeldung derselben Inhaberin, laufende Nr. 11/493,069 (Aktenzeichen 5308–604IP) mit dem Titel ”METHODS OF FABRICATING TRANSISTORS INCLUDING DIELECTRICALLY-SUPPORTED GATE ELECTRODES AND RELATED DEVICES” und in der gleichzeitig anhängigen U.S.-Anmeldung derselben Inhaberin, laufende Nr. 11/333,726 (Aktenzeichen 5308–604) mit dem Titel ”METHODS OF FABRICATING TRANSISTORS INCLUDING SUPPORTED GATE ELECTRODES AND RELATED DEVICES” beschrieben, deren Offenbarungen hierin in ihrer Gesamtheit einbezogen werden.
  • Wie in 4 dargestellt ist, können manche Ausführungsformen die Ausbildung eines Gate-Dielektrikums 70 auf der Sperrschicht 22 im Kontaktloch 24A beinhalten, bevor der Gate-Kontakt 42 gebildet wird. Dementsprechend können manche Ausführungsformen zur Ausbildung eines Metall-Isolator-Halbleiterbauelements (d. h. eines MISHEMT- oder MISHFET-Bauelements) angewendet werden. Das Gate-Dielektrikum 70 kann wie in der gleichzeitig anhängigen U.S.-Anmeldung derselben Inhaberin, laufende Nr. 11/799,786 mit dem Titel ”INSULATING GATE ALGAN/GAN HEMTS”, eingereicht am 3. Mai 2007, beschrieben ausgebildet werden, deren Offenbarung in ihrer Gesamtheit hierin einbezogen wird.
  • 5A bis 5C zeigen Zwischenarbeitsgänge zum Ausbilden eines Transistorbauelements, bei dem das Maskierungs-Gate nicht entfernt wird, sondern auf dem Bauelement als Operations-Gate verbleibt. Gemäß 5A kann nach dem Strukturieren der Schutzschicht 24 und der ersten und zweiten Lack-Schicht 26, 28 zum Bilden des Kontaktlochs 24A sowie der ersten und zweiten Öffnung 26A, 26B (wie in den 1A bis 1C dargestellt) eine Schicht 80 aus leitfähigem Material auf der Struktur zum Beispiel durch Sputtern oder Aufdampfen abgeschieden werden. Das abgeschiedene Material 80 bildet einen Gate-Kontakt 82, der sich durch das Kontaktloch 24A erstreckt, um mit der Sperrschicht 22 in Kontakt zu kommen. Das leitfähige Material 80 kann ein Metall enthalten, das selbst nach dem Annealen bei hoher Temperatur z. B. über 1000°C keinen Ohm'schen Kontakt mit der Sperrschicht 22 bildet. Zum Beispiel kann das leitfähige Material 80 TiW, TiWN oder ein anderes feuerfestes Metall enthalten. Bei manchen Ausführungsformen kann das leitfähige Material 80 ein Metallsilizid wie WSiN, Re und/oder TaN enthalten.
  • Gemäß 5B werden die Lack-Schichten 26, 28 entfernt und eine Implantationsmaske 25 auf der Struktur ausgebildet. Dotierungsmittel werden in die Sperr- und Kanalschicht 22, 20 implantiert, um darin Source-/Drain-Zonen 34 zu bilden, wobei der Gate-Kontakt 82 als Implantationsmaske dient. Die Source-/Drain-Zonen 34 werden dann geglüht, um die implantierten Dotierungsmittel wie oben beschrieben zu aktivieren.
  • Wie aus 5C zu ersehen ist, kann eine zweite Schutzschicht 86 auf der Struktur ausgebildet und rückgeätzt oder plan bearbeitet werden, um den Gate-Kontakt 82 freizulegen. Die zweite Schutzschicht 86 kann SiN, SiO2, Polyimid oder ein andere elektrisch isolierendes Material enthalten. Bei manchen Ausführungsformen kann die Schutzschicht 24 vor dem Ausbilden der zweiten Schutzschicht 86 entfernt werden. Schließlich kann eine leitfähige Überlagerungsschicht 88 mittels herkömmlicher lithografischer Techniken ausgebildet werden, um einen Kontakt mit dem Gate-Kontakt 82 herzustellen. Wie 5C zeigt, kann die Überlagerungsschicht 88 relativ zum Gate-Kontakt 82 versetzt sein. Bei manchen Ausführungsformen kann ein r-T-Struktur auf dem Gate-Kontakt ausgebildet werden wie in den 3A bis 3C dargestellt.
  • Während Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf bestimmte HEMT-Strukturen beschrieben worden sind, sollte die vorliegende Erfindung nicht dahingehend ausgelegt werden, dass sie auf solche Strukturen beschränkt ist, sondern auf die Ausbildung von Gate-Elektrodes in zahlreichen verschiedenen Transistorstrukturen wie pseudomorphe HEMTs (pHEMTs) (einschließlich GaAs/AlGaAs pHEMTs) und/oder GaN MESFETs angewendet werden kann. Noch allgemeiner ausgedrückt, können Ausführungsformen der vorliegenden Erfindung bei jedem elektronischen Bauelement angewendet werden, bei dem eine Gate-Elektrode ausgebildet werden kann und/oder bei dem der Schutz der Oberflächeneigenschaften im aufgewachsenen Zustand zwingend notwendig sein kann. Zum Beispiel kann Siliziumnitrid und/oder ein anderes entfernbares Kapselungsmittel bei der Herstellungsfolge von AlGaN Metall-Halbleiter-Metall-(MSM)-Detektoren, HF-Begrenzerdiodenstrukturen und/oder Schottky-Leistungsschaltdioden verwendet werden.
  • Außerdem können in Transistorbauelementen zusätzliche Schichten enthalten sein, wobei immer noch von den Lehren der vorliegenden Erfindung profitiert wird. Solche zusätzlichen Schichten können GaN-Deckschichten wie z. B. in Yu et al. "Schottky barrier engineering in III–V nitrides via the piezoelectric effect" Applied Physics Letters, Jahrgang 73, Nr. 13, 1998, oder in der U.S.-Patentveröffentlichung Nr. 2002/0066908A1 , veröffentlicht am 6. Juni 2002, ”ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME” bechrieben umfassen, deren Offenbarungen hierin vollständig einbezogen werden. Bei manchen Ausführungsformen können Isolierschichten wie SiNx oder relativ hochwertiges AlN abgeschieden werden, um einen MISHEMT herzustellen und/oder die Oberfläche zu passivieren. Die zusätzlichen Schichten können auch eine oder mehrere Übergangsschichten mit graduierten Zusammensetzungen umfassen. Auch die oben beschriebene Sperrschicht 22 kann mehrere Schichten aufweisen. Ausführungsformen der vorliegenden Erfindung sollten also nicht als Einschränkung der Sperrschicht auf eine einzige Schicht ausgelegt werden, sondern sie können z. B. Sperrschichten mit Kombinationen aus GaN, AlGaN- und/oder AlN-Schichten umfassen. Zum Beispiel kann eine GaN-, AlN-Struktur verwendet werden, um Legierungsstreuung zu verhindern.
  • In den Zeichnungen und der Beschreibung sind typische Ausführungsformen der Erfindung offenbart worden, und obwohl spezifische Begriffe verwendet worden sind, haben sie nur einen allgemeinen und beschreibenden Sinn und sollen nicht zu Eingrenzungszwecken verstanden werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 5192987 [0006]
    • US 5296395 [0006]
    • US 6316793 [0006, 0037]
    • US 2002/0066908 A1 [0037, 0102]
    • US 2002/0167023 AI [0037]
    • US 34861 [0041]
    • US 4946547 [0041]
    • US 5200022 [0041]
    • US 6218680 [0041]
    • US 5210051 [0041]
    • US 5393993 [0041]
    • US 5523589 [0041]
    • US 5292501 [0041]
    • US 2003/0102482 A1 [0043]
    • US 2002/0167023 A1 [0047]
  • Zitierte Nicht-Patentliteratur
    • Yu et al. ”Schottky barrier engineering in III–V nitrides via the piezoelectric effect” Applied Physics Letters, Jahrgang 73, Nr. 13, 1998 [0102]

Claims (22)

  1. Verfahren zum Ausbilden eines Transistorbauelements aus Gruppe III-Nitrid, aufweisend: Ausbilden einer Schutzschicht auf einer Halbleiterschicht aus Gruppe III-Nitrid; Ausbilden eines Kontaktlochs durch die Schutzschicht, um einen Abschnitt der Halbleiterschicht aus Gruppe III-Nitrid freizulegen; Ausbilden eines Maskierungs-Gate auf der Schutzschicht, wobei das Maskierungs-Gate einen oberen Abschnitt mit einer Breite hat, die größer ist als die Breite des Kontaktlochs, und einen unteren Abschnitt, der sich in das Kontaktloch erstreckt; und Implantieren von Source-/Drain-Zonen in die Halbleiterschicht aus Gruppe III-Nitrid, wobei das Maskierungs-Gate als Implantationsmaske dient.
  2. Verfahren nach Anspruch 1, ferner mit: Entfernen des Maskierungs-Gate; und Ausbilden eines Gate-Kontakts im Kontaktloch.
  3. Verfahren nach Anspruch 2, wobei die Schutzschicht eine erste Schutzschicht aufweist und das Verfahren ferner aufweist: Ausbilden einer zweiten Schutzschicht auf der ersten Schutzschicht und dem Maskierungs-Gaten nach dem Implantieren der Source-/Drain-Zonen; und Ätzen der zweiten Schutzschicht, um das Maskierungs-Gate freizulegen, wobei das Entfernen des Maskierungs-Gate das Entfernen des Maskierungs-Gate nach dem Ätzen der zweiten Schutzschicht aufweist, und Ausbilden einer Öffnung in der zweiten Schutzschicht.
  4. Verfahren nach Anspruch 3, das ferner das Abscheiden eines leitfähigen Materials im Kontaktloch und in der Öffnung in der zweiten Schutzschicht nach dem Entfernen des Maskierungs-Gate aufweist; und das Strukturieren des leitfähigen Materials, um einen Gate-Kontakt zu bilden; wobei sich ein Abschnitt des Gate-Kontakts seitlich über die Schutzschicht erstreckt.
  5. Verfahren nach Anspruch 4, wobei sich der zweite Abschnitt des Gate-Kontakts seitlich über die zweite Schutzschicht über die Öffnung in der zweiten Schutzschicht hinaus erstreckt.
  6. Verfahren nach Anspruch 2, das ferner das Ausbilden einer Metallüberlagerungsschicht auf dem Gate-Kontakt aufweist.
  7. Verfahren nach Anspruch 1, wobei der seitliche Abstand von der Außenkante des Maskierungs-Gate zur Kante des Kontaktlochs ca. 100 nm bis ca. 300 nm beträgt.
  8. Verfahren nach Anspruch 1, wobei das Kontaktloch eine Breite von ca. 100 nm hat.
  9. Verfahren nach Anspruch 1, wobei das Ausbilden des Maskierungs-Gate aufweist: Ausbilden einer ersten Ätz-Lack-Schicht auf der Schutzschicht; Ausbilden einer zweiten Lack-Schicht auf der ersten Lack-Schicht, wobei die erste Lack-Schicht zwischen der zweiten Lack-Schicht und der Schutzschicht liegt; und Strukturieren der ersten und zweiten Lack-Schicht, um eine erste Öffnung in der ersten Lack-Schicht bzw. eine zweite Öffnung in der zweiten Lack-Schicht auszubilden, wobei sich die erste Öffnung zwischen der zweiten Öffnung und der Schutzschicht befindet, und die erste Öffnung breiter ist als die zweite Öffnung; wobei das Ausbilden des Kontaktlochs das Ätzen der Schutzschicht bei Verwendung der zweiten Lack-Schicht als Ätzmaske aufweist.
  10. Verfahren nach Anspruch 9, wobei das Ausbilden des Maskierungs-Gate das Abscheiden eines Maskierungsmaterials in der ersten Öffnung und im Kontaktloch aufweist, wobei das Maskierungsmaterial eine Ätzselektivität relativ zur Schutzschicht und der Schicht aus Gruppe III-Nitrid hat.
  11. Verfahren nach Anspruch 10, wobei das Abscheiden des Maskierungsmaterials in der ersten Öffnung und im Kontaktloch das Abscheiden von Aluminiumnitrid in der ersten Öffnung und im Kontaktloch aufweist.
  12. Verfahren nach Anspruch 9, wobei das erste und das zweite Lack Elektronenstrahl-Lacks mit verschiedenen Entwicklerempfindlichkeiten aufweisen, und wobei die Strukturierung der ersten und der zweiten Lack-Schicht das Belichten der ersten und zweiten Lack-Schicht mit einem Elektronenstrahl und das Entwickeln der ersten und zweiten Lack-Schicht durch Verwenden verschiedener Entwickler aufweist.
  13. Verfahren nach Anspruch 1, ferner aufweisend: Annealen der implantierten Source-/Drain-Zonen, wobei das Maskierungs-Gate intakt bleibt, und wobei nach dem Annealen der implantierten Source-/Drain-Zonen entfernt wird.
  14. Verfahren nach Anspruch 13, ferner aufweisend: Entfernen der Schutzschicht nach dem Annealen der Source-/Drain-Zonen und vor dem Entfernen des Maskierungs-Gate; und Ausbilden einer zweiten Schutzschicht auf der Gruppe III-Nitridschicht und dem Maskierungs-Gate vor dem Entfernen des Maskierungs-Gate.
  15. Verfahren nach Anspruch 9, ferner aufweisend: Aufweitung der Breite der zweiten Öffnung vor das Maskierungs-Gate dem Ausbilden des Maskierungs-Gate, wobei die Breite des Maskierungs-Gate durch die aufgeweitete Breite der zweiten Öffnung definiert wird.
  16. Verfahren nach Anspruch 15, wobei die Aufweitung der Breite der zweiten Öffnung Veraschen der zweiten Lack-Schicht aufweist.
  17. Verfahren nach Anspruch 1, wobei das Maskierungs-Gate ein feuerfestes Metall, Aluminiumnitrid, Polysilizium und/oder ein Metallsilizid aufweist.
  18. Verfahren nach Anspruch 1, wobei die Schutzschicht Siliziumnitrid aufweist.
  19. Verfahren nach Anspruch 1, wobei der seitliche Abstand von einer Außenkante des oberen Abschnitts des Maskierungs-Gate zu einer Kante des Kontaktlochs kleiner ist als ca. 300 nm.
  20. Halbleiterbauelement auf Basis von Gruppe III-Nitrid, aufweisend: eine Halbleiterschicht aus Gruppe III-Nitrid; beabstandete Source- und Drain-Zonen in der Halbleiterschicht aus Gruppe III-Nitrid; eine Schutzschicht auf der Halbleiterschicht aus Gruppe III-Nitrid, wobei die Schutzschicht ein Kontakt-Durchgangsloch enthält, das einen Abschnitt der Halbleiterschicht aus Gruppe III-Nitrid freilegt; und einen Gate-Kontakt im Kontaktloch; wobei eine Kante mindestens einer der Source- und Drain-Zonen innerhalb von ca. 300 nm oder weniger zu einer Kante des Gate-Kontakts liegt.
  21. Bauelement nach Anspruch 20, wobei die Kante mindestens einer der Source- und Drain-Zonen innerhalb von ca. 100 nm bis 300 nm einer Kante des Gate-Kontakts liegt.
  22. Bauelement nach Anspruch 19, ferner aufweisend: eine zweite Schutzschicht auf der Schutzschicht, wobei die zweite Schutzschicht eine Durchgangsöffnung hat, die auf das Kontaktloch ausgerichtet ist; wobei der Gate-Kontakt in der Öffnung angeordnet ist und sich seitlich über einen Abschnitt der zweiten Schutzschicht erstreckt.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497527B2 (en) * 2008-03-12 2013-07-30 Sensor Electronic Technology, Inc. Device having active region with lower electron concentration
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP5625336B2 (ja) * 2009-11-30 2014-11-19 サンケン電気株式会社 半導体装置
JP5694020B2 (ja) 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9070758B2 (en) 2011-06-20 2015-06-30 Imec CMOS compatible method for manufacturing a HEMT device and the HEMT device thereof
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
JP2014531752A (ja) 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP5998446B2 (ja) * 2011-09-29 2016-09-28 富士通株式会社 化合物半導体装置及びその製造方法
JP5825018B2 (ja) * 2011-09-29 2015-12-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US8680536B2 (en) 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
US9000484B2 (en) 2012-05-23 2015-04-07 Hrl Laboratories, Llc Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask
US9379195B2 (en) * 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9099490B2 (en) 2012-09-28 2015-08-04 Intel Corporation Self-aligned structures and methods for asymmetric GaN transistors and enhancement mode operation
CN103022135B (zh) * 2012-12-14 2015-08-26 中国科学院微电子研究所 一种iii-v族半导体纳米线晶体管器件及其制作方法
DE102013006624B3 (de) * 2013-04-18 2014-05-28 Forschungszentrum Jülich GmbH Hochfrequenzleiter mit verbesserter Leitfähigkeit und Verfahren seiner Herstellung
US9202880B1 (en) * 2013-04-23 2015-12-01 Hrl Laboratories, Llc Etch-based fabrication process for stepped field-plate wide-bandgap
US8916427B2 (en) * 2013-05-03 2014-12-23 Texas Instruments Incorporated FET dielectric reliability enhancement
US9761438B1 (en) * 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
US9837499B2 (en) * 2014-08-13 2017-12-05 Intel Corporation Self-aligned gate last III-N transistors
JP2016062936A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置の製造方法
US10170611B1 (en) * 2016-06-24 2019-01-01 Hrl Laboratories, Llc T-gate field effect transistor with non-linear channel layer and/or gate foot face
IT201700064147A1 (it) * 2017-06-09 2018-12-09 St Microelectronics Srl Transistore hemt normalmente spento con generazione selettiva del canale 2deg e relativo metodo di fabbricazione
WO2019045763A1 (en) 2017-08-31 2019-03-07 Google Llc FABRICATION OF A DEVICE USING A MULTILAYER STACK
CN108597997B (zh) * 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法
US11302786B2 (en) * 2019-04-04 2022-04-12 Hrl Laboratories Llc Miniature field plate T-gate and method of fabricating the same
RU2746845C1 (ru) * 2020-08-27 2021-04-21 Федеральное государственное автономное образовательное учреждение высшего образования «Национальный исследовательский Томский государственный университет» Способ изготовления t-образного гальванического затвора в высокочастотном полевом транзисторе
CN112713185B (zh) * 2020-12-21 2022-07-22 西安电子科技大学 具有支撑结构的t型栅及其制备方法和半导体功率器件

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US34861A (en) 1862-04-01 Improved washing-machine
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5210051A (en) 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5292501A (en) 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US20020066908A1 (en) 2000-12-01 2002-06-06 Smith Richard Peter Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment and methods of fabricating same
US20020167023A1 (en) 2001-05-11 2002-11-14 Cree Lighting Company And Regents Of The University Of California Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US20030102482A1 (en) 2001-12-03 2003-06-05 Saxler Adam William Strain balanced nitride heterojunction transistors and methods of fabricating strain balanced nitride heterojunction transistors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021574A (ja) * 1983-07-15 1985-02-02 Fujitsu Ltd 半導体装置の製造方法
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
JPH0218942A (ja) * 1988-07-07 1990-01-23 Sumitomo Electric Ind Ltd 電界効果トランジスタおよびその製造方法
KR910006702B1 (ko) 1988-12-01 1991-08-31 재단법인 한국전자통신연구소 T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법
JP3023933B2 (ja) * 1991-06-28 2000-03-21 株式会社村田製作所 半導体装置の製造方法
TW327241B (en) * 1997-07-24 1998-02-21 United Semiconductor Corp The method for lowing down gate boundary capacitor
JP3501284B2 (ja) * 2001-03-30 2004-03-02 富士通カンタムデバイス株式会社 半導体装置の製造方法
EP1410444B1 (de) 2001-07-24 2012-08-22 Cree, Inc. Isolierendes Gate AlGaN/GaN HEMT
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7419892B2 (en) 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8307196B2 (en) 2006-04-05 2012-11-06 Freescale Semiconductor, Inc. Data processing system having bit exact instructions and methods therefor
US9040398B2 (en) 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US34861A (en) 1862-04-01 Improved washing-machine
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5210051A (en) 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5292501A (en) 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5296395A (en) 1991-05-17 1994-03-22 Apa Optics, Inc. Method of making a high electron mobility transistor
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US20020066908A1 (en) 2000-12-01 2002-06-06 Smith Richard Peter Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment and methods of fabricating same
US20020167023A1 (en) 2001-05-11 2002-11-14 Cree Lighting Company And Regents Of The University Of California Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US20030102482A1 (en) 2001-12-03 2003-06-05 Saxler Adam William Strain balanced nitride heterojunction transistors and methods of fabricating strain balanced nitride heterojunction transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yu et al. "Schottky barrier engineering in III-V nitrides via the piezoelectric effect" Applied Physics Letters, Jahrgang 73, Nr. 13, 1998

Also Published As

Publication number Publication date
WO2011016940A2 (en) 2011-02-10
JP2013500606A (ja) 2013-01-07
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JP5767637B2 (ja) 2015-08-19
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US8105889B2 (en) 2012-01-31
US20110018040A1 (en) 2011-01-27

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