DE19619705C2

DE19619705C2 - Nichtflüchtige Halbleiterspeichervorrichtung mit einem in einem Graben angeordneten Gateelektrodenabschnitt und deren Herstellungsverfahren

Info

Publication number: DE19619705C2
Application number: DE19619705A
Authority: DE
Inventors: Naoko Otani; Toshiharu Katayama
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 1995-10-25
Filing date: 1996-05-15
Publication date: 2001-09-06
Anticipated expiration: 2016-05-16
Also published as: KR100235274B1; KR970024239A; DE19619705A1; JP3403877B2; JPH09120997A; US5786612A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor richtung nach dem Oberbegriff des Anspruches 1 und ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruches 3.

Eine der nicht-flüchtigen Halbleiterspeichervorrichtungen, die im Stand der Technik bekannt sind, ist ein EEPROM (elektrisch löschbarer und programmierbarer Festwertspeicher).

Fig. 43 ist eine Querschnittsansicht eines Aufbaus des bekannten EEPROMs In dieser Figur bezeichnet das Bezugszeichen 1P ein Siliziumsubstrat 1P. Jede der Draindortierungsdiffusionsschich ten 33, die eine Dotierung eines Leitungstyps enthalten, der zu dem des Siliziumsubstrats 1P entgegengesetzt ist, und eine Sourcedotierungsdiffusionsschicht 34, die eine Dotierung eines Leitungstyps enthält, der zu dem des Siliziumsubstrats 1P entgegengesetzt ist, sind in dem Siliziumsubstrat 1P gebildet. Es sind Kontaktdotierungsdiffusions schichten 38 unterhalb von Kontaktlöchern 37 gebildet, die später beschrieben werden. Jeder der Gateelektrodenabschnitte 32 besteht aus einem auf dem Siliziumsubstrat 1P gebildeten ersten Gateoxidfilm 28, einer auf dem ersten Gateoxidfilm 28 gebildeten Floationggateelektrode 29, einem auf der Floating gateelektrode 29 gebildeten zweiten Gateisolierfilm 30 und einer auf dem zweiten Gateisolierfilm 30 gebildeten Steuergateelektrode 31.

Weiterhin ist ein unterliegender Zwischenschichtoxidfilm 35 auf dem Silizium substrat 1P und den Gateelektrodenabschnitten 32 gebildet. Ein Zwischen schichtisolierfilm 36 ist auf dem unterliegenden Zwischenschichtoxidfilm 35 gebildet und jedes der Kontaktlöcher 37 öffnet einen Abschnitt des Zwischen filmisolierfilms 36 und den entsprechenden Abschnitt des unterliegenden Zwischenschichtoxidfilms 35. Es ist eine Aluminiumleitungsschicht 39 mit den Draindotierungsdiffusionsschichten 33 durch die Kontaktlöcher 37 und die Kontaktdotierungsdiffusionsschichten 38 verbunden. Es ist ein Passivierungs film 17P in einem Bereich gebildet, um eine Vorrichtung auf dem Silizium substrat 1P zu bilden.

Bei diesem EEPROM teilen sich ein Paar von Speichertransistoren einen Sourceelektrodenabschnitt, d. h. die Sourcedotierungsdiffusionsschicht 34 und benachbarte Paare von Speichertransistoren teilen sich einen Drainelektroden abschnitt.

Ein Betrieb des EEPROMs wird im folgenden mit Bezug zu Fig. 43 beschrie ben. Die Betriebsmodi des EEPROMs enthalten einen Schreib/Löschmodus zum elektrischen Schreiben oder Löschen einer Information und einen Lesemodus zum Lesen einer Information. Weiter enthält der Schreib/Löschmodus einen Schreibmodus zum elektrischen Schreiben einer Information und einen Lösch modus zum elektrischen Löschen einer Information.

In dem Löschmodus wird beispielsweise der Drainelektrodenabschnitt, der die Draindotierungsdiffusionsschicht 33 enthält, in einen schwebenden Zustand gebracht und die Steuergateelektrode 31 wird in einen geerdeten Zustand ge bracht. Dann wird eine Hochspannung von beispielsweise 12 V an den Sourceelektrodenabschnitt, der die Sourcedotierungsdiffusionsschicht 34 ent hält, angelegt, was einen Fowler-Nordheimtunnelstrom (im folgenden als "FN- Tunnelstrom" bezeichnet) verursacht, der von der Sourcedotierungsdiffusions schicht 34 zu der Floatinggateelektrode 29 über einen Abschnitt des ersten Gateoxidfilms 28 auf der Seite der Sourceelektrode, die unterhalb eines Endes der Floatinggateelektrode 29 in der Nähe der Sourcedotierungsdiffusions schicht 34 angeordnet ist, fließt. Dieser FN-Tunnelstrom zieht Elektronen aus der Floatinggateelektrode 29 heraus und löscht die Information.

Bei dem Schreibmodus wird der Sourceelektrodenabschnitt, der die Source dotierungsdiffusionsschicht 34 enthält, in einen geerdeten Zustand gebracht und dann wird eine Spannung von beispielsweise ungefähr 7 V an den Drain elektrodenabschnitt, der die Draindotierungsdiffusionsschicht 33 enthält, ange legt und es wird eine Hochspannung von beispielsweise ungefähr 12 V an die Steuergateelektrode 31 angelegt. In diesem Zustand tritt der Avalanche-Effekt in der Nähe eines Abschnitts der Draindotierungsdiffusionsschicht 33, der unterhalb des Endes der Floatinggateelektrode 29 angeordnet ist, auf. Es wer den heiße Elektronen, die durch den Avalanche-Effekt erzeugt wurden, von dem Siliziumsubstrat 1P über einen Abschnitt des ersten Gateoxidfilms 28 auf der Seite der Drainelektrode in die Floatinggateelektrode 29 injiziert und damit wird eine Information eingeschrieben.

Im Lesemodus wird der Sourceelektrodenabschnitt, der die Sourcedotie rungsdiffusionsschicht 34 enthält, in einen geerdeten Zustand gebracht und dann wird eine Spannung von beispielsweise ungefähr 1 V an den Drainelektro denabschnitt, der die Draindotierungsdiffusionsschicht 33 enthält, angelegt und es wird eine Spannung von beispielsweise ungefähr 3 V an die Steuergateelek trode 31 angelegt. In diesem Zustand wird ein Zustandspegel "1" oder "0" bestimmt, abhängig ob ein Strom eines vorgegebenen Wertes Ids oder mehr fließt oder nicht, so daß eine Information gelesen wird.

Wenn die Elektronen in der Floatinggateelektrode 29 vorhanden sind, fließt kein Strom von der Draindotierungsdiffusionsschicht 33 zu der Sourcedotie rungsdiffusionsschicht 34, wodurch ein geschriebener Zustand, in anderen Worten der Pegel "0", gelesen wird. Andererseits fließt ein Strom eines vorge gebenen Wertes Ids oder mehr von der Draindotierungsdiffusionsschicht 33 zu der Sourcedotierungsdiffusionsschicht 34, wenn die Elektronen schon aus der Floatinggateelektrode 29 herausgezogen wurden, wodurch ein gelöschter Zu stand, in anderen Worten der Pegel "1", gelesen wird.

Mit Bezug zu Fig. 43 bis 51 wird im folgenden ein Herstellungsverfahren der bekannten nicht-flüchtigen Halbleiterspeichervorrichtung schrittweise beschrie ben.

Der Prozeß beginnt mit dem Bilden eines Feldoxidfilmes (nicht gezeigt) durch ein bekanntes Mittel in einem Bereich zur Vorrichtungstrennung auf dem Halbleitersubstrat 1P, wobei der Feldoxidfilm eine Dicke von ungefähr 400 nm aufweist. Der erste Gateoxidfilm 28 mit einer Dicke von ungefähr 10 wird auf dem Siliziumsubstrat 1P mittels einer thermischen Oxidationstechnik, wie in Fig. 44 gezeigt ist, gebildet. Eine polykristalline Polysiliziumschicht mit einer Dicke von ungefähr 200 nm, die zu der Foatinggateelektrode 29 verar beitet werden soll, wird auf dem ersten Gateoxidfilm 28 gebildet und dann werden der zweite Gateisolierfilm 30 mit einer Dicke von ungefähr 30 nm und eine polykristalline Polysiliziumschicht mit einer Dicke von ungefähr 300 nm, die zu der Steuergateelektrode 31 verarbeitet werden soll, nacheinander, wie in Fig. 45 gezeigt ist, darauf gebildet. Die jeweiligen Schichten werden durch be kannte Photolithographie- und Ätztechniken so bearbeitet, daß sie gewünschte Muster aufweisen, und somit werden der Gateelektrodenabschnitt 32, der aus dem ersten Gateoxidfilm 28, der Floatinggateelektrode 29, dem zweiten Gate isolierfilm 30 und der Steuergateelektrode 31 besteht, wie in Fig. 46 gezeigt ist, gebildet.

Wie in Fig. 47 gezeigt ist, wird unter Verwendung der Gateelektrodenab schnitte 32 als Masken eine Implantation mit As-Ionen mit einer Dosis von un gefähr 3 × 10¹⁵/cm² in das Siliziumsubstrat 1P durchgeführt. Danach werden die implantierten Dotierungen mittels einer thermischen Diffusionstechnik diffun diert, wodurch die Sourcedotierungsdiffusionsschicht 34 und die Draindotie rungsdiffusionsschichten 33 gebildet werden.

Es wird der unterliegende Zwischenschichtoxidfilm 35 auf den Gateelektroden abschnitten 32 und Abschnitten des Siliziumsubstrates 1P, die keinen Gateelektrodenabschnitt 32 aufweisen, wie in Fig. 48 gezeigt ist, gebildet. Der gesamte Vorrichtungsbereich wird danach, wie in Fig. 49 gezeigt ist, mit dem Zwischenschichtisolierfilm 36 bedeckt. Jede Öffnung wird in entsprechenden Abschnitten des Zwischenschichtisolierfilmes 36 und des unterliegenden Zwischenschichtoxidfilmes 35, die oberhalb der entsprechenden Draindotie rungsdiffusionsschichten 33 angeordnet sind, gebildet, und damit werden die Kontaktlöcher 37, wie in Fig. 50 gezeigt ist, erhalten.

Als nächstes werden Dotierungen eines Dotierungstyps, der zu dem des Sili ziumsubstrates 1P entgegengesetzt ist, mittels einer Ionenimplantationstechnik durch die Kontaktlöcher 37 in das Siliziumsubstrat 1P implantiert, so daß Kontaktdotierungsdiffusionsschichten 38 zur Verhinderung des Eindringens des Aluminiums in das Siliziumsubstrat 1P gebildet werden. Die Aluminiumlei tungsschicht 39 mit einer Dicke von ungefähr 1 µm, die als Bitleitungen dient, wird gebildet und elektrisch mit den Draindotierungsdiffusionsschichten 33 verbunden. Danach wird der Passivierungsfilm 17P mit einer Dicke von unge fähr 1 µm zum Vorrichtungsschutz gebildet, wie in Fig. 34 gezeigt ist, und damit wird der Chip fertiggestellt.

Die bekannte Halbleitervorrichtung von Fig. 43 weist eine gestapelte Speicher zellenstruktur auf, bei der die Steuergateelektrode auf der Floatinggateelek trode gestapelt ist. Aus diesem Grund gibt es eine strukturelle Schwierigkeit eines großen Niveauunterschiedes zwischen den Bereichen mit und den Bereichen ohne die Gateelektrode in einem Speichertransistor. Die Tiefe des Kontaktloches erhöht sich durch die gestapelten Floatinggates und Steuergates. Als Ergebnis können Herstellungsschwierigkeiten, wie z. B. eine Defokussierung in dem Photolithographieprozeß oder ein Bruch in der Aluminiumleitungsschicht, leicht verursacht werden und folglich ist es schwierig, eine Anordnung mit be vorzugter Eigenschaft zu erhalten. Speziell der große Niveauunterschied verur sacht einen Unterschied in der Ätzgeschwindigkeit, wodurch die Unebenheit der Filmdicke der gebildeten Filme erhöht wird.

Weiterhin besteht eine Schwierigkeit, daß sich die Fläche jeder Speicherzelle erhöht, da die Source/Drainbereiche auf beiden Seiten des Speichertransistors gebildet werden.

Bezüglich der letzten Schwierigkeit sind vorgeschlagene Techniken zur Ver besserung in (1) der japanischen Patentanmeldungsoffenlegungsschrift 3-15 74, (2) japanischen Patentoffenlegungsschrift 4-267 374, (3) japanischen Patentanmeldungsoffenlegungsschrift 1-291 470 usw. gezeigt. Die in den Dokumenten (1) bis (3) diskutierten Techniken tragen sicherlich zur Reduzie rung der Zellgröße bei, aber sie tragen nicht zur Reduzierung des Niveauunter schiedes bei. Speziell in der Technik des Dokuments (3) macht ein tiefes Kon taktloch es nachteilig schwierig, eine Aluminiumleitungsschicht eben in dem Kontaktloch zu bilden und kann leicht einen Bruch eines Drahtes verursachen. In der Technik des Dokuments (2) ist ein Kopplungsverhältnis nachteilig redu ziert, da ein Tunnelstrom in einer großen Fläche erzeugt wird. Daher ist es nicht vorteilhaft die in den Dokumenten (1) bis (3) gezeigten Techniken einzu führen.

Aus der US 4 774 556 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach dem Oberbe griff des Anspruches 3 bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei chervorrichtung vorzusehen, bei der der Niveauunterschied eines Speicherzellenabschnittes reduziert ist während eine Reduzie rung der Zellenfläche und ein großes Kopplungsverhältnis sicher gestellt sind. Weiterhin soll ein Verfahren zur Herstellung einer solchen Halbleiterspeichervorrichtung vorgesehen werden.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung des An spruches 1 bzw. durch das Verfahren zur Herstellung einer Halb leiterspeichervorrichtung des Anspruches 3 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Weitere Vorteile und Zweckmäßigkeiten ergeben sich aus der Be schreibung von Ausführungsformen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 eine Draufsicht, die einen Aufbau eines EEPROMs entsprechend einer ersten bevorzugten Ausführungsform zeigt;

Fig. 2 eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 1 zeigt;

Fig. 3 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 1 zeigt;

Fig. 4 eine Querschnittsansicht, die einen Aufbau entlang der Linie d-d der Draufsicht von Fig. 1 zeigt;

Fig. 5 eine Draufsicht eines Aufbaus, um den ersten Schritt in einem Herstellungsprozeß des EEPROMs von Fig. 1 zeigt;

Fig. 6 eine Querschnittsansicht, die einen Aufbau entlang der Linie b-b der Draufsicht von Fig. 5 zeigt;

Fig. 7 eine Draufsicht des Aufbaus, um den zweiten Schritt in dem Herstel lungsprozeß des EEPROMs von Fig. 1 zu zeigen;

Fig. 8 eine Querschnittsansicht, die einen Aufbau entlang der Linie b-b der Draufsicht von Fig. 7 zeigt;

Fig. 9 eine Draufsicht eines Aufbaus, um den dritten Schritt in dem Herstel lungsprozeß des EEPROMs von Fig. 1 zu zeigen;

Fig. 10 eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 9 zeigt;

Fig. 1 11 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 9 zeigt;

Fig. 12 eine Querschnittsansicht des Aufbaus, um den vierten Schritt des Her stellungsprozeß des EEPROMs von Fig. 1 zu zeigen;

Fig. 13 eine Querschnittsansicht einer Struktur, um den fünften Schritt in den Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 14 eine Querschnittsansicht der Struktur, um den sechsten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 15 eine Querschnittsansicht der Struktur, um den siebten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 16 eine Querschnittsansicht der Struktur, um den achten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 17 eine Querschnittsansicht der Struktur, um den neunten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 18 eine Querschnittsansicht der Struktur, um den zehnten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 19 eine Querschnittsansicht der Struktur, um den elften Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 20 eine Querschnittsansicht der Struktur, um den zwölften Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 21 eine Querschnittsansicht der Struktur, um den dreizehnten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 22 eine Querschnittsansicht der Struktur, um den vierzehnten Schritt in dem Herstellungsprozeß des EEPROMs von Fig. 1 zu illustrieren;

Fig. 23 eine Draufsicht, die einen Aufbau eines EEPROMs entsprechend einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 24 eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 22 zeigt;

Fig. 25 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 23 zeigt;

Fig. 26 eine Querschnittsansicht, die den Aufbau entlang der Linie d-d der Draufsicht von Fig. 23 zeigt;

Fig. 27 eine Draufsicht des Aufbaues, um den ersten Schritt eines Herstel lungsprozesses des EEPROMs von Fig. 23 entsprechend einer zweiten bevorzugten Ausführungsform zu illustrieren;

Fig. 28 eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 27 zeigt;

Fig. 29 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 27 zeigt;

Fig. 30 eine Querschnittsansicht des Aufbaues, um den zweiten Schritt des Herstellungsprozesses des EEPROMs von Fig. 23 entsprechend mit dem zweiten bevorzugten Ausführungsbeispiel zu illustrieren;

Fig. 31 eine Querschnittsansicht des Aufbaues, um den dritten Schritt des Herstellungsprozeß des EEPROMs von Fig. 23 entsprechend mit dem zweiten bevorzugten Ausführungsbeispiel zu illustrieren;

Fig. 32 eine Draufsicht, die einen Aufbau eines EEPROMs einer dritten bevor zugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 33 eine Querschnittsansicht entlang des Aufbaues der Linie b-b der Drauf sicht von Fig. 32;

Fig. 34 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 32 zeigt;

Fig. 35 eine Querschnittsansicht, die den Aufbau entlang der Linie d-d der Draufsicht von Fig. 32 zeigt;

Fig. 36 eine Querschnittsansicht der Struktur, um den ersten Schritt eines Herstellungsprozesses des EEPROMs von Fig. 32 entsprechend dem dritten bevorzugten Ausführungsbeispiel zu illustrieren;

Fig. 37 eine Querschnittsansicht der Struktur, um den zweiten Schritt des Herstellungsprozesses des EEPROMs von Fig. 32 entsprechend mit dem dritten bevorzugten Ausführungsbeispiel zu illustrieren;

Fig. 38 eine Querschnittsansicht der Struktur, um den dritten Schritt des Herstellungsprozesses des EEPROMs von Fig. 32 entsprechend mit der dritten bevorzugten Ausführungsform zu illustrieren;

Fig. 39 eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 38 zeigt;

Fig. 40 eine Draufsicht, die einen Aufbau eines anderen EEPROMs ent sprechend mit der dritten bevorzugten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 41 ist eine Querschnittsansicht, die den Aufbau entlang der Linie b-b der Draufsicht von Fig. 40 zeigt;

Fig. 42 eine Querschnittsansicht, die den Aufbau entlang der Linie c-c der Draufsicht von Fig. 40 zeigt;

Fig. 43 eine Querschnittsansicht, die den Aufbau eines bekannten EEPROMs zeigt;

Fig. 44 eine Querschnittsansicht der Struktur, um den ersten Schritt eines Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 45 eine Querschnittsansicht der Struktur, um den zweiten Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 46 eine Querschnittsansicht der Struktur, um den dritten Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 47 eine Querschnittsansicht des Aufbaus, um den vierten Schritt in dem Herstellungsprozeß des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 48 eine Querschnittsansicht der Struktur, um den fünften Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 49 eine Querschnittsansicht des Aufbaus, um den sechsten Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren;

Fig. 50 eine Querschnittsansicht des Aufbaus, um den siebten Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren, und

Fig. 51 eine Querschnittsansicht des Aufbaus, um den achten Schritt des Herstellungsprozesses des bekannten EEPROMs von Fig. 43 zu illustrieren.

Erste bevorzugte Ausführungsform

Im folgenden wird mit Bezug zu den Figuren die erste bevorzugte Ausfüh rungsform beschrieben.

Fig. 1 ist eine Draufsicht, die einen Aufbau eines EEPROMs (elektrisch lösch baren und programmierbaren Festwertspeicher) zeigt, der einer von nicht flüchtigen Halbleiterspeichervorrichtung ist. Fig. 2, 3 und 4 sind Quer schnittsansichten jeweils entlang der Linien b-b, c-c und d-d von Fig. 1. In diesen Figuren bezeichnet das Bezugszeichen 1 ein Siliziumsubstrat (Halbleitersubstrat oder unterliegende Schicht) eines ersten Leitungstyps. Feldoxidfilme 2 sind darauf gebildet, so daß Speicherzellenbereiche vonein ander getrennt sind. Gräben 3 sind in dem Siliziumsubstrat 1 so gebildet, daß sie sich von einer Hauptoberfläche 1S des Siliziumsubstrates 1 zu einer vorge schriebenen Tiefe in den Speicherzellenbereichen erstrecken. Jeder der Gräben 3 weist eine vorbestimmte Breite in der ersten Richtung D1 der Hauptober fläche 1S auf und erstreckt sich entlang der zweiten Richtung D2 der Haupt oberfläche 1S senkrecht zu der ersten Richtung D1. Es ist eine Sourcedotie rungsdiffusionsschicht 4 (Sourcebereich oder erster Dotierungsdiffusions schichtbereich), die Dotierungen eines zweiten Leitungstyps enthält, der ent gegengesetzt zu dem des Siliziumsubstrats 1 ist, in einem Bodenabschnitt oder einer Bodenoberfläche 3B von jedem der Gräben 3 gebildet. Ein Isolierfilm 5 zur Trennung der Vorrichtung füllt Abschnitte von jedem der Gräben 3, die andere sind, als der Speicherzellenbereich oder als ein Bereich für die zu bil dende Gateelektrode. In dem Speicherzellenbereich von jedem der Gräben 3 sind ein Gateoxidfilm 6 (der erste Gateisolierfilm), der als ein Tunneloxidfilm dient, eine Floatinggateelektrode 7 (FG), ein Gateisolierfilm 8 (der zweite Gateisolierflim), der aus einem Oxidfilm oder einem Nitridfilm und ähnlichem gebildet ist, und eine Steuergateelektrode 9 (CG) gebildet. Speziell ist jeder der Gateoxidfilme 6 auf einer Seitenoberfläche S1 entlang der zweiten Rich tung D2 des entsprechenden Grabens 3, einem Teil der Hauptoberfläche 1S und einem Teil der Bodenoberfläche 3B gebildet. Jede der FG-Elektroden 7 ist innerhalb des Grabens 3 und über einen Abschnitt der Hauptoberfläche 1S. der zwischen der Seitenoberfläche S1 und einem Ende des Drainbereiches 11, der im folgenden beschrieben wird, angeordnet ist, so gebildet, daß die gesamte obere Oberfläche des Gateoxidfilms 6 bedeckt ist. Jeder der Gateisolierfilme 8 ist auf der gesamten oberen Oberfläche der FG-Elektrode 7, des anderen Teils der Bodenoberfläche 3B, der anderen Seitenoberfläche S2 und eines Abschnitts der Hauptoberfläche 1S gebildet. Jede der CG-Elektroden 9 ist auf einem Ab schnitt einer oberen Oberfläche des Gateisolierfilms 8, der auf der Seitenober fläche S2 gebildet ist, dem anderen Teil der Bodenoberfläche 3B, dem Ab schnitt der Hauptoberfläche 1S und einer Seitenoberfläche 7S der FG-Elektrode 7, die nicht in Kontakt mit dem Gateoxidfilm 6 ist, so gebildet, daß sie innerhalb des Grabens 3 der FG-Elektrode 7 gegenüberliegt und das der Gate isolierfilm 8 dazwischen eingefügt ist. Somit ist jeder der Gateisolierfilme 8 so gebildet, daß er den inneren Raum des Grabens 3 teilt bzw. halbiert und das die Gateelektroden 7 und 9 sich gegenüberliegen mit dem Gateisolierflim 8, der innerhalb des Grabens 3 dazwischen vorgesehen ist.

Das Bezugszeichen 10 bezeichnet einen Gateelektrodenabschnitt eines Speichertransistors, der aus den Filmen 6 und 8 und den Elektroden 7 und 9 besteht.

Jede der Draindotierungsdiffusionsschichten 11 (Drainbereich oder der zweite Dotierungsdiffusionsschichtbereich) enthält Dotierungen des zweiten Lei tungstyps und ist in dem Siliziumsubstrat 1 so gebildet, daß sie sich von der Hauptoberfläche 1S nach innen in der Nähe des Gateoxidfilms 6 erstreckt. Auf der Hauptoberfläche 1S des Siliziumsubstrates 1 und über obere Oberflächen und Seitenoberflächen der Gateelektrodenabschnitte 10, die jeweils höher als die Hauptoberfläche 1S hervorstehen, ist ein unterliegender Zwischen schichtoxidfilm 12 gebildet. Über eine obere Oberfläche des unterliegenden Zwischenschichtoxidfilmes 12 ist ein Zwischenschichtisolierfilm 13 gebildet. Jedes der Kontaktlöcher 14 öffnet entsprechende Abschnitte des Zwischen schichtisolierfilmes 13 und des unterliegenden Zwischenschichtoxidfilmes 12. Jede der Kontaktdotierungsdiffusionsschichten 15 ist in dem Siliziumsubstrat 1 gebildet und erstreckt sich von einem Abschnitt einer Bodenoberfläche der Draindotierungsdiffusionsschicht 11, die unterhalb des entsprechenden Kon taktloches 14 angeordnet ist, nach innen. Jede der Aluminiumleitungsschichten 16 ist auf einer Bodenoberfläche und einer Seitenoberfläche des Kontaktloches 14 und einer oberen Oberfläche des Zwischenschichtisolierfilmes 13, der mit der Draindotierungsdiffusionsschicht 11 über das Kontaktloch 14 und die Kontaktdotierungsdiffusionsschicht 15 verbunden ist, gebildet. Es ist ein Pas sivierungsfilm 17 auf einem Bereich zum Bilden der Vorrichtung der Haupt oberfläche 1S des Siliziumsubstrates 1 gebildet. Weiter werden der unterliegende Zwischenschichtoxidfilm 12 und der Zwischenschichtisolierflim 13 zu sammen als "ein Zwischenschichtisolierflim" bezeichnet.

In dem obigen Aufbau sind die Abschnitte, die hauptsächlich zu dem Niveau unterschied von jedem der Gateelektrodenabschnitte 10 beitragen, die hervor stehenden Teile der FG-Elektrode 7 und jede der CG-Elektroden 9, die um eine vorgeschriebene Höhe höher sind als das Niveau der Hauptoberfläche 1S und daher sind die Niveauunterschiede deutlich reduziert. Folglich werden die Kontaktlöcher 14 flacher als die im Stand der Technik und damit wird eine be merkenswert einfache Bildung der Aluminiumleitungsschicht 16 sichergestellt.

Im folgenden wird mit Bezug zu Fig. 2 der Betrieb im Schreib/Löschmodus einer Speicherzelle des EEPROMs beschrieben.

Im Schreibmodus wird eine Sourceelektrode, die die Dotierungsdiffusions schicht 4 enthält, in einen geerdeten Zustand gebracht. Dann wird eine positive Spannung von beispielsweise 5 bis 10 V an die Drainelektrode, die die Dotie rungsdiffusionsschicht 11 enthält, angelegt und eine positive Spannung von beispielsweise 10 bis 15 V wird an die Steuergateelektrode 9 angelegt. In diesem Zustand tritt in einem Abschnitt des Siliziumsubstrates 1 in der Nähe der Draindotierungsdiffusionsschicht 11 direkt unterhalb eines Endes der Floa tinggateelektrode 7, die auf der Drainelektrodenseite einen L-förmigen Quer schnitt aufweist, ein Avalanche-Effekt auf. Heiße Elektronen, die durch den Avalanche-Effekt erzeugt werden, werden von dem Siliziumsubstrat 1 über einen Abschnitt des Gateoxidfilms 6, der auf der Seite der Drainelektrode an geordnet ist, in die Floatinggateelektrode 7 injiziert und somit wird eine In formation eingeschrieben.

In dem Löschmodus werden die Drainelektrode, die die Draindotierungsdiffu sionsschicht 11 enthält, und die Steuergateelektrode 9 beide in einen geerdeten Zustand gebracht. Dann wird eine hohe positive Spannung von beispielsweise 10 bis 20 V an die Sourceelektrode, die die Sourcedotierungsdiffusionsschicht 4 enthält, angelegt, wodurch ein Fowler-Nordheim-Tunnelstrom (im folgenden als "FN-Tunnelstrom" bezeichnet) erzeugt wird, der von der Sourcedotie rungsdiffusionsschicht 4 über einen Abschnitt des Gateoxidfilms 6, der auf der Seite der Sourceelektrode direkt unterhalb eines Endes der Floatinggateelek trode 7 in der Nähe eines Endes der Sourcedotierungsdiffusionsschicht 4 an geordnet ist, zu der Floatinggateelektrode 7 fließt. Dieser FN-Tunnelstrom zieht Elektronen aus dem Floatinggate 7 heraus und somit wird eine Informa tion gelöscht.

In dem Lesemodus wird die Sourceelektrode, die die Sourcedotierungsdiffu sionsschicht 4 enthält, in einen geerdeten Zustand gebracht, und dann wird eine positive Spannung von beispielsweise ungefähr 1 V an die Drainelektrode, die die Draindotierungsdiffusionsschicht 11 enthält, angelegt und es wird eine positive Spannung von beispielsweise ungefähr 3 V an die Steuergateelektrode 9 angelegt. In diesem Zustand wird ein Zustandsniveau "1" oder "0" abhängig davon bestimmt, ob ein Strom einer vorgeschriebenen Größe oder mehr fließt oder nicht, so daß eine Information gelesen wird. Genauer wird, wenn die Elektronen in der Floatinggateelektrode 7 vorhanden sind, kein Strom von der Draindotierungsdiffusionsschicht 11 zu der Sourcedotierungsdiffusionsschicht 4 fließen und damit wird das Niveau bzw. Pegel "0" gelesen. Andererseits, wenn keine Elektronen in dem Floatinggate 7 vorhanden sind, fließt ein Strom eines vorgeschriebenen Wertes oder mehr von der Draindotierungsdiffusions schicht 11 zu der Sourcedotierungsdiffusionsschicht 4 und damit wird der Pegel "1" gelesen.

Das Kopplungsverhältnis der an die FG-Elektrode angelegten Spannung zu der Spannung an der Sourceelektrode erhöht sich, da die Übergangsfläche zwischen der FG-Elektrode 7 und der Sourceelektrode 4 klein ist.

Fig. 5 bis 22 sind Querschnittsansichten und Draufsichten des Aufbaus, um einen Herstellungsprozeß des in Fig. 1 bis 4 gezeigten EEPROMs zu illustrie ren. Ein Herstellungsverfahren des EEPROMs wird im folgenden beschrieben.

Fig. 6 ist eine Querschnittsansicht entlang der Linie b-b der Draufsicht von Fig. 5. Wie in Fig. 5 und 6 gezeigt ist, werden Feldoxidfilme 2 zur Vorrich tungstrennung mit einer Dicke von ungefähr 400 nm auf der Hauptoberfläche 1S des Siliziumsubstrates 1 mittels der Photolithographietechnik und der ther mischen Oxidationstechnik gebildet.

Fig. 8 ist eine Querschnittsansicht entlang der Linie b-b der Draufsicht von Fig. 7. Wie in Fig. 7 und 8 gezeigt ist, wird mittels der Photolithographie technik und der Ätztechnik jeder der Gräben 3 mit einer Tiefe von ungefähr 1 µm und einer Breite von ungefähr 0,6 µm in dem Siliziumsubstrat 1 so gebil det, daß sie sich von jedem freigelegten Abschnitt der Hauptoberfläche 1S nach innen erstrecken und entlang der Richtung D2. Die Bodenabschnitte von den Gräben 3 werden mit As-Ionen mit einer Dosis von ungefähr 3 × 10¹⁵/cm² im plantiert. Danach werden die implantierten Dotierungen mittels der thermischen Diffusionstechnik diffundiert und damit werden die Sourcedotierungsdiffu sionsschichten 4 entlang den Bodenoberflächen 3B der Gräben 3 gebildet.

Fig. 10 und 11 sind jeweils Querschnittsansichten entlang der Linien b-b und c-c der Draufsicht von Fig. 9. Wie in Fig. 9 bis 11 gezeigt ist, wird ein Iso lierfilm innerhalb des Grabens 3 vorgesehen und mittels der Photolithographie technik und der Ätztechnik so bearbeitet, daß die Isolierfilme 5 zur Vorrich tungstrennung gebildet werden. Die danach folgenden Herstellungsschritte werden mit Bezug zu den Querschnittsansichten entlang der Linie c-c von Fig. 9 diskutiert.

Wie in Fig. 12 gezeigt ist, wird ein Gateoxidfilm 6A mit einer Dicke von unge fähr 10 nm auf der Hauptoberfläche 1S des Siliziumsubstrates 1, den Sei tenoberflächen S1 und S2 und den Bodenoberflächen 3B der Gräben 3 mittels der thermischen Oxidationstechnik gebildet.

Weiter wird eine polykristalline Polysiliziumschicht 7A mit einer Dicke von ungefähr 200 nm, die als Floatinggateelektrode 7 ausgebildet werden soll, auf einer oberen Oberfläche des Gateoxidfilmes 6A, wie in Fig. 13 gezeigt ist, gebildet.

Dann werden die polykristalline Polysiliziumschicht 7A und der Gateoxidfilm 6a mittels der Photolithographietechnik und der Ätztechnik so behandelt, daß sie gewünschte Muster aufweisen, und somit werden die Gateoxidfilme 6 und die Floatinggateelektroden 7, wie in Fig. 14 gezeigt ist, erhalten.

Als nächstes wird ein Isolierfilm 8A mit einer Dicke von ungefähr 30 nm, der als Gateisolierfilm 8 ausgebildet werden soll, wie in Fig. 15 gezeigt ist, auf freigelegten Oberflächen vorgesehen und eine polykristalline Silizium schicht 9A mit einer Dicke von ungefähr 300 nm, die als Steuergateelektrode 9 ausgebildet werden soll, wird, wie in Fig. 16 gezeigt ist, auf einer oberen Oberfläche des Isolierfilms 8A vorgesehen. Dann werden, wie in Fig. 17 ge zeigt ist, die polykristallinen Polysiliziumschichten 9A und der Isolierfilm 8A mittels der Photolithographietechnik, einer CMP (chemisch-mechanisches Polieren) Technik und der Ätztechnik so behandelt, daß sie gewünschte Muster aufweisen, und dadurch werden der Gateisolierfilm 8 und die Steuergateelek trode 9 erhalten. Durch die obigen Schritte werden die Gateelektrodenab schnitte 10 der Speichertransistoren erhalten.

In dem folgenden Schritt wird jeder Abschnitt des Siliziumsubstrates 1, der zwischen zwei benachbarten Gateelektrodenabschnitten 10, deren FG-Elektro den 7 sich gegenüberliegen, angeordnet ist, mittels der Photolithographie technik mit As-Ionen mit einer Dosis von ungefähr 3 × 10¹⁵/cm² von der Hauptoberfläche 1S. wie in Fig. 18 gezeigt ist, implantiert. Danach werden die implantierten Dotierungen mittels der thermischen Diffusionstechnik diffun diert, so daß die Draindotierungsdiffusionsschichten 11 gebildet werden.

Wie in Fig. 19 gezeigt ist, wird der unterliegende Zwischenschichtoxidfilm 12 auf freigelegten Oberflächen der Gateelektrodenabschnitte 10 und Abschnitten der Hauptoberfläche 1S des Siliziumsubstrates 1, die keinen Gateelektrodenab schnitt 10 aufweisen, gebildet und danach wird der gesamte Vorrichtungsbereich, wie in Fig. 20 gezeigt ist, mit dem Zwischenschichtisolierfilm 13 be deckt. Jede Öffnung ist in entsprechenden Abschnitten von beiden Filmen, dem unterliegenden Zwischenschichtoxidfilm 12 und dem Zwischenschichtisolierfilm 13, vorgesehen, die auf und oberhalb der Draindotierungsdiffusionsschicht 11 angeordnet sind, und damit wird jedes der Kontaktlöcher 14 erhalten, wie in Fig. 21 gezeigt ist.

Dann wird, wie in Fig. 22 gezeigt ist, eine Dotierung des zweiten Leitungs types in das Siliziumsubstrat 1 durch die Kontaktlöcher 14 mittels der Ionenimplantationstechnik implantiert und damit werden Kontaktdotierungs schichten 15 zur Verhinderung des Eindringens einer Aluminiumleitung in das Siliziumsubstrat 1 gebildet. Die Aluminiumleitungsschicht 16 mit einer Dicke von ungefähr 1 µm, die als Bitleitungen dient, wird auf einer oberen Oberfläche des Zwischenschichtisolierfilmes 13 und innerhalb der Kontaktlöcher 14 so gebildet, daß sie mit den Draindotierungsdiffusionsschichten 11 elektrisch ver bunden ist. Danach wird der Passivierungsfilm 17 zum Schutz der Vorrichtung mit einer Dicke von ungefähr 1 µm gebildet, und damit wird der in Fig. 1 bis 4 gezeigte Chip erreicht bzw. fertiggestellt.

Somit sind in der ersten bevorzugten Ausführungsform die Steuergateelektrode 9 und die Floatinggateelektrode 7 von jeder Speicherzelle des EEPROMs so gebildet, daß sie sich innerhalb des Grabens 3, der in dem Siliziumsubstrat 1 vorgesehen ist, gegenüberliegen und daher ist jeder Niveauunterschied zwischen beiden Bereichen, die eine und die keine Gateelektrode von jedem Speichertransistor aufweisen, reduziert und eine gute Ebenheit wird erreicht. Darüberhinaus wird jeder Niveauunterschied von der Bodenoberfläche 3B von jedem der Gräben 3 reduziert. Durch den reduzierten Niveauunterschied werden eine Defokussierung im Photolithographieprozeß und ein Bruch in einer Aluminiumleitungsschicht verhindert und damit werden Speichertransistoren mit einem exzellenten Aufbau erhalten. Weiterhin ist sichergestellt, daß eine Reduzierung der Zellfläche aufgrund der Vorrichtungsanordnung erreicht wird, bei der jede der Sourcedotierungsdiffusionsschichten 4 entlang der Bodenoberfläche 3B von jedem der Gräben 3 gebildet ist und jede der Draindotierungsdif fusionsschichten 11 durch zwei dazu benachbarte Speicherzellen geteilt wird.

Zweite bevorzugte Ausführungsform

Fig. 23 ist eine Draufsicht, deren Aufbau eines EEPROMs entsprechend einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Fig. 24 bis 26 sind jeweils Querschnittsansichten entlang der Linien b-b, c-c und d-d von Fig. 23. In diesen Figuren bezeichnen die Bezugsziffern 1, 2 und 3 je weils das Siliziumsubstrat, den Feldoxidfilm und den Graben. Jede der Source dotierungsdiffusionsschichten 4, die eine Dotierung eines Leitungstyps enthält, der zu dem des Siliziumsubstrates 1 (unterliegende Schicht) entgegengesetzt ist, ist auf der Bodenoberfläche 3B von jedem der Gräben 3 gebildet. Innerhalb jedes Grabens 3 sind Isolierfilme 18 zur Trennung der Vorrichtung, Gateoxid filme 19, die als Tunneloxidfilme dienen, Floatinggateelektroden 20, ein Gate isolierfilm 21 und eine Steuergateelektrode 22 gebildet. Das Bezugszeichen 23 bezeichnet einen Gateelektrodenabschnitt eines Speichertransistors, der die Filme 19 und 21 und die Elektroden 20 und 22 enthält. Andere ähnliche Ele mente als die obigen werden mit den gleichen Bezugszeichen wie in Fig. 1 be zeichnet.

Die zweite bevorzugte Ausführungsform unterscheidet sich von der ersten be vorzugten Ausführungsform im Aufbau der Gatelektrodenabschnitte. Genauer unterscheiden sich die Gateelektrodenabschnitte 23 von den Gateelektrodenab schnitten 10 in den folgenden Punkten: jede der FG-Elektroden 20 ist nur innerhalb jedes Grabens 3 und jede der CG-Elektroden 22 ist über den Graben 3 gebildet, so daß die FG-Elektrode 20 mit dem dazwischen vorgesehenen Gateisolierfilm 21 bedeckt ist, und weiterhin ist jede der CG-Elektroden 22 nur innerhalb und über dem Graben 3 gebildet und erstreckt sich nicht von den Graben 3 über die Hauptoberfläche 1S. Der jeweilige Betrieb in dem Schreib/Lösch/Lesemodus in der zweiten bevor zugten Ausführungsform ist der gleiche, wie in der ersten bevorzugten Ausfüh rungsform, und die Beschreibung davon wird ausgelassen.

Ein in Fig. 23 bis 26 gezeigter Herstellungsprozeß des EEPROMs wird im fol genden beschrieben.

Ähnlich zu den in Fig. 5 bis 8 der ersten bevorzugten Ausführungsform be schriebenen Schritten werden die Feldoxidfilme 2 zur Trennung der Vorrich tung mit einer Dicke von ungefähr 400 nm mittels der Photolithographietechnik und der thermischen Oxidationstechnik auf dem Siliziumsubstrat 1 gebildet und danach werden die Gräben 3, die jeweils eine Tiefe von ungefähr 1 µm und eine Breite von ungefähr 0,6 µm aufweisen, durch die Photolithographietechnik und die Ätztechnik in dem Siliziumsubstrat 1 so gebildet, daß sie sich von dem ent sprechenden freigelegten Abschnitt der Hauptoberfläche 1S nach innen und entlang der zweiten Richtung D2 erstrecken. Der Bodenabschnitt von jedem der Gräben 3 wird mit As-Ionen mit einer Dosis von ungefähr 3 × 10¹⁵/cm² im plantiert. Danach wird die implantierte Dotierung mittels der thermischen Diffusionstechnik diffundiert, wodurch die Sourcedotierungsdiffusions schichten 4 entlang den Bodenoberflächen 3B der Gräben 3 gebildet werden.

Fig. 28 und 29 sind jeweils Querschnittsansichten entlang der Linien b-b und c-c der Draufsicht von Fig. 27. Wie in Fig. 27 bis 29 gezeigt ist, wird ein Iso lierfilm zur Verfügung gestellt und mittels der Photolithographietechnik und der Ätztechnik behandelt, so daß die Isolierfilme 18 zur Trennung der Vorrich tung gebildet werden. Die danach folgenden Herstellungsschritte werden mit Bezug zu den Querschnittsansichten entlang der Linie c-c von Fig. 27 beschrie ben.

Wie bei den in Fig. 12 und 13 der ersten bevorzugten Ausführungsform gezeig ten Schritten wird ein Gateoxidfilm 19 mit einer Dicke von ungefähr 10 nm auf dem Siliziumsubstrat 1 gebildet und weiter wird eine polykristalline Polysili ziumschicht mit einer Dicke von ungefähr 200 nm, die als Floatinggateelektrode 20 ausgebildet werden soll, auf dem Gateoxidfilm 19 gebildet. Danach werden, wie in Fig. 30 gezeigt ist, die polykristalline Polysiliziumschicht und ähnliches mittels der Photolithographietechnik und der Ätztechnik so behandelt, daß sie gewünschte Muster aufweisen, wodurch die Gateoxidfilme 19 und die Floating gateelektrode 20 erhalten werden.

Ähnlich zu den in Fig. 15 und 16 der ersten bevorzugten Ausführungsform ge zeigten Schritten wird ein Isolierfilm mit einer Dicke von ungefähr 30 nm, der als Isolierfilm 21 ausgebildet werden soll, gebildet und weiter wird darauf eine polykristalline Polysiliziumschicht mit einer Dicke von ungefähr 300 nm, die als Steuergateelektrode 22 ausgebildet werden soll, gebildet. Der Isolierfilm und die polykristalline Polysiliziumschicht werden mittels der Photolithographie technik und der Ätztechnik so behandelt, daß sie gewünschte Muster aufwei sen, wodurch die Gateisolierfilme 21 und die Steuergateelektroden 22 erhalten werden. Durch die obigen Schritte wird jeder der Gateelektrodenabschnitte 23 von jedem Speichertransistor, der die Filme 19 und 21 und die Elektroden 20 und 22 enthält, erhalten.

Die im folgenden beschriebenen Schritte sind die gleichen wie die von Fig. 18 bis 22 der ersten bevorzugten Ausführungsform. Genauer wird ein Abschnitt des Siliziumsubstrates 1 entlang der Floatinggateelektrode 20 mittels der Photolithographietechnik mit As-Ionen mit einer Dosis von ungefähr 3 × 10¹⁵/cm² implantiert. Danach wird die implantierte Dotierung mittels der thermischen Diffusionstechnik diffundiert, wodurch die Draindotierungsdiffu sionsschichten 11 gebildet werden. Der unterliegende Zwischenschichtoxidfilm 12 wird auf den Gateelektrodenabschnitten 23 und den Abschnitten der Hauptoberfläche 1S des Siliziumsubstrates, die keinen Gateelektrodenabschnitt 23 aufweisen, gebildet und danach wird der gesamte Vorrichtungsbereich mit dem Zwischenschichtisolierfilm 13 bedeckt. Jede Öffnung ist in entsprechenden Abschnitten von beiden Filmen, dem unterliegenden Zwischenschichtoxidfilm 12 und dem Zwischenschichtisolierfilm 13, die auf und oberhalb der Drain dotierungsdiffusionsschicht 11 angeordnet sind, vorgesehen, wodurch das Kontaktloch 14 erhalten wird. Dann wird eine Dotierung eines Leitungstyps, der zu dem des Siliziumsubstrates entgegengesetzt ist, in das Siliziumsubstrat 1 durch die Kontaktlöcher 14 mittels der Ionenimplantationstechnik implantiert, wodurch die Kontaktdotierungsdiffusionsschichten 15 zur Verhinderung des Eindringens von Aluminium in das Siliziumsubstrat 1 gebildet werden. Die Aluminiumleitungsschicht 16 mit einer Dicke von ungefähr 1 µm, die als Bitlei tungen dient, wird auf dem Zwischenschichtisolierfilm 13 und innerhalb des Kontaktloches 14 so gebildet, daß sie elektrisch mit der Draindotierungsdiffu sionsschicht 11 verbunden wird. Danach wird der Passivierungsfilm 17 zum Schutz der Vorrichtung mit einer Dicke von ungefähr 1 µm gebildet, wodurch die in Fig. 23 bis 26 gezeigte Vorrichtung fertiggestellt wird.

Somit werden in der zweiten bevorzugten Ausführungsform die Steuer gateelektrode 22 und die Floatinggateelektrode 20 von jeder Speicherzelle des EEPROMs so gebildet, daß sie sich von dem entsprechenden Graben 3 nicht über die Hauptoberfläche 1S erstrecken und daß sie innerhalb des Grabens 3 angeordnet sind, und daher ist jeder Niveauunterschied zwischen beiden Be reichen, die eine und die keine Gateelektrode eines Speichertransistors auf weisen, reduziert und eine gute Ebenheit wird erreicht. Durch den reduzierten Niveauunterschied werden die Defokussierung in den Photolithographieprozeß und eine Unterbrechung in einer Aluminiumleitung verhindert, wodurch Speicherzellentransistoren mit exzellentem Aufbau bzw. Anordnung erhalten werden. In diesem Punkt erreicht die zweite bevorzugte Ausführungsform die gleichen Effekte wie die erste bevorzugte Ausführungsform. Die zweite bevor zugte Ausführungsform ist weiterhin vorteilhaft darin, daß eine weitere Redu zierung der Zellfläche ohne Verschlechterung der Integration erreicht werden kann, da jeder der Sourcebereiche auf der Bodenoberfläche 3B von jedem Gra ben 3 angeordnet ist und jeder der Gateelektrodenabschnitte 23 von jeder Speicherzelle nicht aus dem entsprechenden Graben 3 hervorsteht.

Dritte bevorzugte Ausführungsform

Fig. 32 ist eine Draufsicht, die einen Aufbau eines EEPROMs entsprechend der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Fig. 33 bis 35 sind jeweils Querschnittsansichten entlang der Linien b-b, c-c und d-d von Fig. 32. In diesen Figuren ist eine Sourcedotierungsdiffusionsschicht 24, die eine Dotierung eines Leitungstyps enthält, der zu dem des Siliziumsubstrats 1 entgegengesetzt ist, auf der gesamten Hauptoberfläche 1S des Silizium substrates 1 gebildet. Eine monokristalline Siliziumschicht 25 (Halbleiterschicht) ist auf einer oberen Oberfläche der Sourcedotierungsdiffu sionsschicht 24 gebildet. Jeder der Gräben 27 ist in der monokristallinen Sili ziumschicht 25 gebildet und erstreckt sich von einer oberen Oberfläche 25S der monokristallinen Siliziumschicht 25 nach innen und jeder Gateelektrodenab schnitte 23 ist, wie in der zweiten bevorzugten Ausführungsform beschrieben wurde, innerhalb der Gräben 27 angeordnet. Genauer sind innerhalb jedes der Gräben 27 der Gateoxidfilme 19, die Floatinggateelektrode 20, der Gateiso lierfilm 21 und die Steuergateelektrode 22 gebildet. Somit liegt das charakte ristische Merkmal der dritten bevorzugten Ausführungsform darin, daß der Sourcebereich auf der gesamten Hauptoberfläche 1S des Siliziumsubstrates 1 gebildet ist. Andere strukturelle Merkmale sind im wesentlichen die gleichen wie die in der zweiten bevorzugten Ausführungsform. Natürlich können die Gateelektrodenabschnitte 10 der ersten bevorzugten Ausführungsform anstatt der Gateelektrodenabschnitte 23 verwendet werden.

Das Bezugszeichen 26 bezeichnet einen Feldoxidfilm. Ähnliche Elemente wer den mit den gleichen Bezugszeichen wie die der ersten und der zweiten bevor zugten Ausführungsform bezeichnet.

Der jeweilige Betrieb in dem Schreib/Lösch/Lesemodus der dritten bevorzugten Ausführungsform ist im wesentlichen der gleiche wie der der ersten bevorzug ten Ausführungsform und eine Beschreibung davon wird ausgelassen.

Fig. 36 bis 42 sind Querschnittsansichten und Draufsichten des Aufbaus, um einen Herstellungsprozeß des in Fig. 32 bis 35 gezeigten EEPROMs zu zeigen.

Fig. 36 und 37 sind Querschnittsansichten, die den gleichen Abschnitt wie in Fig. 33 zeigen.

Wie in Fig. 36 gezeigt ist, wird die gesamte Hauptoberfläche 1S des Silizium substrates 1 mit As-Ionen mit einer Dosis von ungefähr 3 × 10¹⁵/cm² implantiert. Danach wird die implantierte Dotierung mittels der thermischen Diffusion stechnik diffundiert, wodurch die Sourcedotierungsdiffusionsschicht 24 gebil det wird.

Danach wird, wie in Fig. 37 gezeigt ist, die monokristalline Siliziumschicht 25 mit einer Dicke von ungefähr 1 µm epitaktisch auf die obere Oberfläche der Sourcedotierungsdiffusionsschicht 24 aufgewachsen.

Fig. 39 ist eine Querschnittsansicht entlang der Linie b-b der Draufsicht von Fig. 38. Wie in Fig. 38 und 39 gezeigt ist, werden die Feldoxidfilme 26 zur Trennung der Vorrichtung mit einer Dicke von ungefähr 400 nm mittels der Photolithographietechnik und der thermischen Oxidationstechnik in der oberen Oberfläche 25S der monokristallinen Siliziumschicht 25 gebildet.

Fig. 41 und 42 sind jeweils Querschnittsansichten entlang der Linien b-b und c-c der Draufsicht von Fig. 40. Wie in Fig. 40 bis 42 gezeigt ist, werden Grä ben 27 mit einer Tiefe von ungefähr 1 µm mittels der Photolithographietechnik und der Ätztechnik in der monokristallinen Siliziumschicht 25 gebildet.

Die im folgenden beschriebenen Schritte sind die gleichen wie die der zweiten bevorzugten Ausführungsform. Es wird der Gateoxidfilm mit einer Dicke von ungefähr 10 nm innerhalb der Gräben 27 und auf der oberen Oberfläche 25S der monokristallinen Siliziumschicht 25 gebildet und weiter wird eine poly kristalline Polysiliziumschicht mit einer Dicke von ungefähr 200 nm, die als Floatinggateelektrode 20 ausgebildet werden soll, auf dem Gateoxidfilm 19 gebildet. Danach werden der Gateoxidfilm und die polykristalline Polysilizium schicht so mittels der Photolithographietechnik und der Ätztechnik behandelt, daß sie vorgegebene Muster aufweisen, wodurch die Gateoxidfilme 19 und die Floatinggateelektrode 20 erhalten werden. Es wird ein Isolierfilm mit einer Dicke von ungefähr 30 nm, der als der Isolierfilm 21 ausgebildet werden soll, gebildet und weiter wird eine polykristalline Polysiliziumschicht mit einer Dicke von ungefähr 300 nm, die als die Steuergateelektrode 22 ausgebildet werden soll, darauf gebildet. Der Isolierfilm und die polykristalline Polysili ziumschicht werden mittels der Photolithographietechnik und der Ätztechnik so behandelt, daß sie gewünschte Muster aufweisen, wodurch die Gateisolierfilme 21 und die Steuergateelektroden 22 erhalten werden. Durch die obigen Schritte wird jeder der Gateelektrodenabschnitte 23 von jedem Speichertransistor, der aus den Filmen 19 und 21 und den Elektroden 20 und 22 besteht, erhalten. In einem folgenden Schritt wird ein Abschnitt des Siliziumsubstrates I entlang der Floatinggateelektrode 20 mittels der Photolithographietechnik mit As-Ionen mit einer Dosis von 3 × 10¹⁵/cm² implantiert. Danach wird die implantierte Dotierung mittels der thermischen Diffusionstechnik diffundiert, wodurch die Draindotierungsdiffusionsschicht 11 erhalten wird. Der unterliegende Zwischenschichtoxidfilm 12 wird auf den Gateelektrodenabschnitten 23 und den Abschnitten der oberen Oberflächen 25S der monokristallinen Silizium schicht 25, die keinen Gateelektrodenabschnitt 23 aufweisen, gebildet und da nach wird der gesamte Einrichtungsbereich mit dem Zwischenschichtisolierflim 13 bedeckt. Jede Öffnung ist in jeweiligen Abschnitten von beiden Filmen, den unterliegenden Zwischenschichtoxidfilm 12 und dem Zwischenschichtisolierfilm 13, die auf und überhalb der Draindotierungsdiffusionsschicht 11 angeordnet sind, vorgesehen, wodurch das Kontaktloch 14 erhalten wird. Dann wird eine Dotierung eines Leitungstyps, der zu dem der monokristallinen Siliziumschicht 25 oder des Siliziumsubstrates 1 entgegengesetzt ist, in die monokristalline Siliziumschicht 25 durch die Kontaktlöcher 14 mittels der Ionenimplanta tionstechnik implantiert, wodurch die Kontaktdotierungsdiffusionsschichten 15 zum Verhindern des Eindringens von Aluminium in die monokristalline Sili ziumschicht 25 gebildet werden. Die Aluminiumleitungsschicht 16 mit einer Dicke von ungefähr 1 µm, die als die Bitleitungen dient, wird auf dem Zwischenschichtisolierfilm 13 und innerhalb der Kontaktlöcher 14 so gebildet, daß sie mit der Draindotierungsdiffusionsschicht 11 elektrisch verbunden wird. Danach wird der Passivierungsfilm 17 zum Schutz der Einrichtung mit einer Dicke von ungefähr 1 µm gebildet, wie in Fig. 32 bis 35 gezeigt ist, so daß der vollständige Chip erhalten wird.

Das Siliziumsubstrat 1 (die erste unterliegende Schicht) und die mono kristalline Siliziumschicht 25 (die zweite unterliegende Schicht) werden zu sammen als "eine unterliegende Schicht eines ersten Leitungstypes" bezeichnet.

Somit sind in der dritten bevorzugten Ausführungsform die Steuergateelek trode 22 und die Floatinggateelektrode 20 von jeder Speicherzelle des EEPROMs so gebildet, daß sie sich nicht aus jedem der Gräben 27 heraus über die obere Oberfläche 25S der monokristallinen Siliziumschicht 25 erstrecken und daß sie innerhalb jedes Grabens 27 angeordnet sind. Daher ist jeder Niveauunterschied zwischen beiden Bereichen, die eine und die keine Gateelektrode eines Speichertransistors aufweisen, reduziert und eine gute Ebenheit wird erreicht. Durch den reduzierten Niveauunterschied können die Defokussierung in dem Photolithographieprozeß und Bruch in einer Alumi niumleitungsschicht verhindert werden, wodurch ein Speichertransistor mit ex zellentem Aufbau erhalten wird. Ähnlich zu der zweiten bevorzugten Ausfüh rungsform ist die dritte bevorzugte Ausführungsform weiterhin vorteilhaft darin, daß eine weitere Reduzierung der Zellfläche erreicht werden kann, ohne eine Verschlechterung der Integration, da jeder der Sourcebereiche 24 auf der Bodenoberfläche 27B von jedem der Gräben 27 angeordnet ist und jeder der Gateelektrodenabschnitte 23 von jeder Speicherzelle sich nicht aus dem ent sprechenden Graben 27 heraus erstreckt.

Weiterhin können die Anordnungen der dritten bevorzugten Ausführungsform, bei der die Sourcedotierungsdiffusionsschicht 24 über die gesamte Hauptober fläche 1S des Siliziumsubstrates 1 gebildet ist und bei der dann jeder der Grä ben 27 nur in jedem Speichergatebereich GR (siehe Fig. 32) vorgesehen ist, die Notwendigkeit des Bildens der Isolierfilme zur Trennung der Vorrichtung innerhalb jedes der Gräben verhindern, was in der ersten und zweiten bevor zugten Ausführungsform notwendig wäre, wodurch vorteilhaft der Schritt dafür ausgelassen werden kann. Folglich weist die Halbleiterspeichervorrichtung ent sprechend der dritten bevorzugten Ausführungsform einen einfachen Aufbau auf, der Herstellungsvorteile über die erste und zweite bevorzugte Ausführungsform gewährt, sicherlich ohne eine Verschlechterung des Kopplungsver hältnis.

Wie oben beschrieben wurde weist die Vorrichtung entsprechend der vorlie genden Erfindung eine Anordnung auf, bei der die Steuergateelektrode und die Floatinggateelektrode eines Speichers, wie z. B. eines EEPROMs, so gebildet sind, daß sie zueinander innerhalb eines in dem Halbleitersubstrat vorgesehen Grabens gegenüberliegen, und damit wird eine bessere Ebenheit in einem verti kalen Aufbau erreicht.

Claims

1. Halbleiterspeichervorrichtung mit
einer Schicht eines ersten Leitungstyps (1, 25),
einem in der Schicht (1, 25) gebildeten Graben (3, 27), der sich von einer Hauptoberfläche (1S, 25S) der Schicht (1, 25) zu einer vorbestimmten Tiefe nach innen erstreckt, der in einer ersten Richtung (D1) der Hauptoberfläche (1S, 25S) eine vorbestimmte Breite aufweist und der sich entlang einer zweiten Richtung (D2) senkrecht zu der ersten Richtung (D1) erstreckt,
einem ersten Dotierungsbereich (4) eines zweiten Lei tungstyps, der zumindest unter einer Bodenoberfläche (3B, 27B) des Grabens (3, 27) in der Schicht (1, 25) gebildet ist,
einem ersten Gateisolierfilm (6), der zumindest auf einer Seitenoberfläche (S1) des Grabens (3, 27) entlang der zweiten Richtung (D2) und auf einem Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27) in einem Abschnitt innerhalb des Grabens (3, 27), der in einem Bereich für zu bildende Gateelektro denabschnitte (10, 23) angeordnet ist, gebildet ist,
einer Floatinggateelektrode (7), die so gebildet ist, daß sie zumindest eine obere Oberfläche des ersten Gateisolierfilmes (6) in dem Abschnitt innerhalb des Grabens (3, 27), der in dem Bereich des zu bildenden Gateelektrodenab schnittes angeordnet ist, bedeckt,
einem zweiten Gateisolierfilm (8), der zumindest auf einer Seitenoberfläche (S1) der Floatinggateelektrode (7) entlang der zweiten Richtung (D2) ohne in Kontakt mit der oberen Oberfläche des ersten Gateisolierfilmes (6) zu kommen, dem anderen Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27), der anderen Seitenoberfläche (S2) des Grabens (3, 27), die der einen Seitenober fläche (S1) gegenüberliegt, und einer oberen Oberfläche der Floatinggateelektrode (7), die der Bodenoberfläche (3B, 27B) des Grabens (3, 27) gegenüber liegt, in dem Abschnitt innerhalb des Grabens (3, 27), der in dem Bereich für den zu bildenden Gateelektrodenabschnitt (10) angeordnet ist, gebildet ist, einer Steuergateelektrode (9), die zumindest auf einer oberen Oberfläche eines Teils des zweiten Gateisolierfilmes (8), der zumindest die eine Seitenoberfläche der Floatinggateelektrode (7), den anderen Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27) und die andere Seitenoberfläche (S2) des Grabens (3, 27) in dem Abschnitt innerhalb des Grabens (3, 27), der in dem Bereich für den zu bildenden Gateelektrodenabschnitt (10) angeordnet ist, bedeckt, gebildet ist, und
einem zweiten Dotierungsbereich (11) des zweiten Lei tungstyps, der in der Schicht (1, 25) gebildet ist, der sich von der Hauptoberfläche (1S, 25S) der Schicht (1, 25) nach innen erstreckt und der zu dem ersten Gateisolierfilm (6) benachbart ist, dadurch
gekennzeichnet, daß
die obere Oberfläche der Floatinggateelektrode (7) und eine obere Oberfläche der Steuergateelektrode (9) in einem höheren Höhenniveau als die Hauptober fläche (15, 25S) der Schicht (1, 25) gebildet sind,
daß die obere Oberfläche der Steuergateelektrode (9) und die obere Oberfläche des zweiten Gateisolierfilmes (8), der auf der oberen Oberfläche der Floating gateelektrode (7) vorgesehen ist, auf dem gleichen Höhenniveau von der Hauptoberfläche (1S, 25S) der Schicht (1, 25) sind und
daß sich der erste Gateisolierfilm (6), der zweite Gateisolierfilm (8), die Floa tinggateelektrode (7) und die Steuergateelektrode (9) von dem Graben (3, 27) auf die Hauptoberfläche (1S, 25S) der Schicht (1, 25) außer halb des Grabens (3, 27) entlang der ersten Richtung (D1) erstrecken.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der erste Dotierungsbereich (4) direkt unterhalb der Bodenoberfläche (3B, 27B) des Grabens (3, 27) gebildet ist und weiter in einem anderen Abschnitt der Schicht (1, 25) unterhalb des zweiten Dotierungsbereiches (11) gebildet ist.

3. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit den Schritten
Bilden eines Grabens (3, 27) in einer Schicht (1, 25) eines er sten Leitungstyps derart, daß er sich von einer Hauptoberfläche (1S, 25S) der Schicht (1, 25) nach innen zu einer vorgeschriebe nen Tiefe mit einer vorgeschriebenen Breite in einer ersten Richtung (D1) der Hauptoberfläche (1S, 25S) und entlang einer zweiten Richtung (D2), die senkrecht zu der ersten Richtung (D1) ist, erstreckt, und
Bilden einer ersten Dotierungsschicht (4) eines zweiten Lei tungstyps zumindest unter einer Bodenoberfläche (3B, 27B) des Grabens (3, 27) in der Schicht (1, 25) entlang der zweiten Rich tung (D2),
Bilden eines Isolierfilmes (5) in einem Abschnitt, der ein ande rer ist als ein Abschnitt innerhalb des Grabens (3, 27), der in einem Bereich für einen zu bildenden Gateelektrodenabschnitt an geordnet ist,
gekennzeichnet durch
Bilden eines ersten Gateisolierfilmes (6) zumindest auf einem ersten freigelegten Abschnitt der Hauptoberfläche (1S, 25S) der Schicht (1, 25) an einer Seitenoberfläche des Grabens (S1) und der Seitenoberfläche (S1) entlang der zweiten Richtung (D2) und einem Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27) in dem Abschnitt innerhalb des Grabens (3, 27), der in dem Bereich des zu bildenden Gateelektrodenabschittes angeordnet ist, und Bilden einer Floatinggateelektrode (7) derart, daß eine obere Oberfläche des ersten Gateisolierfilmes (6) bedeckt wird, Bilden eines zweiten Gateisolierfilmes (8) derart, daß zumindest eine freigelegte Oberfläche der Floatinggateelektrode (7), der andere Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27), die andere Seitenoberfläche (S2), die gegenüber der einen Sei tenoberfläche (S1) des Grabens (3, 27) ist, der in dem Bereich für den zu bildenden Gateelktrodenabschnitt angeordnet ist, und ein zweiter freigelegter Abschnitt der Hauptoberfläche (1S, 25S) der Schicht (1, 25) an der anderen Seitenoberfläche (S2) bedeckt werden, und Bilden einer Steuergateelektrode (9) derart, daß eine obere Oberfläche eines Teils des zweiten Gateisolierfilmes (8), der zumindest auf einer freigelegten Seitenoberfläche der Floating gateelektrode (7), dem anderen Teil der Bodenoberfläche (3b, 27B), der anderen Seitenoberfläche (S2) des Grabens (3, 27) und dem zweiten Abschnitt vorgesehen ist, bedeckt wird und daß die obere Oberfläche der Steuergateelektrode (9) und die obere Ober fläche des zweiten Gateisolierfilmes (8) auf dem gleichen Höhen niveau von der Hauptoberfläche (1S, 25S) der Schicht (1, 25) vorgesehen werden,
Bilden eines zweiten Dotierungsbereiches (11) des zweiten Lei tungstypes in der Schicht (1, 25) derart, daß er sich von der Hauptoberfläche (1S, 25S) der Schicht (1, 25) nach innen er streckt und zu dem ersten Gateisolierfilm (6) benachbart ist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt des Bildens des zweiten Gateisolierfilmes (8) und der Steuergateelektrode (9) die Schritte aufweist:
Bilden eines Isolierfilmes, der als zweiter Gateisolierfilm (8) ausgebildet werden soll, auf der freigelegten Oberfläche der Floatinggateelektrode (7), dem anderen Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27), der anderen Seitenoberfläche (S2) des Grabens (3, 27) und dem zweiten freigelegten Abschnitt der Hauptoberfläche (1S, 25S) der Schicht (1, 25),
Bilden einer Elektrodenschicht, die als die Steuergateelektrode (9) ausgebildet werden soll, auf einer oberen Oberfläche des Isolierfilmes für den zweiten Gateisolierfilm (8) und
Ätzen des Isolierfilmes für den zweiten Gateisolierfilm (8) und der Elektrodenschicht derart, daß der zweite Gateisolierfilm (8) und die Steuergateelektrode (9) gebildet werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt des Bildens des ersten Gateisolierfilms (6) und der Floatinggateelektrode (7) die Schritte umfaßt:
Bilden eines Isolierfilms, der als der erste Gateisolierfilm (6) ausgebildet werden soll, auf der einen Seitenoberfläche (S1), der anderen Seitenoberfläche (S2) und der Bodenoberfläche (3B, 27B) des Grabens (3, 27) und des ersten freigelegten Abschnittes der Hauptoberfläche (1S, 25S) der Schicht (1, 25) und
Bilden einer Elektrodenschicht, die als die Floatinggateelektro de (7) ausgebildet werden soll, auf einer oberen Oberfläche des Isolierfilmes für den ersten Gateisolierfilm (6) und
Ätzen der Elektrodenschicht für die Floatinggateelektrode (7) und des Isolierfilmes für den ersten Gateisolierfilm (6) derart, daß der erste Gateisolierfilm (6) nur auf der einen Seitenober fläche (S1), dem Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27) und des ersten Abschnittes der Hauptoberfläche (1S, 25S) der Schicht (1, 25) auf einer Seite, bei der der zweite Dotie rungsbereich (11) gebildet ist, gebildet wird
und daß die Floatinggateelektrode (7) so gebildet wird, daß nur der erste Gateisolierfilm (6) bedeckt wird, und
wobei der Ätzschritt zum Bilden des zweiten Gateisolierfilmes (8) und der Steuergateelektrode (9) so ausgeführt wird, daß der zweite Gateisolierfilm (8) so gebildet wird, daß er nur den ersten Gateisolierfilm (6), die Floatinggateelektrode (7), den anderen Teil der Bodenoberfläche (3B, 27B) des Grabens (3, 27), die andere Seitenoberfläche (S2) des Grabens (3, 27) und den zweiten Abschnitt der Hauptoberfläche (1S, 25S) der Schicht (1, 25) auf einer Seite, die gegenüber der Seite liegt, bei der der zweite Dotierungsbereich (11) gebildet ist, bedeckt, und daß die Steuergateelektrode (9) so gebildet wird,
daß nur ein Abschnitt einer oberen Oberfläche des zweiten Gate isolierfilms (8), der ein anderer Abschnitt ist als der, der auf einer oberen Oberfläche der Floatinggateelektrode (7) angeordnet ist, und als der erste Abschnitt der Hauptoberfläche (1S, 25S) der Schicht (1, 25) bedeckt wird.

6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Schritt des Bildens des Grabens (3, 27) und des ersten Do tierungsbereiches (24) den Schritt des Bildens des ersten Dotierungsbereiches (24) nicht nur unter der Bodenoberfläche (3B, 27B) des Grabens (3, 27), sondern auch un terhalb des zweiten Dotierungsbereiches (11) enthält.

7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekenn zeichnet, daß
die Schicht (1, 25) eine erste und eine zweite Schicht (1, 25) enthält und
daß der Schritt des Bildens des Grabens (3, 27) und des ersten Dotierungsbereiches (24) die Schritte aufweist;
Bilden des ersten Dotierungsbereiches (24) des zweiten Leitungs types in einer Hauptoberfläche (1S) der ersten Schicht (1) des ersten Leitungstypes,
Bilden der zweiten Schicht (25) des ersten Leitungstypes auf einer oberen Oberfläche des ersten Dotierungsbereiches (24),
Bilden des Grabens (27) in der zweiten Schicht (25), wobei der Graben (27) eine Bodenoberfläche (27B) aufweist, die die obere Oberfläche des ersten Dotierungsbereiches (4) ist, und
wobei der Schritt des Bildens des zweiten Dotierungsbereiches (11) einen Schritt
des Bildens des zweiten Dotierungsbereiches (11) in nur der zweiten Schicht (25) derart, daß er sich von der oberen Oberflä che (25S) der zweiten Schicht (25) nach innen erstreckt und zu dem ersten Gateisolierfilm (6) benachbart ist, enthält.