DE19654595A1 - I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen - Google Patents
I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren ZellstrukturenInfo
- Publication number
- DE19654595A1 DE19654595A1 DE19654595A DE19654595A DE19654595A1 DE 19654595 A1 DE19654595 A1 DE 19654595A1 DE 19654595 A DE19654595 A DE 19654595A DE 19654595 A DE19654595 A DE 19654595A DE 19654595 A1 DE19654595 A1 DE 19654595A1
- Authority
- DE
- Germany
- Prior art keywords
- bus
- bus system
- reg
- gate
- see
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Description
In DFPs gemäß DE 44 16 881 A1 werden die Leitungen jeder Kantenzelle, das ist
eine Zelle, die sich am Rand eines Zellarrays befindet und oftmals direkten Kontakt
mit den Anschlüssen des Bausteines haben kann, über die Anschlüsse des Bausteines
herausgeführt. Dabei haben die Leitungen keine spezielle Funktion, vielmehr über
nehmen sie die Funktion, die in den Kantenzellen beschrieben ist. Werden mehrere
DFPs miteinander vernetzt, so werden alle Anschlüsse zu einer Matrix miteinander
verbunden.
In Systemen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen
(FPGAs, DPGAs) wird eine bestimmte Teilmenge von internen Bussystemen und
Leitungen der Kantenzellen über die Anschlüsse des Bausteines herausgeführt. Da
bei haben die Leitungen keine spezielle Funktion, vielmehr übernehmen sie die Funk
tion, die in den Kantenzellen beschrieben ist. Werden mehrere FPGAs/DPGAs mit
einander vernetzt, so übernehmen die Anschlüsse die Funktion, die hardware- oder
softwareseitig implementiert wurde.
Der Verdrahtungsaufwand für die Peripherie oder Vernetzung von DFPs ist sehr
hoch. Da gleichzeitig der Programmierer dafür zu sorgen hat, daß die entspre
chenden Funktionen in die Zellen des/der DFPs integriert werden. Zum Anschluß
eines Speichers muß eine Speicherverwaltung in den Baustein integriert werden.
Zum Anschluß von Peripherie muß diese unterstützt werden, ebenso wie die Kas
kadierung von DFPs entsprechend berücksichtigt werden muß. Der Aufwand ist
verhältnismäßig hoch, gleichzeitig geht Fläche auf dem Baustein für die jeweiligen
Implementierungen verloren.
Oben beschriebenes gilt ebenfalls für FPGAs und DPGAs, ins besondere, wenn
diese zur Implementierung von Algorithmen eingesetzt werden und als numerische
(Co)Prozessoren arbeiten.
Der Verdrahtungsaufwand, ins besondere die Anzahl der Bausteinanschlüsse wird
erheblich reduziert. Ein einheitliches Bussystem arbeitet ohne besondere Rücksicht
nahme durch den Programmierer. Die Steuerung des Bussystems ist fest implemen
tiert. Ohne besondere Maßnahmen kann an das Bussystem Speicher, sowie Peri
pherie angeschlossen werden. Ebenfalls können Bausteine mit Hilfe das Bussystems
kaskadiert werden.
Die Erfindung beschreibt ein allgemeines Bussystem, das eine Vielzahl bausteinin
terner Leitungen zusammenfaßt und als Bündel an die Anschlüsse herausführt. Die
Steuerung des Bussystems ist dabei vordefiniert und bedarf keines Einflusses durch
den Programmierer. An das Bussystem lassen sich beliebig Speicher, Peripherie
oder weitere Bausteine (zur Kaskadierung anschließen). Die Einzelheiten und be
sondere Ausgestaltungen, sowie Merkmale des erfindungsgemäßen Bussystems sind
Gegenstand der Patentansprüche.
Die nachfolgende Beschreibung umfaßt mehrere Strukturen, die wie bei DFPs,
FPGAs, DPGAs, o. ä. üblich von einer Ladelogik aus gesteuert und konfiguriert
werden. Dabei können Teile der Ladelogik auf dem Baustein integriert sein. Alter
nativ besteht die Möglichkeit (Fig. 6/7) die Strukturen durch den Baustein selbst
direkt dynamisch umzukonfigurieren oder zu steuern. Dabei können die Strukturen
fest auf dem Baustein implementiert sein, oder erst durch Konfiguration und mögli
cherweise Zusammenschluß mehrere Logikzellen, das sind konfigurierbare Zellen, die
einfache logische oder arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen
(vgl. DFP, FPGA, DPGA), entstehen.
Um sinnvolle Busstrukturen zu erhalten, wird eine Mehrzahl interner Leitungen
wird zu Bussen (I-BUSn; n gibt die Nummer des Busses an) zusammengefaßt. Da
bei kann es sich bei den Leitungen um interne Bussysteme oder um Leitungen der
Kantenzellen handeln. Die einzelnen Busse werden für Schreibzugriffe auf den ex
ternen Bus (E-BUS) über taktsynchrone Latche oder Register (I-GATE-REG) auf
Tore geführt, die als Schalter zum E-BUS arbeiten. Eine derartige Einheit wird Aus
gabezelle (OUTPUT-CELL) genannt. Der Zugriff auf den E-BUS geschieht derart,
daß die einzelnen Latche über die Tore auf den gemeinsamen E-BUS geschaltet
werden. Dabei ist immer nur ein Tor geöffnet. Jeder I-BUSn besitzt eine eindeutige
Kennummer (n: z. B. I-BUS1, I-BUS976, . . .).
Für Lesezugriffe wird der hereinführende E-BUS in taktsynchrone Latche oder Re
gister (E-GATE-REG) zwischengespeichert und dann über die Tore an die I-BUSn
verteilt. Eine derartige Einheit wird Eingabezelle (INPUT-CELL) genannt. Der Ab
griff vom E-BUS geschieht dabei derart, daß ein E-BUS-Transfer in ein oder mehrere
E-GATE-REG geschrieben wird. Die E-GATE-REG können dann entweder einzeln
oder gemeinsam auf ihre internen Bussysteme freigeschaltet werden.
Dabei können die Schreib-/Lesezugriffe in beliebiger Reihenfolge ablaufen. Es ist un
ter Umständen sinnvoll die internen Busse I-BUSn in zwei Gruppen zu unterteilen,
die schreibenden Ausgabebusse IO-BUSn und die lesenden Eingabebusse II-BUSn.
Für die meisten Zugriffe auf externe Bausteine ist es notwendig Adressen zur Aus
wahl eines Bausteines oder Teilen eines Bausteines zu generieren. Dabei können die
Adressen fest sein, das heißt sie ändern sich nicht (dies ist vor allem bei Peripherie
adressen der Fall) oder die Adressen verändern sich bei jedem Zugriff um (meist)
feste Werte (dies ist vor allem bei Speicheradressen der Fall). Zur Generierung
der Adressen existieren programmierbare Zähler für die Lesezugriffe und program
mierbare Zähler für die Schreibzugriffe. Die Zähler werden durch die Ladelogik, das
ist die Einheit, die die, auf einer Zellstruktur basierenden konfigurierbaren Bau
steine (DFPs, FPGAs, DPGAs o. ä.) konfiguriert, auf einen Grundwert eingestellt.
Bei jedem Zugriff auf das Tor zählt der Zähler je nach Einstellung um einen von
der Ladelogik festgelegten Wert nach oben oder unten. Ebenfalls kann jeder Zähler
als Register verwendet werden, das bedeutet, bei einem Zugriff wird nicht gezählt,
der im Zähler eingestellte Wert ist statisch. Jedem Bustransfer wird als Adresse
der Wert des zum Tor gehörenden Zählers zugeordnet. Die Einstellung des Zählers
geschieht über ein Einstellungsregister (MODE-PLUREG), das von der Ladelogik
beschrieben wird.
Jedem Tor ist eine Anzahl Bits im später beschriebenen MODE-PLUREG zugeord
net, die angibt, ob der Tor aktiv ist oder von der Steuerung übergangen wird, also
ausmaskiert ist (MASKE). Das bedeutet, der Tor wird beim Durchlaufen aller Tor
zum Aufschalten auf das jeweilige Bussystem übergangen.
Folgende Masken-Einträge sind denkbar:
- - INPUT-/OUTPUT-CELL immer übergehen
- - INPUT-/OUTPUT-CELL nur beim Schreiben übergehen
- - INPUT-/OUTPUT-CELL nur beim Lesen übergehen, wenn der EBUS-MAS- TER nicht auf die INPUT-/OUTPUT-CELL zugegriffen hat
- - INPUT-/OUTPUT-CELL niemals übergehen
Jedem Tor ist ein Zustandsregister, das als RS-Flipflop ausgestaltet sein kann, zu
geordnet. Dieses Register zeigt an, ob Daten in das zum Tor gehörenden Register
geschrieben wurden.
Das MODE-PLUREG kann von der Ladelogik beschrieben und gelesen werden. Es
dient zur Einstellung des Bussystems.
Ein möglicher Aufbau des MODE-PLUREG aus Sicht der Ladelogik
Ein möglicher Aufbau des MODE-PLUREG aus Sicht der Ladelogik
Es wird unterschieden, ob Daten vom E-BUS in den Baustein gelangen (die dafür
notwendige Einheit wird INPUT-CELL genannt) oder ob Daten aus dem Baustein
auf den E-BUS gelangen (die dafür notwendige Einheit wird OUTPUT-CELL ge
nannt).
Eine INPUT-CELL kann wie folgt ausgestaltet sein: Ein Latch (I-GATE-REG),
das entweder vom externen E-BUS-MASTER oder der bausteineigenen Zustands
maschine gesteuert wird, dient zur Zwischenspeicherung der Daten, die vom E-BUS
erhalten werden. Dabei ist das Taktsignal des Latches an ein (z. B.) RS-Flipflop
(SET-REG) geführt, das den Zugriff auf das I-GATE-REG festhält. Hinter dem
I-GATE-REG befindet sich ein Tor (I-GATE), das von der Zustandsmaschine ge
steuert wird. Über das I-GATE gelangen die Daten aus dem I-GATE-REG auf den
I(I)-BUSn.
Des weiteren befindet sich ein programmierbarer auf/abwärts-Zähler in der INPUT-
CELL. Er kann nach jedem aktiven Lesezugriff auf den E-BUS durch die Zustands
maschine gesteuert, um einen einstellbaren Wert hoch- oder herunterzählen. Eben
falls kann er als einfaches Register dienen. Dieser Zähler generiert die Adressen
für Buszugriffe, in denen der Baustein E-BUS-MASTER ist. Die Adressen werden
durch ein Tor (ADR-GATE) auf den E-BUS geführt. Das ADR-REG wird von der
Zustandsmaschine gesteuert.
Über ein weiteres Tor (STATE-GATE) kann der E-BUS-MASTER den Zustand
des SET-REG abfragen. Jede INPUT-CELL besitzt ein MODE-PLUREG, in dem
die Ladelogik den Zähler konfiguriert und die INPUT-CELL aus- oder einschaltet
(maskiert).
Eine OUTPUT-CELL kann wie folgt ausgestaltet sein: Ein Latch (E-GATE-REG),
das von der bausteineigenen Zustandsmaschine gesteuert wird, dient zur Zwischen
speicherung der Daten, die vom I-BUS erhalten werden.
Des weiteren befindet sich ein programmierbarer auf/abwärts-Zähler in der OUT
PUT-CELL. Dabei ist das Taktsignal des Latches an ein (z. B.) RS-Flipflop (SET-
REG) geführt, das den Zugriff auf das E-GATE-REG festhält. Er kann nach jedem
aktiven Lesezugriff auf den E-BUS durch die Zustandsmaschine gesteuert, um einen
einstellbaren Wert hoch- oder herunterzählen. Ebenfalls kann er als einfaches Re
gister dienen. Dieser Zähler generiert die Adressen für Buszugriffe, in denen der
Baustein E-BUS-MASTER ist.
Die Daten des E-GATE-REG, die Adressen und der Zustand des SET-REG werden
über ein Tor (E-GATE), das entweder vom externen E-BUS-MASTER oder der
bausteineigenen Zustandsmaschine gesteuert wird, auf den geführt. Jede OUTPUT-
CELL besitzt ein MODE-PLUREG, in dem die Ladelogik den Zähler konfiguriert
und die OUTPUT-CELL aus- oder einschaltet (maskiert).
Den einzelnen Toren, Adreßgeneratoren und Masken ist eine Steuerung überge
ordnet. Diese besteht aus einer einfachen Zustandsmaschine nach dem Stand der
Technik. Dabei werden zwei Betriebsarten unterscheiden:
- 1. Eine Aktive, in der die Zustandsmaschine den internen Bus (I-BUS) und den externen Bus (E-BUS) steuert. Diese Betriebsart wird E-BUS-MASTER genannt, da die Zustandsmaschine die Kontrolle über den E-BUS besitzt.
- 2. Eine Passive, in der die Zustandsmaschine nur den internen Bus (I-BUS) steuert. Der E-BUS wird von einem anderen externen Baustein kontrolliert. Die Zustandsmaschine reagiert in dieser Betriebsart auf die Anforderungen des externen E-BUS-MASTERS. Diese Betriebsart wird E-BUS-SLAVE ge nannt.
Die Steuerung verwaltet das E-BUS Protokoll. Dabei ist der Ablauf unterschiedlich,
je nachdem, ob die Steuerung als E-BUS-MASTER oder E-BUS-SLAVE arbeitet.
Ein Busprotokoll wird in dieser Schrift nicht beschrieben, da eine Vielzahl von
Protokollen nach dem Stand der Technik implementiert werden können.
Zur Verwaltung des Datenverkehrs auf dem E-BUS existiert das E-BUS-Steuer
register (EB-REG). Es ist in Reihe mit den Toren geschaltet und kann vom
E-BUS aus adressiert und angesprochen werden. Über folgende Einträge könnte der
Datenaustausch geregelt werden:
I-WRITE: zeigt an, daß der I-BUS komplett in die INPUT-/OUTPUT-CELLs geschrieben ist
I-READ: zeigt an, daß der I-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat
E-WRITE: zeigt an, daß der E-BUS komplett in die INPUT-/OUTPUT-CELLs geschrieben ist
E-READ: zeigt an, daß der E-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat.
I-WRITE: zeigt an, daß der I-BUS komplett in die INPUT-/OUTPUT-CELLs geschrieben ist
I-READ: zeigt an, daß der I-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat
E-WRITE: zeigt an, daß der E-BUS komplett in die INPUT-/OUTPUT-CELLs geschrieben ist
E-READ: zeigt an, daß der E-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat.
Das EB-REG ist immer nur auf der Seite des E-BUS-SLAVE aktiv und der E-BUS-
MASTER greift lesend und schreibend darauf zu.
- - Alle I-. . .-Einträge werden vom E-BUS-SLAVE geschrieben und vom E-BUS- MASTER gelesen.
- - Alle E-. . .-Einträge werden vom E-BUS-MASTER geschrieben und vom E-BUS-SLAVE gelesen.
Ein E-BUS-SLAVE kann die Kontrolle über den E-BUS fordern, in dem er das Bit
REQ-MASTER in seinem EB-REG setzt. Erkennt der E-BUS-MASTER das Bit
REQ-MASTER, so muß er seine Buskontrolle so bald wie möglich abgeben. Dies
geschieht, in dem er das Bit MASTER im EB-REG eines E-BUS-SLAVE setzt. Er
schaltet daraufhin sofort die E-BUS passiv. Der alte E-BUS-SLAVE wird zum neuen
E-BUS-MASTER und der alte E-BUS-MASTER wird zum neuen E-BUS-SLAVE.
Der neue E-BUS-MASTER übernimmt die Steuerung des E-BUS. Zur Erkennung
des erstens E-BUS-MASTERs nach einer Rücksetzung (RESET) des Systems, exi
stiert ein Anschluß an jedem Baustein, der durch die voreingestellte Polarität angibt,
ob der Baustein nach einem RESET E-BUS-MASTER oder E-BUS-SLAVE ist. Der
Eintrag MASTER im EB-REG kann auch von der Ladelogik gesetzt und zurückge
setzt werden. Dabei hat die Ladelogik darauf zu achten, daß keinerlei Buskollisionen
am EB-BUS entstehen oder laufende Transfers abgebrochen werden.
Folgendermaßen kann der E-BUS-MASTER Daten in den E-BUS-SLAVE schrei
ben:
- ↦ Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS- MASTERs eine OUTPUT-CELL auswählt, die nicht ausmaskiert ist.
- ↦ Im I-GATE-REG sind, je nach Ausführung der Zustandsmaschine, bereits Daten gespeichert oder die Daten werden jetzt gespeichert.
- ↦ Das Tor wird aktiviert.
- Die gültige Leseadresse wird auf den Bus übertragen.
- Die Daten gelangen auf den E-BUS und werden in das E-GATE-REG des E-BUS-SLAVE gespeichert.
- ↦ Dadurch wird das SET-REG im E-BUS-SLAVE aktiviert.
- ↦ Das Tor im E-BUS-MASTER wird deaktiviert.
- ↦ Der Adreßzähler generiert die Adresse für den nächsten Zugriff.
- ↦ Der Transfer ist für den E-BUS-MASTER beendet.
Auf der Seite des E-BUS-SLAVE existieren zwei Ausgestaltungsmöglichkeiten die
Daten vom Bus in den Baustein zu transferieren:
- 1. Das Daten-Tor ist immer offen und die Daten gelangen direkt vom E-GATE- REG auf den I-BUSn.
- 2. Die Zustandsmaschine erkennt, daß SET-REG aktiviert ist und aktiviert das Tor, dadurch kann SET-REG zurückgesetzt werden.
Der E-BUS-MASTER kann dem E-BUS-SLAVE mitteilen, wann ein kompletter
Buszyklus beendet ist. (Ein Buszyklus ist als das Übertragen mehrerer Datenworte
an unterschiedliche E-GATE-REG definiert, wobei jedes E-GATE-REG genau ein
Mal angesprochen werden darf.)
- ↦ Dazu setzt der E-BUS-MASTER am Ende eines Buszyklus das Bit E-WRITE im EB-REG des E-BUS-SLAVE.
- ↦ Der E-BUS-SLAVE kann darauf reagieren, in dem er die INPUT-CELLs ab fragt.
- ↦ Hat er alle INPUT-CELLs abgearbeitet, setzt er das Bit I-READ in seinem EB-REG.
- ↦ Dabei setzt er E-WRITE und sämtliche SET-REG der INPUT-CELLs zurück.
- ↦ Der E-BUS-MASTER kann I-READ abfragen und nach dessen Aktivierung einen neuen Buszyklus beginnen.
- ↦ I-READ wird durch Schreiben von E-WRITE oder den ersten Bustransfer zurückgesetzt.
Der E-BUS-SLAVE kann anhand des Zustandes des EB-REG oder der einzelnen
SET-REG der INPUT-CELLs auswerten, ob die INPUT-CELLs neu gelesen werden
können/müssen.
Aus der Sicht des E-BUS-MASTERs existieren zwei grundlegende Methoden Daten
vom E-BUS-SLAVE zu lesen:
- 1. Verfahren, in dem die E-BUS-Daten direkt auf den I-BUS gelangen:
- ↦ Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS-MASTERs eine INPUT-CELL auswählt, die nicht ausmaskiert ist.
- ↦ Das I-GATE und das ADR-GATE werden aktiviert.
- Die gültige Leseadresse wird auf den Bus übertragen.
- ↦ Das I-GATE-REG ist transparent, d. h. es läßt die Daten auf den I-BUSn durch.
- ↦ Das Tor im E-BUS-MASTER wird deaktiviert.
- ↦ Der Adreßzähler generiert die Adresse für den nächsten Zugriff.
- ↦ Der Transfer ist für den E-BUS-MASTER beendet.
- 2. Verfahren, in dem die E-BUS-Daten im I-GATE-REG zwischengespeichert
werden:
- ↦ Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS-MASTERs eine INPUT-CELL auswählt, die nicht ausmaskiert ist.
- ↦ Das I-GATE und das ADR-GATE werden aktiviert.
- Die gültige Leseadresse wird auf den Bus übertragen.
- ↦ Das I-GATE-REG speichert die Daten.
- ↦ Das Tor im E-BUS-MASTER wird deaktiviert.
- ↦ Der Adreßzähler generiert die Adresse für den nächsten Zugriff.
- ↦ Der E-BUS-Transfer ist für den E-BUS-MASTER beendet.
- ↦ Alle am E-BUS-Transfer beteiligten INPUT-CELLs, dies kann anhand der Masken in den MODE-PLUREG oder dem Zustand der SET-REG festgestellt werden, werden durchlaufen und die Daten auf den jeweili gen I-BUS übertragen.
Für den E-BUS-SLAVE sieht der Zugriff wie folgt aus:
- ↦ Durch den E-BUS wird das Tor aktiviert.
- ↦ Die Daten und der Zustand des möglicherweise vorhandenen SET-REG ge langen auf den E-BUS.
- ↦ Das Tor wird deaktiviert.
Der E-BUS-MASTER kann dem E-BUS-SLAVE mitteilen, wann ein kompletter
Buszyklus beendet ist.
- ↦ Dazu setzt der E-BUS-MASTER am Ende eines Buszyklus das Bit E-READ im EB-REG des E-BUS-SLAVE.
- ↦ Der E-BUS-SLAVE kann darauf reagieren, in dem er die OUTPUT-CELLs neu beschreibt.
- ↦ Hat er alle OUTPUT-CELLs abgearbeitet, setzt er das Bit I-WRITE in seinem EB-REG.
- ↦ Dabei setzt er E-READ und sämtliche SET-REG der OUTPUT-CELLs zurück.
- ↦ Der E-BUS-MASTER kann I-WRITE abfragen und nach dessen Aktivierung einen neuen Buszyklus beginnen.
- ↦ I-WRITE wird durch Schreiben von E-READ oder den ersten Bustransfer zurückgesetzt.
Der E-BUS-SLAVE kann anhand des Zustandes des EB-REG oder der einzelnen
SET-REG der OUTPUT-CELLs auswerten, ob die OUTPUT-CELLs neu beschrie
ben werden können/müssen.
Außer der Kaskadierung von gleichen Bausteinen (DFPs, FPGAs, DPGAs) kann an
das beschriebene Bussystem Speicher und Peripherie als untergeordnete SLAVE-
Baustein (SLAVE) angeschlossen werden. Dabei kann Speicher und Peripherie,
sowie weitere Bausteine (DFPs, FPGAs) gemischt werden. Jeder angeschlossene
SLAVE wertet die Adressen auf dem Bus aus und erkennt selbständig ob er ange
sprochen ist. In diesen Betriebsarten ist der Baustein, der den Speicher oder die
Peripherie, also die SLAVE-Bausteine anspricht, der Bus-MASTER (MASTER),
d. h. der Baustein steuert den Bus und den Datentransfer. Die Ausnahme bilden
intelligente Peripheriebausteine, wie z. B. SCSI-Kontroller, die selbständig Transfers
initieren und durchführen können und daher E-BUS-MASTER sind.
Durch das beschriebene Verfahren, lassen sich Bussysteme einfach und leistungsfähig
an DFPs und FPGAs anschließen. Dabei können über die Bussysteme sowohl Spei
cher und Peripherie, als auch weitere Bausteine o.g. Gattung verbunden werden.
Das Bussystem muß nicht ausschließlich in den DFPs, FPGAs und DPGAs im
plemetiert sein. Selbstverständlich ist ein Mischbetrieb dieses Bussystemes mit den
herkömmlichen Anschlußstrukturen der Bausteine möglich. Damit können die Vor
teile der jeweiligen Technik optimal genutzt werden.
Es sind weitere Ablaufverfahren für das beschriebene Bussystem denkbar. Diese
werden jedoch nicht beschrieben, da es sich um freie Ausgestaltungsmöglichkeiten
handelt, die vom hier aufzuzeigenden Grundprinzip unabhängig sind.
Fig. 1 Zeichnung eines Basisbausteines als FPGA Typ A,
Fig. 2 Zeichnung eines Basisbausteines als FPGA Typ B,
Fig. 3 Zeichnung eines Basisbausteines als DFP,
Fig. 4 Leitungsbündelung in FPGAs,
Fig. 5 Leitungsbündelung in DFPs,
Fig. 6 Eine OUTPUT-CELL,
Fig. 7 Eine INPUT-CELL,
Fig. 8 Die Adreßgenerierung,
Fig. 9 Komplettes Bussystem mit Steuerung,
Fig. 10 Anschluß von Speicher und Peripherie,
Fig. 11 Das EB-REG,
Fig. 12 Ausführungsbeispiel.
Fig. 1 zeigt einen FPGA nach dem Stand der Technik. 0101 stellt die internen
Bussysteme dar, 0102 beinhaltet eine oder mehrere FPGA-Zelle(n). 0103 sind Teil
busse, die eine Teilmenge von 0101 darstellen und über Schalter (Crossbars) mit
0101 verbunden sind. 0103 kann auch interne Daten von 0102 verwalten, die nicht
auf 0101 geschaltet werden. Die FPGA-Zellen sind in einem 2-dimensionalen Array
angeordnet. 0104 stellt eine Kantenzelle dar, die am Rand des Arrays sitzt und sich
somit in nächster Nähe zu den Anschlüssen am Rand des Bausteins befindet.
Fig. 2 zeigt einen weiteren FPGA nach dem Stand der Technik. Diese Ausfüh
rungsmöglichkeit arbeitet nicht mit Bussystemen wie 0101 sondern hauptsächlich
mit NextNeighbour-Verbindungen (0201), das sind direkte Verbindungen von einer
FPGA-Zelle (0203) zu ihrer Nachbarzelle. Es können dennoch globale Bussysteme
(0202) existieren, diese sind jedoch nicht sehr breit. Die FPGA-Zellen oder eine
Gruppe von FPGA-Zellen besitzen eine Verbindung zu 0202. Die FPGA-Zellen sind
in einem 2-dimensionalen Array angeordnet. 0204 stellt eine Kantenzelle dar, die
am Rand des Arrays sitzt und sich somit in nächster Nähe zu den Anschlüssen am
Rand des Bausteins befindet.
Fig. 3 zeigt einen DFP nach PACT02. Dabei sind die PAE-Zellen (0303) über
ein Businterface (0304) auf die Bussysteme (0301) geschaltet. Die Bussysteme 0301
können über einen Busschalter (0302) miteinander verschaltet werden. Die PAE-
Zellen sind in einem 2-dimensionalen Array angeordnet. 0305 stellt eine Kanten
zelle dar, die am Rand des Arrays sitzt und sich somit in nächster Nähe zu den
Anschlüssen am Rand des Bausteins befindet.
Fig. 4a zeigt eine FPGA-Kante nach Fig. 1. Außerhalb der Kantenzellen
(0401) ist eine Mehrzahl von INPUT-/OUTPUT-CELLs (0402) angeordnet, die
zu mehreren oder einzeln die internen Bussysteme (0403) mit dem E-BUS (0404)
verbinden. Dabei ist die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen
Breite im Verhältnis zur Breite der internen Bussysteme abhängig. 0405 stellt ein
EB-REG dar. 0406 stellt eine Zustandsmaschine dar. Von der Zustandsmaschine
geht zum EB-REG und jeder einzelnen INPUT-/OUTPUT-CELL ein Bussystem
(0407), über das die Zustandsmaschine die INPUT-/OUTPUT-CELLs steuert. Da
bei können mehrere 0405 und 0406 existieren, indem je eine Menge an 0402 zu
Gruppen zusammengefaßt werden und von je einer 0405 und 0406 verwaltet wer
den.
Fig. 4b zeigt eine FPGA-Kante nach Fig. 2. Außerhalb der Kantenzellen
(0411) ist eine Mehrzahl von INPUT-/OUTPUT-CELLs (0412) angeordnet, die
zu mehreren oder einzeln die internen Bussysteme (0413) und die direkten Ver
bindungen der Kantenzellen (0417) mit dem E-BUS (0414) verbinden. Dabei ist
die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen Breite im Verhältnis
zur Breite der internen Bussysteme (0413) und der Menge der direkten Verbin
dungen (0418) abhängig. 0415 stellt ein EB-REG dar. 0416 stellt eine Zustands
maschine dar. Von der Zustandsmaschine geht zum EB-REG und jeder einzelnen
INPUT-/OUTPUT-CELL ein Bussystem (0417), über das die Zustandsmaschine
die INPUT-/OUTPUT-CELLs steuert. Dabei können mehrere 0415 und 0416 exi
stieren, indem je eine Menge an 0412 zu Gruppen zusammengefaßt werden und von
je einer 0415 und 0416 verwaltet werden.
Fig. 5 zeigt eine DFP-Kante nach Fig. 3. Außerhalb der Kantenzellen (0501)
ist eine Mehrzahl von INPUT-/OUTPUT-CELLs (0502) angeordnet, die zu meh
reren oder einzeln die internen Bussysteme (0503) mit dem E-BUS (0504) verbin
den. Dabei ist die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen Breite
im Verhältnis zur Breite der internen Bussysteme (0503) abhängig. 0505 stellt ein
EB-REG dar. 0506 stellt eine Zustandsmaschine dar. Von der Zustandsmaschine
geht zum EB-REG und jeder einzelnen INPUT-/OUTPUT-CELL ein Bussystem
(0507), über das die Zustandsmaschine die INPUT-/OUTPUT-CELLs steuert. Da
bei können mehrere 0505 und 0506 existieren, indem je eine Menge an 0412 zu
Gruppen zusammengefaßt werden und von je einer 0505 und 0506 verwaltet wer
den.
Fig. 6 zeigt eine OUTPUT-CELL 0601. Außerhalb 0601 befindet sich das EB-
REG (0602) und die Zustandsmaschine (0603), sowie ein Tor (0604), das die Zu
standsmaschine auf den E-BUS (0605) schaltet, sofern sie E-BUS-MASTER ist. Auf
das EB-REG kann über den E-BUS (0605), den I-BUS (0613) und den Ladelogik
bus (0609) zugegriffen werden. Weiterhin kann bei einem Rücksetzten des Bausteins
(Reset) über einen externen Anschluß (0614), der aus dem Baustein herausgeführt
ist, das MASTER-Bit gesetzt werden. Die Zustandsmaschine (0603) greift schrei
bend und lesend auf 0602 zu. In der OUTPUT-CELL befindet sich ein Multiplexer
(0606), der die Steuerung des E-GATE (0607) entweder dem E-BUS-MASTER oder
der Zustandsmaschine (0603) zuordnet. Das MODE-PLUREG (0608) wird über
den Ladelogikbus (0609) oder den I-BUS (0613) eingestellt und konfiguriert den
Adreßzähler (0610), sowie die Zustandsmaschine (z. B. ausmaskieren der OUTPUT-
CELL). Werden Daten des I-BUS (0613) in das I-GATE-REG (0611) gespeichert,
wird der Zugriff im SET-REG (0612) vermerkt. Der Zustand von 0612 ist über
0607 am E-BUS abfragbar. Ein lesender Zugriff (das E-GATE 0607 ist aktiviert)
setzt 0612 zurück. Die von 0610 generierten Adressen und die Daten von 0611 wer
den über das Tor 0607 auf den E-BUS übertragen. Es besteht die Möglichkeit die
OUTPUT-CELL statt über die Ladelogik über den Baustein (DFP, FPGA, DP
GA, o. ä.) selbst dynamisch umzukonfigurieren und zu steuern. Hierzu dient der der
I-BUS-Anschluß an das EB-REG (0602) und das MODE-PLUREG (0608).
Fig. 7 zeigt eine INPUT-CELL 0701. Außerhalb 0701 befindet sich das EB-
REG (0702) und die Zustandsmaschine (0703), sowie ein Tor (MASTER-GATE)
(0704), das die Zustandsmaschine auf den E-BUS (0705) schaltet, sofern sie EBUS-
MASTER ist. Auf das EB-REG, kann über den E-BUS (0705), den I-BUS (0713) und
den Ladelogikbus (0709) zugegriffen werden. Weiterhin kann bei einem Rücksetzten
des Bausteins (Reset) über einen externen Anschluß (0714), der aus dem Baustein
herausgeführt ist, das MASTER-Bit gesetzt werden. Die Zustandsmaschine (0703)
greift schreibend und lesend auf 0702 zu. In der INPUT-CELL befindet sich ein
Multiplexer (0706), der die Steuerung des E-GATE-REG (0707) entweder dem E-
BUS-MASTER oder der Zustandsmaschine (0703) zuordnet. Das MODE-PLUREG
(0708) wird über den Ladelogikbus (0709) oder den I-BUS (0713) eingestellt und
konfiguriert den Adreßzähler (0710), sowie die Zustandsmaschine (z. B. ausmaskie
ren der INPUT-CELL). Werden Daten des E-BUS (0705) in das E-GATE-REG
(0707) gespeichert, wird der Zugriff im SET-REG (0712) vermerkt. Der Zustand
von 0712 ist über ein Tor (0715), dessen Steuerung die selbe wie beim Latch (0707)
ist, am E-BUS abfragbar. Ein lesender Zugriff, das E-GATE 0711 ist aktiviert und
die Daten gelangen auf den I-BUS (0713) setzt 0712 über 0717 zurück. Alterna
tiv kann 0712 über die Zustandsmaschine (0703) zurückgesetzt werden (0718). Die
von 0710 generierten Adressen werden über das Tor (ADR-GATE) 0716 auf den
E-BUS übertragen, 0716 wird von der Zustandsmaschine (0703) aktiviert, wenn diese
E-BUS-MASTER ist. Es besteht die Möglichkeit die INPUT-CELL statt über die
Ladelogik über den Baustein (DFP, FPGA, DPGA, o. ä.) selbst dynamisch umzu
konfigurieren und zu steuern. Hierzu dient der der I-BUS-Anschluß an das EB-REG
(0702) und das MODE-PLUREG (0708).
Fig. 8 zeigt das MODE-PLUREG (0801) einer INPUT- oder OUTPUT-CELL,
das über den Ladelogikbus (0802) von der Ladelogik oder über einen I-BUS (0808)
beschrieben wird. Das jeweilige Bussystem wird über den Multiplexer (0809) aus
gewählt, dabei ist die Steuerung des Multiplexers nicht eingezeichnet, da eine gewöhn
liche Dekodierlogik verwendet werden kann. Die Zählereinstellungen, wie Schritt
breite, Zählrichtung und Freischaltung des Zählers werden direkt (0807) an den
Zähler (0803) geleitet. Die Grundadresse kann entweder über einen Load (0804) di
rekt in den Zähler geschrieben (0805) werden, oder in einem Zusatz (0811) zu 0801
zwischengespeichert werden. Die für die Zustandsmaschine relevanten Einträge in
0801 gelangen über ein Tor (0806), das von der Zustandsmaschine für die jeweilig
aktivierte INPUT- oder OUTPUT-CELL geöffnet wird, zur Zustandsmaschine.
Fig. 9a zeigt eine Businterfaceschaltung mit Zustandsmaschine (0901), MAS
TER-GATE (0902) und EB-REG (0903). Die INPUT-CELLs (0904) transferieren
Daten vom E-BUS (0905) auf den II-BUS (0906). Die OUTPUT-CELLs (0907)
transferieren Daten vom IO-BUS (0908) auf den E-BUS (0905). Über den Steuerbus
(0909) sind sämtliche Baugruppen miteinander verbunden.
Fig. 9b zeigt eine Businterfaceschaltung mit Zustandsmaschine (0901), MAS
TER-GATE (0902) und EB-REG (0903). Die INPUT-CELLs (0904) transferieren
Daten vom E-BUS (0905) auf den bidirektionalen I-BUS (0910). Die OUTPUT-
CELLs (0907) transferieren Daten vom bidirektionalen I-BUS (0910) auf den E-BUS
(0905). Über den Steuerbus (0909) sind sämtliche Baugruppen miteinander verbun
den. Es sind auch Interfaceschaltungen denkbar, die beide Möglichkeiten (Fig. 9a
und 9b) gemischt verwenden.
Fig. 10a zeigt zwei Bausteine (DFPs, FPGAs, DPGAs, o. ä.) (1001) über den
E-BUS (1002) miteinander vernetzt.
Fig. 10b zeigt die Vernetzung einer Mehrzahl von Bausteinen (DFPs, FPGAs,
DPGAs, o. ä.) (1001) über den E-BUS (1002).
Fig. 10c zeigt die Vernetzung einer Mehrzahl von Bausteinen (DFPs, FPGAs,
DPGAs, o. ä.) (1001) über den E-BUS (1002). Die Vernetzung kann zu einer Matrix
ausgebaut werden. Ein Baustein (1001) kann auch eine Mehrzahl von Bussystemen
(1002) verwalten.
Fig. 10d zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o. ä.)
(1001) mit einem Speicherbaustein oder einer Speicherbank (1003) über den E-BUS
(1002).
Fig. 10e zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o. ä.)
(1001) mit einem Peripheriebaustein oder einer Peripheriegruppe (1004) über den
E-BUS (1002).
Fig. 10f zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o. ä.)
(1001) mit einem Speicherbaustein oder einer Speicherbank (1003) und mit einem
Peripheriebaustein oder einer Peripheriegruppe (1004) über den E-BUS (1002).
Fig. 10g zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o. ä.)
(1001) mit einem Speicherbaustein oder einer Speicherbank (1003) und mit einem
Peripheriebaustein oder einer Peripheriegruppe (1004) und einem weiteren Baustein
(DFPs, FPGAs, DPGAs, o. ä.) (1001) über den E-BUS (1002).
Fig. 11 zeigt den Aufbau des EB-REG. Die Bussysteme E-BUS (1103); Lade
logikbus (1104), über welchen die Ladelogik Zugriff auf das EB-REG hat und der
lokale interne Bus zwischen den INPUT-/OUTPUT-CELLs, der Zustandsmaschine
und dem EB-REG (1105, vgl. 0407, 0417, 0517), sowie möglicherweise ein I-BUS
(1114) werden auf einen Multiplexer (1106) geführt. Der Multiplexer (1106) wählt
entweder einen der Busse oder die Rückkopplung auf das Register (1108) aus und
schaltet die Daten zum Eingang des Registers (1108) durch. Das MASTER-Bit wird
getrennt über den Multiplexer (1107) zum Register (1108) geführt. Der Multiplexer
wird über das RESET-Signal (1101) (Rücksetzen oder Initialisieren des Bausteines)
gesteuert. Liegt ein RESET an, so schaltet der Multiplexer (1107) das Signal eines
externen Chipanschlusses (1102) auf den Eingang des Registers (1108) durch, an
dernfalls wird der Ausgang des Multiplexers (1106) auf den Eingang des Registers
(1108) durchgeschaltet. Dadurch kann MASTER vorbelegt werden. Das Register
(1108) wird über den Systemtakt (1112) getaktet. Der Inhalt des Registers (1108)
wird über ein Tor (1109, 1110, 1111, 1113) auf das jeweils lesend zugreifenden Bussy
stem (1103, 1104, 1105, 1114) geschaltet. Die Steuerung der Tore (1109, 1110, 1111,
1113), sowie des Multiplexers (1106) ist nicht eingezeichnet, da eine gewöhnliche
Dekodierlogik verwendet werden kann.
Fig. 12 zeigt ein Beispiel bei dem das Standardbussystems RAMBUS (1203)
eingesetzt wird. Ein Baustein (DFPs, FPGAs, DPGAs, o. ä.) (1201) ist über das
Bussystem (1203) mit weiteren Baugruppen (Speicher, Peripherie, weitere DFPs,
FPGAs, DPGAs, o. ä.) (1202) verbunden. Der Baustein (1201) kann unabhängig
vom Bussystem (1203) weitere Anschlußleitungen (1204), z. B. wie nach dem Stand
der Technik üblich, zum Anschluß beliebiger Schaltkreise aufweisen.
ADR-GATE: Tor, das die Adressen auf den E-BUS aufschaltet, sofern der
Baustein E-BUS-MASTER ist.
DFP: Datenflußprozessor nach Patent/Offenlegung DE 44 16 881
DPGA: Dynamisch konfigurierbare FPGAs. Stand der Technik
D-FlipFlop: Speicherelement, welches ein Signal bei der steigenden Flanke eines Taktes speichert.
EB-REG: Register, das sie Statussignale zwischen I-BUS und E-BUS speichert.
E-BUS: Externes Bussystem außerhalb eines Bausteines.
E-BUS-MASTER: Baustein, der den E-BUS steuert. Aktiv.
E-BUS-SLAVE: Baustein, der vom E-BUS-MASTER angesprochen wird. Pas siv.
E-GATE: Tor, das von der bausteininternen Zustandsmaschine oder vom E-BUS-MASTER: gesteuert wird und Daten auf den E-BUS aufschaltet.
E-GATE-REG: Register in das die Daten eingetragen werden, die über das E-GATE auf den E-BUS übertragen werden.
E-READ: Flag im EB-REG, das anzeigt, daß die OUTPUT-CELLs kom plett auf den E-BUS übertragen wurden.
E-WRITE: Flag im EB-REG, das anzeigt, daß der E-BUS komplett in die INPUT-CELLs übertragen wurde.
Flag: (Fahne). Statusbit in einem Register, das einen Zustand an zeigt.
FPGA: Programmierbarer Logikbaustein. Stand der Technik.
Handshake Signalprotokoll, bei dem ein Signal A einen Zustand anzeigt und ein anderes Signal B bestätigt, daß es Signal A akzeptiert und darauf reagiert (hat).
INPUT-CELL: Baugruppe, die Daten vom E-BUS auf einen I-BUS überträgt.
I-BUSn: (auch I-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. n gibt die Num mer des Busses an.
II-BUSn: (auch II-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. Der Bus wird von einer INPUT-CELL getrieben und geht auf logische Eingänge.
n gibt die Nummer des Busses an.
IO-BUSn: (auch IO-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. Der Bus wird von logischen Ausgängen getrieben und geht an eine OUTPUT- CELL. n gibt die Nummer des Busses an.
I-GATE: Tor, das Daten auf den I-BUS aufschaltet.
I-GATE-REG: Register, das von der bausteininternen Zustandsmaschine oder vom E-BUS-MASTER gesteuert wird und in das die Daten eingetragen werden, die über das I-GATE auf den I-BUS übertragen werden.
I-READ: Flag im EB-REG, das anzeigt, daß die INPUT-CELLs kom plett auf den I-BUS übertragen wurden.
I-WRITE: Flag im EB-REG, das anzeigt, daß der I-BUS komplett in die OUTPUT-CELLs übertragen wurde.
Kantenzelle: Zelle am Rand eines Zellarrays, oftmals mit direktem Kontakt zu den Anschlüssen eines Bausteines.
Konfigurieren: Einstellen der Funktion und Vernetzung einer logischen Ein heit, einer (FPGA)-Zelle (Logikzelle) oder einer PAE (vgl. um konfigurieren).
Ladelogik: Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Auf gabe angepaßten Mikrokontroller.
Latch: Speicherelement, das ein Signal für gewöhnlich während des H-Pegels transparent weiterleitet und während des L-Pegels speichert. In PAEs werden teilweise Latches gebraucht, bei denen die Funktion der Pegel genau umgekehrt ist. Hierbei wird vor den Takt eines üblichen Latch ein Inverter geschaltet.
Logikzellen: Bei DFPs, FPGAs, DPGAs verwendete konfigurierbare Zellen, die einfache logische oder arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen.
MASTER: Flag im EB-REG, das anzeigt, daß der Baustein EBUS-MA STER ist.
MODE-PLUREG: Register in dem die Ladelogik die Konfiguration einer INPUT-/OUTPUT-CELL einstellt.
OUTPUT-CELL: Baugruppe, die Daten von einem I-BUS auf den E-BUS über trägt.
PAE Processing Array Element: EALU mit O-REG, R-REG, R2O- MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- und Power-UNIT.
PLU: Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Auf gabe angepaßten Mikrokontroller.
REQ-MASTER: Flag im EB-REG, das anzeigt, daß der Baustein E-BUS-MAS TER werden möchte.
RS-FlipFlop: Reset-/Set-FlipFlop. Speicherelement, das durch 2 Signale um geschaltet werden kann.
SET-REG: Register das anzeigt, daß Daten in ein I-GATE-REG oder E-GATE-REG geschrieben und noch nicht gelesen wurden.
STATE-GATE: Tor, das den Ausgang des SET-REG auf den E-BUS schaltet.
Tor: Schalter, der ein Signal weiterleitet oder sperrt. Einfacher Ver gleich: Relais
Umkonfigurieren: Neues Konfigurieren von einer beliebigen Menge von PAEs oder Logikzellen während eine beliebige Restmenge von PAEs oder Logikzellen ihre eigenen Funktionen fortsetzen (vgl. kon figurieren).
Zustandsmaschine: Logik, die diversen Zuständen annehmen kann. Die Über gänge zwischen den Zuständen sind von verschiedenen Ein gangsparametern abhängig. Diese Maschinen werden zur Steue rung komplexer Funktionen eingesetzt und entsprechen dem Stand der Technik
DFP: Datenflußprozessor nach Patent/Offenlegung DE 44 16 881
DPGA: Dynamisch konfigurierbare FPGAs. Stand der Technik
D-FlipFlop: Speicherelement, welches ein Signal bei der steigenden Flanke eines Taktes speichert.
EB-REG: Register, das sie Statussignale zwischen I-BUS und E-BUS speichert.
E-BUS: Externes Bussystem außerhalb eines Bausteines.
E-BUS-MASTER: Baustein, der den E-BUS steuert. Aktiv.
E-BUS-SLAVE: Baustein, der vom E-BUS-MASTER angesprochen wird. Pas siv.
E-GATE: Tor, das von der bausteininternen Zustandsmaschine oder vom E-BUS-MASTER: gesteuert wird und Daten auf den E-BUS aufschaltet.
E-GATE-REG: Register in das die Daten eingetragen werden, die über das E-GATE auf den E-BUS übertragen werden.
E-READ: Flag im EB-REG, das anzeigt, daß die OUTPUT-CELLs kom plett auf den E-BUS übertragen wurden.
E-WRITE: Flag im EB-REG, das anzeigt, daß der E-BUS komplett in die INPUT-CELLs übertragen wurde.
Flag: (Fahne). Statusbit in einem Register, das einen Zustand an zeigt.
FPGA: Programmierbarer Logikbaustein. Stand der Technik.
Handshake Signalprotokoll, bei dem ein Signal A einen Zustand anzeigt und ein anderes Signal B bestätigt, daß es Signal A akzeptiert und darauf reagiert (hat).
INPUT-CELL: Baugruppe, die Daten vom E-BUS auf einen I-BUS überträgt.
I-BUSn: (auch I-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. n gibt die Num mer des Busses an.
II-BUSn: (auch II-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. Der Bus wird von einer INPUT-CELL getrieben und geht auf logische Eingänge.
n gibt die Nummer des Busses an.
IO-BUSn: (auch IO-BUS) Bausteininternes Bussystem, das auch aus Bün deln von einzelnen Leitungen bestehen kann. Der Bus wird von logischen Ausgängen getrieben und geht an eine OUTPUT- CELL. n gibt die Nummer des Busses an.
I-GATE: Tor, das Daten auf den I-BUS aufschaltet.
I-GATE-REG: Register, das von der bausteininternen Zustandsmaschine oder vom E-BUS-MASTER gesteuert wird und in das die Daten eingetragen werden, die über das I-GATE auf den I-BUS übertragen werden.
I-READ: Flag im EB-REG, das anzeigt, daß die INPUT-CELLs kom plett auf den I-BUS übertragen wurden.
I-WRITE: Flag im EB-REG, das anzeigt, daß der I-BUS komplett in die OUTPUT-CELLs übertragen wurde.
Kantenzelle: Zelle am Rand eines Zellarrays, oftmals mit direktem Kontakt zu den Anschlüssen eines Bausteines.
Konfigurieren: Einstellen der Funktion und Vernetzung einer logischen Ein heit, einer (FPGA)-Zelle (Logikzelle) oder einer PAE (vgl. um konfigurieren).
Ladelogik: Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Auf gabe angepaßten Mikrokontroller.
Latch: Speicherelement, das ein Signal für gewöhnlich während des H-Pegels transparent weiterleitet und während des L-Pegels speichert. In PAEs werden teilweise Latches gebraucht, bei denen die Funktion der Pegel genau umgekehrt ist. Hierbei wird vor den Takt eines üblichen Latch ein Inverter geschaltet.
Logikzellen: Bei DFPs, FPGAs, DPGAs verwendete konfigurierbare Zellen, die einfache logische oder arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen.
MASTER: Flag im EB-REG, das anzeigt, daß der Baustein EBUS-MA STER ist.
MODE-PLUREG: Register in dem die Ladelogik die Konfiguration einer INPUT-/OUTPUT-CELL einstellt.
OUTPUT-CELL: Baugruppe, die Daten von einem I-BUS auf den E-BUS über trägt.
PAE Processing Array Element: EALU mit O-REG, R-REG, R2O- MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- und Power-UNIT.
PLU: Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Auf gabe angepaßten Mikrokontroller.
REQ-MASTER: Flag im EB-REG, das anzeigt, daß der Baustein E-BUS-MAS TER werden möchte.
RS-FlipFlop: Reset-/Set-FlipFlop. Speicherelement, das durch 2 Signale um geschaltet werden kann.
SET-REG: Register das anzeigt, daß Daten in ein I-GATE-REG oder E-GATE-REG geschrieben und noch nicht gelesen wurden.
STATE-GATE: Tor, das den Ausgang des SET-REG auf den E-BUS schaltet.
Tor: Schalter, der ein Signal weiterleitet oder sperrt. Einfacher Ver gleich: Relais
Umkonfigurieren: Neues Konfigurieren von einer beliebigen Menge von PAEs oder Logikzellen während eine beliebige Restmenge von PAEs oder Logikzellen ihre eigenen Funktionen fortsetzen (vgl. kon figurieren).
Zustandsmaschine: Logik, die diversen Zuständen annehmen kann. Die Über gänge zwischen den Zuständen sind von verschiedenen Ein gangsparametern abhängig. Diese Maschinen werden zur Steue rung komplexer Funktionen eingesetzt und entsprechen dem Stand der Technik
Baugruppe -UNIT
Betriebsart -MODE
Multiplexer -MUX
Negiertes Signal not-
Register für PLU sichtbar -PLUREG
Register intern -REG
Schieberegisters -sft
Betriebsart -MODE
Multiplexer -MUX
Negiertes Signal not-
Register für PLU sichtbar -PLUREG
Register intern -REG
Schieberegisters -sft
UND-Funktion &
ODER-Funktion #
NICHT-Funktion !
TOR-Funktion G
Claims (18)
1. Bussystem, hergestellt durch Bündelung mehrere einzelner Leitungen oder
Busse oder Teilbusse (vgl. Fig. 4/5) innerhalb eines Bausteines der Gattung
DFP, FPGA, DPGA, sowie allen Bausteinen mit zwei- oder mehrdimen
sionaler programmierbare Zellstruktur (vgl. Fig. 1/2/3), über welches die
Bausteine zu mehreren zusammengefaßt werden können und/oder Speicher
und/oder Peripherie anschließbar ist (vgl. Fig. 10).
2. Bussystem nach Anspruch 1, dadurch gekennzeichnet, daß
eine oder mehrere Schnittstellen (Fig. 6/7) die Zusammenfassung der Lei
tungen übernehmen und das Bussystem erzeugen.
3. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
eine oder mehrere Zustandsmaschine(n) (0703/0603) die Schnittstellen (vgl.
Fig. 6/7) steuert/steuern.
4. Bussystem nach Anspruch 1, 2 und 3, dadurch gekennzeichnet, daß
die Zustandsmaschine auch den externen Bus steuert.
5. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet,
daß ein Adreßgenerator existiert (0610/0710), der die Adressen für die über
den Bus zu kontaktierenden Bausteine generiert.
6. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme,
das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl.
Fig. 4/5), zum Schreiben und Lesen verwendet (vgl. Fig. 9a, I-BUS).
7. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme,
das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl.
Fig. 4/5), entweder zum Schreiben oder Lesen verwendet (vgl. Fig. 9b, II-
BUS, IO-BUS).
8. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme,
das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl.
Fig. 4/5), nach Anspruch 6 und 7 gemischt betreiben.
9. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
ein Register zur Verwaltung und Steuerung des Bussystems existiert (EB-
REG, 0702, 0602).
10. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Bussteuerung durch einen Baustein (E-BUS-MASTER) erfolgt, der auf
eine Vielzahl von untergeordneten Bausteinen (E-BUS-SLAVE) zugreift.
11. Bussystem nach Anspruch 1, 2 und 10, dadurch gekennzeichnet, daß
die Bussteuerung dynamisch von einem Baustein (E-BUS-MASTER) an einen
anderen übergeben wird (MASTER-Eintrag im EB-REG).
12. Bussystem nach Anspruch 1, 2, 10 und 11, dadurch gekennzeichnet, daß
ein untergeordneter Baustein (E-BUS-SLAVE) den Erhalt der Buskontrolle
fordern kann (REQ-MASTER-Eintrag im EB-REG).
13. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
ein Register existiert, das anzeigt, ob Daten in den Schnittstellen gespeichert
sind (SET-REG, 0612, 0712).
14. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Schnittstellen entweder direkt auf dem Baustein implementiert sind, oder
durch die Konfiguration von Logikzellen, das sind Zellen in DFP-, FPGA-,
DPGA, oder ähnlichen Bausteinen, die einfache logische oder arithmetische
Aufgaben gemäß ihrer Konfiguration erfüllen, entstehen.
15. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
die Schnittstellen von einer Ladelogik und/oder dem Baustein selbst (vgl.
Fig. 8/11) konfiguriert werden können.
16. Bussystem nach Anspruch 1, 2 und 15, dadurch gekennzeichnet, daß
die Ladelogik partiell auf dem Baustein integriert ist.
17. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
Standardbussysteme eingesetzt werden können (vgl. Fig. 12).
18. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß
der Baustein weitere gewöhnliche Anschlüsse nach bei DFPs, FPGAs, DP
GAs, o. ä. üblicher Art besitzt (vgl. Fig. 12 1201, 1204).
Priority Applications (19)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19654595A DE19654595A1 (de) | 1996-12-20 | 1996-12-20 | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
US08/947,254 US6119181A (en) | 1996-12-20 | 1997-10-08 | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
AT97953672T ATE243868T1 (de) | 1996-12-20 | 1997-12-21 | Io- und speicherbussystem für dfps sowie bausteine mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen |
AU57488/98A AU5748898A (en) | 1996-12-20 | 1997-12-21 | Io- and memory bus system for dfps as units with two- or multi-dimensionally programmable cell structures |
JP52707698A JP2001506785A (ja) | 1996-12-20 | 1997-12-21 | Dfp用のioおよびメモリバスシステムならびにプログラミング可能な2次元または多次元のセル構造を有するユニット |
DE19781483T DE19781483D2 (de) | 1996-12-20 | 1997-12-21 | IO- und Speicherbussystem für DFPs sowie Bausteine mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen |
CA002277134A CA2277134A1 (en) | 1996-12-20 | 1997-12-21 | `o- and memory bus system for dfps as units with two- or multi-dimensionally programmable cell architectures |
EP03008165A EP1361517A3 (de) | 1996-12-20 | 1997-12-21 | Datenverarbeitungsverfahren und Vorrichtung hierfür |
DE59710354T DE59710354D1 (de) | 1996-12-20 | 1997-12-21 | IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN |
EP97953672A EP0951682B1 (de) | 1996-12-20 | 1997-12-21 | IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN |
PCT/DE1997/003013 WO1998028697A1 (de) | 1996-12-20 | 1997-12-21 | IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN |
US09/335,974 US6338106B1 (en) | 1996-12-20 | 1999-06-18 | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
US09/915,213 US6513077B2 (en) | 1996-12-20 | 2001-07-25 | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US10/304,252 US6721830B2 (en) | 1996-12-20 | 2002-11-26 | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US10/792,168 US7243175B2 (en) | 1996-12-20 | 2004-03-02 | I/O and memory bus system for DFPs and units with two-or multi-dimensional programmable cell architectures |
US11/820,943 US7337249B2 (en) | 1996-12-20 | 2007-06-20 | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US12/008,543 US7650448B2 (en) | 1996-12-20 | 2008-01-10 | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US12/630,139 US7899962B2 (en) | 1996-12-20 | 2009-12-03 | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US12/840,742 US8195856B2 (en) | 1996-12-20 | 2010-07-21 | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19654595A DE19654595A1 (de) | 1996-12-20 | 1996-12-20 | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19654595A1 true DE19654595A1 (de) | 1998-07-02 |
Family
ID=7816346
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19654595A Withdrawn DE19654595A1 (de) | 1996-12-20 | 1996-12-20 | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
DE19781483T Expired - Lifetime DE19781483D2 (de) | 1996-12-20 | 1997-12-21 | IO- und Speicherbussystem für DFPs sowie Bausteine mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen |
DE59710354T Expired - Lifetime DE59710354D1 (de) | 1996-12-20 | 1997-12-21 | IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19781483T Expired - Lifetime DE19781483D2 (de) | 1996-12-20 | 1997-12-21 | IO- und Speicherbussystem für DFPs sowie Bausteine mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen |
DE59710354T Expired - Lifetime DE59710354D1 (de) | 1996-12-20 | 1997-12-21 | IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN |
Country Status (8)
Country | Link |
---|---|
US (4) | US6119181A (de) |
EP (2) | EP1361517A3 (de) |
JP (1) | JP2001506785A (de) |
AT (1) | ATE243868T1 (de) |
AU (1) | AU5748898A (de) |
CA (1) | CA2277134A1 (de) |
DE (3) | DE19654595A1 (de) |
WO (1) | WO1998028697A1 (de) |
Cited By (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
WO2002008964A2 (de) * | 2000-07-24 | 2002-01-31 | Pact Informationstechnolgie Gmbh | Integrierter schaltkreis |
US6425068B1 (en) | 1996-12-09 | 2002-07-23 | Pact Gmbh | Unit for processing numeric and logic operations for use in central processing units (cpus), multiprocessor systems, data-flow processors (dsps), systolic processors and field programmable gate arrays (epgas) |
US6477643B1 (en) | 1996-12-27 | 2002-11-05 | Pact Gmbh | Process for automatic dynamic reloading of data flow processors (dfps) and units with two-or-three-dimensional programmable cell architectures (fpgas, dpgas, and the like) |
US6480937B1 (en) | 1998-02-25 | 2002-11-12 | Pact Informationstechnologie Gmbh | Method for hierarchical caching of configuration data having dataflow processors and modules having two-or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)-- |
US6526520B1 (en) | 1997-02-08 | 2003-02-25 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable unit |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE10238057A1 (de) * | 2002-08-20 | 2004-03-04 | Universität Mannheim | Verfahren und Vorrichtung zur Auswahl und zum Vergleich physikalischer Eigenschaften in Parameterfolgen |
US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
US7782087B2 (en) | 2002-09-06 | 2010-08-24 | Martin Vorbach | Reconfigurable sequencer structure |
US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1466264B1 (de) | 1995-12-29 | 2011-09-14 | Richter, Thomas | Verfahren zur konfiguration der verbindung zwischen datenverarbeitungszellen |
US6990555B2 (en) * | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US6941559B2 (en) * | 2001-02-28 | 2005-09-06 | Sharp Laboratories Of America | Software bus and interface for digital television application software environments |
US20070299993A1 (en) * | 2001-03-05 | 2007-12-27 | Pact Xpp Technologies Ag | Method and Device for Treating and Processing Data |
US7210129B2 (en) * | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US20090300262A1 (en) * | 2001-03-05 | 2009-12-03 | Martin Vorbach | Methods and devices for treating and/or processing data |
US9436631B2 (en) | 2001-03-05 | 2016-09-06 | Pact Xpp Technologies Ag | Chip including memory element storing higher level memory data on a page by page basis |
US9552047B2 (en) | 2001-03-05 | 2017-01-24 | Pact Xpp Technologies Ag | Multiprocessor having runtime adjustable clock and clock dependent power supply |
US9411532B2 (en) | 2001-09-07 | 2016-08-09 | Pact Xpp Technologies Ag | Methods and systems for transferring data between a processing device and external devices |
US7624204B2 (en) * | 2001-03-22 | 2009-11-24 | Nvidia Corporation | Input/output controller node in an adaptable computing environment |
KR100401508B1 (ko) | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
US10031733B2 (en) * | 2001-06-20 | 2018-07-24 | Scientia Sol Mentis Ag | Method for processing data |
US20030123563A1 (en) * | 2001-07-11 | 2003-07-03 | Guangming Lu | Method and apparatus for turbo encoding and decoding |
US7594229B2 (en) * | 2001-10-09 | 2009-09-22 | Nvidia Corp. | Predictive resource allocation in computing systems |
US7644279B2 (en) * | 2001-12-05 | 2010-01-05 | Nvidia Corporation | Consumer product distribution in the embedded system market |
EP1470478A2 (de) * | 2002-01-18 | 2004-10-27 | PACT XPP Technologies AG | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
US20070011433A1 (en) * | 2003-04-04 | 2007-01-11 | Martin Vorbach | Method and device for data processing |
US9170812B2 (en) | 2002-03-21 | 2015-10-27 | Pact Xpp Technologies Ag | Data processing system having integrated pipelined array data processor |
WO2003081454A2 (de) * | 2002-03-21 | 2003-10-02 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US7093255B1 (en) * | 2002-05-31 | 2006-08-15 | Quicksilver Technology, Inc. | Method for estimating cost when placing operations within a modulo scheduler when scheduling for processors with a large number of function units or reconfigurable data paths |
US7620678B1 (en) | 2002-06-12 | 2009-11-17 | Nvidia Corporation | Method and system for reducing the time-to-market concerns for embedded system design |
US7802108B1 (en) | 2002-07-18 | 2010-09-21 | Nvidia Corporation | Secure storage of program code for an embedded system |
US20070083730A1 (en) * | 2003-06-17 | 2007-04-12 | Martin Vorbach | Data processing device and method |
US20110238948A1 (en) * | 2002-08-07 | 2011-09-29 | Martin Vorbach | Method and device for coupling a data processing unit and a data processing array |
US7502915B2 (en) * | 2002-09-30 | 2009-03-10 | Nvidia Corporation | System and method using embedded microprocessor as a node in an adaptable computing machine |
US8949576B2 (en) * | 2002-11-01 | 2015-02-03 | Nvidia Corporation | Arithmetic node including general digital signal processing functions for an adaptive computing machine |
US7617100B1 (en) | 2003-01-10 | 2009-11-10 | Nvidia Corporation | Method and system for providing an excitation-pattern based audio coding scheme |
US8296764B2 (en) * | 2003-08-14 | 2012-10-23 | Nvidia Corporation | Internal synchronization control for adaptive integrated circuitry |
US8130825B2 (en) * | 2004-05-10 | 2012-03-06 | Nvidia Corporation | Processor for video data encoding/decoding |
US8018463B2 (en) * | 2004-05-10 | 2011-09-13 | Nvidia Corporation | Processor for video data |
US20050283743A1 (en) * | 2004-06-07 | 2005-12-22 | Mulholland Philip J | Method for generating hardware information |
JP4120631B2 (ja) * | 2004-10-05 | 2008-07-16 | 株式会社日立製作所 | 半導体集積回路 |
TWI256013B (en) * | 2004-10-12 | 2006-06-01 | Uli Electronics Inc | Sound-effect processing circuit |
US7765250B2 (en) * | 2004-11-15 | 2010-07-27 | Renesas Technology Corp. | Data processor with internal memory structure for processing stream data |
EP1849095B1 (de) * | 2005-02-07 | 2013-01-02 | Richter, Thomas | Vorrichtung zur verarbeitung massiver paralleldaten mit geringer latenz |
US20070067542A1 (en) * | 2005-08-29 | 2007-03-22 | Atmel Corporation | Microcontroller architecture including a predefined logic area and customizable logic areas |
US7999820B1 (en) | 2006-10-23 | 2011-08-16 | Nvidia Corporation | Methods and systems for reusing memory addresses in a graphics system |
US20080111923A1 (en) * | 2006-11-09 | 2008-05-15 | Scheuermann W James | Processor for video data |
US8169789B1 (en) | 2007-04-10 | 2012-05-01 | Nvidia Corporation | Graphics processing unit stiffening frame |
US7987065B1 (en) | 2007-04-17 | 2011-07-26 | Nvidia Corporation | Automatic quality testing of multimedia rendering by software drivers |
US8572598B1 (en) | 2007-04-18 | 2013-10-29 | Nvidia Corporation | Method and system for upgrading software in a computing device |
US8726283B1 (en) | 2007-06-04 | 2014-05-13 | Nvidia Corporation | Deadlock avoidance skid buffer |
US7944453B1 (en) | 2007-06-07 | 2011-05-17 | Nvidia Corporation | Extrapolation texture filtering for nonresident mipmaps |
US7948500B2 (en) * | 2007-06-07 | 2011-05-24 | Nvidia Corporation | Extrapolation of nonresident mipmap data using resident mipmap data |
US8139430B2 (en) * | 2008-07-01 | 2012-03-20 | International Business Machines Corporation | Power-on initialization and test for a cascade interconnect memory system |
US8234540B2 (en) * | 2008-07-01 | 2012-07-31 | International Business Machines Corporation | Error correcting code protected quasi-static bit communication on a high-speed bus |
US8082475B2 (en) * | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Enhanced microprocessor interconnect with bit shadowing |
US7895374B2 (en) * | 2008-07-01 | 2011-02-22 | International Business Machines Corporation | Dynamic segment sparing and repair in a memory system |
US20100005335A1 (en) * | 2008-07-01 | 2010-01-07 | International Business Machines Corporation | Microprocessor interface with dynamic segment sparing and repair |
US8245105B2 (en) * | 2008-07-01 | 2012-08-14 | International Business Machines Corporation | Cascade interconnect memory system with enhanced reliability |
US8201069B2 (en) * | 2008-07-01 | 2012-06-12 | International Business Machines Corporation | Cyclical redundancy code for use in a high-speed serial link |
US8082474B2 (en) * | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Bit shadowing in a memory system |
US7979759B2 (en) * | 2009-01-08 | 2011-07-12 | International Business Machines Corporation | Test and bring-up of an enhanced cascade interconnect memory system |
US20100180154A1 (en) * | 2009-01-13 | 2010-07-15 | International Business Machines Corporation | Built In Self-Test of Memory Stressor |
US11016822B1 (en) * | 2018-04-03 | 2021-05-25 | Xilinx, Inc. | Cascade streaming between data processing engines in an array |
US10831507B2 (en) | 2018-11-21 | 2020-11-10 | SambaNova Systems, Inc. | Configuration load of a reconfigurable data processor |
US11188497B2 (en) | 2018-11-21 | 2021-11-30 | SambaNova Systems, Inc. | Configuration unload of a reconfigurable data processor |
US10698853B1 (en) | 2019-01-03 | 2020-06-30 | SambaNova Systems, Inc. | Virtualization of a reconfigurable data processor |
US10768899B2 (en) | 2019-01-29 | 2020-09-08 | SambaNova Systems, Inc. | Matrix normal/transpose read and a reconfigurable data processor including same |
US11386038B2 (en) | 2019-05-09 | 2022-07-12 | SambaNova Systems, Inc. | Control flow barrier and reconfigurable data processor |
US11055141B2 (en) | 2019-07-08 | 2021-07-06 | SambaNova Systems, Inc. | Quiesce reconfigurable data processor |
KR20210025403A (ko) * | 2019-08-27 | 2021-03-09 | 삼성전자주식회사 | 무선 통신 시스템에서 다중 fpga를 운영하기 위한 장치 및 방법 |
US11809908B2 (en) | 2020-07-07 | 2023-11-07 | SambaNova Systems, Inc. | Runtime virtualization of reconfigurable data flow resources |
US11782729B2 (en) | 2020-08-18 | 2023-10-10 | SambaNova Systems, Inc. | Runtime patching of configuration files |
US11327771B1 (en) | 2021-07-16 | 2022-05-10 | SambaNova Systems, Inc. | Defect repair circuits for a reconfigurable data processor |
US11556494B1 (en) | 2021-07-16 | 2023-01-17 | SambaNova Systems, Inc. | Defect repair for a reconfigurable data processor for homogeneous subarrays |
US11409540B1 (en) | 2021-07-16 | 2022-08-09 | SambaNova Systems, Inc. | Routing circuits for defect repair for a reconfigurable data processor |
US11487694B1 (en) | 2021-12-17 | 2022-11-01 | SambaNova Systems, Inc. | Hot-plug events in a pool of reconfigurable data flow resources |
Family Cites Families (609)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US34363A (en) * | 1862-02-11 | Improvement in machinery for cleaning cotton | ||
US828858A (en) | 1905-10-18 | 1906-08-14 | Gottfried Maass | Lubricating-pad frame. |
US2067477A (en) | 1931-03-20 | 1937-01-12 | Allis Chalmers Mfg Co | Gearing |
GB971191A (en) | 1962-05-28 | 1964-09-30 | Wolf Electric Tools Ltd | Improvements relating to electrically driven equipment |
US3564506A (en) | 1968-01-17 | 1971-02-16 | Ibm | Instruction retry byte counter |
GB1253309A (en) | 1969-11-21 | 1971-11-10 | Marconi Co Ltd | Improvements in or relating to data processing arrangements |
US3753008A (en) | 1970-06-20 | 1973-08-14 | Honeywell Inf Systems | Memory pre-driver circuit |
DE2057312A1 (de) | 1970-11-21 | 1972-05-25 | Bhs Bayerische Berg | Planetenradgetriebe mit Lastdruckausgleich |
US5459846A (en) | 1988-12-02 | 1995-10-17 | Hyatt; Gilbert P. | Computer architecture system having an imporved memory |
US3855577A (en) | 1973-06-11 | 1974-12-17 | Texas Instruments Inc | Power saving circuit for calculator system |
US4151611A (en) | 1976-03-26 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Power supply control system for memory systems |
US4233667A (en) | 1978-10-23 | 1980-11-11 | International Business Machines Corporation | Demand powered programmable logic array |
US4442508A (en) | 1981-08-05 | 1984-04-10 | General Instrument Corporation | Storage cells for use in two conductor data column storage logic arrays |
US4498134A (en) | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
US4590583A (en) | 1982-07-16 | 1986-05-20 | At&T Bell Laboratories | Coin telephone measurement circuitry |
US4498172A (en) | 1982-07-26 | 1985-02-05 | General Electric Company | System for polynomial division self-testing of digital networks |
US4667190A (en) | 1982-07-30 | 1987-05-19 | Honeywell Inc. | Two axis fast access memory |
JPS5936857A (ja) | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
US4663706A (en) | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
US4594682A (en) | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
US4739474A (en) * | 1983-03-10 | 1988-04-19 | Martin Marietta Corporation | Geometric-arithmetic parallel processor |
US4566102A (en) | 1983-04-18 | 1986-01-21 | International Business Machines Corporation | Parallel-shift error reconfiguration |
US5123109A (en) * | 1983-05-31 | 1992-06-16 | Thinking Machines Corporation | Parallel processor including a processor array with plural data transfer arrangements including (1) a global router and (2) a proximate-neighbor transfer system |
US4571736A (en) | 1983-10-31 | 1986-02-18 | University Of Southwestern Louisiana | Digital communication system employing differential coding and sample robbing |
US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
USRE34363E (en) | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
JPS60198618A (ja) | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
US4682284A (en) | 1984-12-06 | 1987-07-21 | American Telephone & Telegraph Co., At&T Bell Lab. | Queue administration method and apparatus |
US4623997A (en) | 1984-12-13 | 1986-11-18 | United Technologies Corporation | Coherent interface with wraparound receive and transmit memories |
DE3681463D1 (de) | 1985-01-29 | 1991-10-24 | Secr Defence Brit | Verarbeitungszelle fuer fehlertolerante matrixanordnungen. |
US4720778A (en) | 1985-01-31 | 1988-01-19 | Hewlett Packard Company | Software debugging analyzer |
US5023775A (en) * | 1985-02-14 | 1991-06-11 | Intel Corporation | Software programmable logic array utilizing "and" and "or" gates |
US5247689A (en) * | 1985-02-25 | 1993-09-21 | Ewert Alfred P | Parallel digital processor including lateral transfer buses with interrupt switches to form bus interconnection segments |
US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
US5225719A (en) * | 1985-03-29 | 1993-07-06 | Advanced Micro Devices, Inc. | Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix |
US5015884A (en) * | 1985-03-29 | 1991-05-14 | Advanced Micro Devices, Inc. | Multiple array high performance programmable logic device family |
US4972314A (en) | 1985-05-20 | 1990-11-20 | Hughes Aircraft Company | Data flow signal processor method and apparatus |
US4967340A (en) * | 1985-06-12 | 1990-10-30 | E-Systems, Inc. | Adaptive processing system having an array of individually configurable processing components |
GB8517376D0 (en) | 1985-07-09 | 1985-08-14 | Jesshope C R | Processor array |
US4720780A (en) | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
DE3687400T2 (de) * | 1985-11-04 | 1993-07-15 | Ibm | Digitale nachrichtenuebertragungsnetzwerke und aufbau von uebertragungswegen in diesen netzwerken. |
US4852048A (en) * | 1985-12-12 | 1989-07-25 | Itt Corporation | Single instruction multiple data (SIMD) cellular array processing apparatus employing a common bus where a first number of bits manifest a first bus portion and a second number of bits manifest a second bus portion |
US5021947A (en) * | 1986-03-31 | 1991-06-04 | Hughes Aircraft Company | Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing |
US4882687A (en) | 1986-03-31 | 1989-11-21 | Schlumberger Technology Corporation | Pixel processor |
US5034914A (en) | 1986-05-15 | 1991-07-23 | Aquidneck Systems International, Inc. | Optical disk data storage method and apparatus with buffered interface |
GB8612396D0 (en) | 1986-05-21 | 1986-06-25 | Hewlett Packard Ltd | Chain-configured interface bus system |
US4791603A (en) | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
US4910665A (en) | 1986-09-02 | 1990-03-20 | General Electric Company | Distributed processing system including reconfigurable elements |
US4860201A (en) | 1986-09-02 | 1989-08-22 | The Trustees Of Columbia University In The City Of New York | Binary tree parallel processor |
US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US4884231A (en) | 1986-09-26 | 1989-11-28 | Performance Semiconductor Corporation | Microprocessor system with extended arithmetic logic unit |
GB2211638A (en) | 1987-10-27 | 1989-07-05 | Ibm | Simd array processor |
FR2606184B1 (fr) | 1986-10-31 | 1991-11-29 | Thomson Csf | Dispositif de calcul reconfigurable |
US4918440A (en) | 1986-11-07 | 1990-04-17 | Furtek Frederick C | Programmable logic cell and array |
US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
US5226122A (en) * | 1987-08-21 | 1993-07-06 | Compaq Computer Corp. | Programmable logic system for filtering commands to a microprocessor |
CA1299757C (en) | 1987-08-28 | 1992-04-28 | Brent Cameron Beardsley | Device initiated partial system quiescing |
US5119290A (en) * | 1987-10-02 | 1992-06-02 | Sun Microsystems, Inc. | Alias address support |
CA1286421C (en) | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
US5115510A (en) | 1987-10-20 | 1992-05-19 | Sharp Kabushiki Kaisha | Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information |
US5113498A (en) * | 1987-11-10 | 1992-05-12 | Echelon Corporation | Input/output section for an intelligent cell which provides sensing, bidirectional communications and control |
US4918690A (en) * | 1987-11-10 | 1990-04-17 | Echelon Systems Corp. | Network and intelligent cell for providing sensing, bidirectional communications and control |
NL8800053A (nl) | 1988-01-11 | 1989-08-01 | Philips Nv | Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem. |
USRE34444E (en) | 1988-01-13 | 1993-11-16 | Xilinx, Inc. | Programmable logic device |
NL8800071A (nl) | 1988-01-13 | 1989-08-01 | Philips Nv | Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem. |
DE68917326T2 (de) | 1988-01-20 | 1995-03-02 | Advanced Micro Devices Inc | Organisation eines integrierten Cachespeichers zur flexiblen Anwendung zur Unterstützung von Multiprozessor-Operationen. |
US5303172A (en) * | 1988-02-16 | 1994-04-12 | Array Microsystems | Pipelined combination and vector signal processor |
US4959781A (en) | 1988-05-16 | 1990-09-25 | Stardent Computer, Inc. | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines |
US4939641A (en) | 1988-06-30 | 1990-07-03 | Wang Laboratories, Inc. | Multi-processor system with cache memories |
JPH06101043B2 (ja) | 1988-06-30 | 1994-12-12 | 三菱電機株式会社 | マイクロコンピュータ |
US5287511A (en) | 1988-07-11 | 1994-02-15 | Star Semiconductor Corporation | Architectures and methods for dividing processing tasks into tasks for a programmable real time signal processor and tasks for a decision making microprocessor interfacing therewith |
WO1990001192A1 (en) | 1988-07-22 | 1990-02-08 | United States Department Of Energy | Data flow machine for data driven computing |
US5010401A (en) | 1988-08-11 | 1991-04-23 | Mitsubishi Denki Kabushiki Kaisha | Picture coding and decoding apparatus using vector quantization |
US4901268A (en) * | 1988-08-19 | 1990-02-13 | General Electric Company | Multiple function data processor |
US5204935A (en) * | 1988-08-19 | 1993-04-20 | Fuji Xerox Co., Ltd. | Programmable fuzzy logic circuits |
US5353432A (en) | 1988-09-09 | 1994-10-04 | Compaq Computer Corporation | Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts |
ES2047629T3 (es) | 1988-09-22 | 1994-03-01 | Siemens Ag | Disposicion de circuito para instalaciones de conmutacion de telecomunicaciones, especialmente instalaciones de conmutacion telefonica de multiplexacion temporal-pcm con campo de acoplamiento central y campos de acoplamiento parcial conectados. |
ATE131643T1 (de) | 1988-10-05 | 1995-12-15 | Quickturn Systems Inc | Verfahren zur verwendung einer elektronisch wiederkonfigurierbaren gatterfeld-logik und dadurch hergestelltes gerät |
EP0390907B1 (de) * | 1988-10-07 | 1996-07-03 | Martin Marietta Corporation | Paralleler datenprozessor |
US5014193A (en) * | 1988-10-14 | 1991-05-07 | Compaq Computer Corporation | Dynamically configurable portable computer system |
US5136717A (en) * | 1988-11-23 | 1992-08-04 | Flavors Technology Inc. | Realtime systolic, multiple-instruction, single-data parallel computer system |
US5041924A (en) | 1988-11-30 | 1991-08-20 | Quantum Corporation | Removable and transportable hard disk subsystem |
US5081375A (en) * | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
GB8906145D0 (en) * | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
US5203005A (en) | 1989-05-02 | 1993-04-13 | Horst Robert W | Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement |
US5237686A (en) | 1989-05-10 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Multiprocessor type time varying image encoding system and image processor with memory bus control table for arbitration priority |
US5109503A (en) * | 1989-05-22 | 1992-04-28 | Ge Fanuc Automation North America, Inc. | Apparatus with reconfigurable counter includes memory for storing plurality of counter configuration files which respectively define plurality of predetermined counters |
JP2584673B2 (ja) | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
US5343406A (en) | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
CA2021192A1 (en) | 1989-07-28 | 1991-01-29 | Malcolm A. Mumme | Simplified synchronous mesh processor |
US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
US5233539A (en) * | 1989-08-15 | 1993-08-03 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure, input/output structure and configurable logic block |
US5489857A (en) * | 1992-08-03 | 1996-02-06 | Advanced Micro Devices, Inc. | Flexible synchronous/asynchronous cell structure for a high density programmable logic device |
US5128559A (en) * | 1989-09-29 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Logic block for programmable logic devices |
JP2968289B2 (ja) * | 1989-11-08 | 1999-10-25 | 株式会社リコー | 中央演算処理装置 |
GB8925721D0 (en) * | 1989-11-14 | 1990-01-04 | Amt Holdings | Processor array system |
GB8925723D0 (en) | 1989-11-14 | 1990-01-04 | Amt Holdings | Processor array system |
US5212777A (en) | 1989-11-17 | 1993-05-18 | Texas Instruments Incorporated | Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation |
US5522083A (en) * | 1989-11-17 | 1996-05-28 | Texas Instruments Incorporated | Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors |
DE58908974D1 (de) | 1989-11-21 | 1995-03-16 | Itt Ind Gmbh Deutsche | Datengesteuerter Arrayprozessor. |
US5099447A (en) | 1990-01-22 | 1992-03-24 | Alliant Computer Systems Corporation | Blocked matrix multiplication for computers with hierarchical memory |
WO1991011765A1 (en) | 1990-01-29 | 1991-08-08 | Teraplex, Inc. | Architecture for minimal instruction set computing system |
US5125801A (en) * | 1990-02-02 | 1992-06-30 | Isco, Inc. | Pumping system |
US5036493A (en) | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
US5142469A (en) * | 1990-03-29 | 1992-08-25 | Ge Fanuc Automation North America, Inc. | Method for converting a programmable logic controller hardware configuration and corresponding control program for use on a first programmable logic controller to use on a second programmable logic controller |
US5555201A (en) | 1990-04-06 | 1996-09-10 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information |
EP0463721A3 (en) | 1990-04-30 | 1993-06-16 | Gennum Corporation | Digital signal processing device |
US5355508A (en) | 1990-05-07 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Parallel data processing system combining a SIMD unit with a MIMD unit and sharing a common bus, memory, and system controller |
US5198705A (en) * | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
US5483620A (en) * | 1990-05-22 | 1996-01-09 | International Business Machines Corp. | Learning machine synapse processor system apparatus |
US5193202A (en) | 1990-05-29 | 1993-03-09 | Wavetracer, Inc. | Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor |
US5111079A (en) * | 1990-06-29 | 1992-05-05 | Sgs-Thomson Microelectronics, Inc. | Power reduction circuit for programmable logic device |
CA2045773A1 (en) | 1990-06-29 | 1991-12-30 | Compaq Computer Corporation | Byte-compare operation for high-performance processor |
SE9002558D0 (sv) * | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Processor |
DE4129614C2 (de) | 1990-09-07 | 2002-03-21 | Hitachi Ltd | System und Verfahren zur Datenverarbeitung |
US5274593A (en) | 1990-09-28 | 1993-12-28 | Intergraph Corporation | High speed redundant rows and columns for semiconductor memories |
US5076482A (en) | 1990-10-05 | 1991-12-31 | The Fletcher Terry Company | Pneumatic point driver |
US5144166A (en) | 1990-11-02 | 1992-09-01 | Concurrent Logic, Inc. | Programmable logic cell and array |
ATE180586T1 (de) | 1990-11-13 | 1999-06-15 | Ibm | Paralleles assoziativprozessor-system |
US5765011A (en) | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams |
US5734921A (en) | 1990-11-13 | 1998-03-31 | International Business Machines Corporation | Advanced parallel array processor computer package |
US5590345A (en) | 1990-11-13 | 1996-12-31 | International Business Machines Corporation | Advanced parallel array processor(APAP) |
US5713037A (en) | 1990-11-13 | 1998-01-27 | International Business Machines Corporation | Slide bus communication functions for SIMD/MIMD array processor |
US5588152A (en) * | 1990-11-13 | 1996-12-24 | International Business Machines Corporation | Advanced parallel processor including advanced support hardware |
US5794059A (en) | 1990-11-13 | 1998-08-11 | International Business Machines Corporation | N-dimensional modified hypercube |
US5625836A (en) | 1990-11-13 | 1997-04-29 | International Business Machines Corporation | SIMD/MIMD processing memory element (PME) |
US5617577A (en) | 1990-11-13 | 1997-04-01 | International Business Machines Corporation | Advanced parallel array processor I/O connection |
CA2051222C (en) | 1990-11-30 | 1998-05-05 | Pradeep S. Sindhu | Consistent packet switched memory bus for shared memory multiprocessors |
US5613128A (en) | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
US5276836A (en) * | 1991-01-10 | 1994-01-04 | Hitachi, Ltd. | Data processing device with common memory connecting mechanism |
US5301284A (en) | 1991-01-16 | 1994-04-05 | Walker-Estes Corporation | Mixed-resolution, N-dimensional object space method and apparatus |
US5301344A (en) * | 1991-01-29 | 1994-04-05 | Analogic Corporation | Multibus sequential processor to perform in parallel a plurality of reconfigurable logic operations on a plurality of data sets |
JP2867717B2 (ja) | 1991-02-01 | 1999-03-10 | 日本電気株式会社 | マイクロコンピュータ |
US5212716A (en) | 1991-02-05 | 1993-05-18 | International Business Machines Corporation | Data edge phase sorting circuits |
US5218302A (en) | 1991-02-06 | 1993-06-08 | Sun Electric Corporation | Interface for coupling an analyzer to a distributorless ignition system |
DE59109046D1 (de) * | 1991-02-22 | 1998-10-08 | Siemens Ag | Programmierverfahren für einen Logikbaustein |
JPH04290155A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 並列データ処理方式 |
JPH04293151A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 並列データ処理方式 |
US5617547A (en) | 1991-03-29 | 1997-04-01 | International Business Machines Corporation | Switch network extension of bus architecture |
EP0539595A4 (en) * | 1991-04-09 | 1994-07-20 | Fujitsu Ltd | Data processor and data processing method |
JPH04328657A (ja) | 1991-04-30 | 1992-11-17 | Toshiba Corp | キャッシュメモリ |
US5551033A (en) | 1991-05-17 | 1996-08-27 | Zenith Data Systems Corporation | Apparatus for maintaining one interrupt mask register in conformity with another in a manner invisible to an executing program |
CA2109799A1 (en) * | 1991-05-24 | 1992-12-10 | Daniel Mark Nosenchuck | Optimizing compiler for computers |
US5659797A (en) * | 1991-06-24 | 1997-08-19 | U.S. Philips Corporation | Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface |
JP3259969B2 (ja) * | 1991-07-09 | 2002-02-25 | 株式会社東芝 | キャッシュメモリ制御装置 |
US5347639A (en) | 1991-07-15 | 1994-09-13 | International Business Machines Corporation | Self-parallelizing computer system and method |
US5338984A (en) * | 1991-08-29 | 1994-08-16 | National Semiconductor Corp. | Local and express diagonal busses in a configurable logic array |
US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
US5550782A (en) | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
US5633830A (en) | 1995-11-08 | 1997-05-27 | Altera Corporation | Random access memory block circuitry for programmable logic array integrated circuit devices |
US5260610A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
FR2681791B1 (fr) | 1991-09-27 | 1994-05-06 | Salomon Sa | Dispositif d'amortissement des vibrations pour club de golf. |
CA2073516A1 (en) | 1991-11-27 | 1993-05-28 | Peter Michael Kogge | Dynamic multi-mode parallel processor array architecture computer system |
WO1993011503A1 (en) | 1991-12-06 | 1993-06-10 | Norman Richard S | Massively-parallel direct output processor array |
US5208491A (en) * | 1992-01-07 | 1993-05-04 | Washington Research Foundation | Field programmable gate array |
FR2686175B1 (fr) | 1992-01-14 | 1996-12-20 | Andre Thepaut | Systeme de traitement de donnees multiprocesseur. |
US5412795A (en) * | 1992-02-25 | 1995-05-02 | Micral, Inc. | State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency |
JP2791243B2 (ja) | 1992-03-13 | 1998-08-27 | 株式会社東芝 | 階層間同期化システムおよびこれを用いた大規模集積回路 |
JP2560945B2 (ja) * | 1992-03-23 | 1996-12-04 | 日本電信電話株式会社 | ディジタル処理回路 |
US5452401A (en) | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
JP2647327B2 (ja) | 1992-04-06 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 大規模並列コンピューティング・システム装置 |
US5493663A (en) | 1992-04-22 | 1996-02-20 | International Business Machines Corporation | Method and apparatus for predetermining pages for swapping from physical memory in accordance with the number of accesses |
JP2572522B2 (ja) | 1992-05-12 | 1997-01-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピューティング装置 |
US5611049A (en) | 1992-06-03 | 1997-03-11 | Pitts; William M. | System for accessing distributed data cache channel at each network node to pass requests and data |
EP0643855A1 (de) * | 1992-06-04 | 1995-03-22 | Xilinx, Inc. | Zeitliche steuerung für die implantierung einer gebrauchsschaltung auf einer programmierbaren integrierten schaltungsanordnung |
DE4221278C2 (de) | 1992-06-29 | 1996-02-29 | Martin Vorbach | Busgekoppeltes Mehrrechnersystem |
US5475803A (en) * | 1992-07-10 | 1995-12-12 | Lsi Logic Corporation | Method for 2-D affine transformation of images |
JP3032382B2 (ja) | 1992-07-13 | 2000-04-17 | シャープ株式会社 | デジタル信号のサンプリング周波数変換装置 |
US5365125A (en) | 1992-07-23 | 1994-11-15 | Xilinx, Inc. | Logic cell for field programmable gate array having optional internal feedback and optional cascade |
US5386154A (en) | 1992-07-23 | 1995-01-31 | Xilinx, Inc. | Compact logic cell for field programmable gate array chip |
US5590348A (en) | 1992-07-28 | 1996-12-31 | International Business Machines Corporation | Status predictor for combined shifter-rotate/merge unit |
US5802290A (en) | 1992-07-29 | 1998-09-01 | Virtual Computer Corporation | Computer network of distributed virtual computers which are EAC reconfigurable in response to instruction to be executed |
US5581778A (en) | 1992-08-05 | 1996-12-03 | David Sarnoff Researach Center | Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock |
DE69332901T2 (de) | 1992-09-03 | 2004-01-29 | Sony Corp | Datenaufzeichnungsgerät und -verfahren |
US5572710A (en) | 1992-09-11 | 1996-11-05 | Kabushiki Kaisha Toshiba | High speed logic simulation system using time division emulation suitable for large scale logic circuits |
US5425036A (en) | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
JPH06180653A (ja) | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
US5329179A (en) * | 1992-10-05 | 1994-07-12 | Lattice Semiconductor Corporation | Arrangement for parallel programming of in-system programmable IC logical devices |
GB9223226D0 (en) | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
US5497498A (en) * | 1992-11-05 | 1996-03-05 | Giga Operations Corporation | Video processing module using a second programmable logic device which reconfigures a first programmable logic device for data transformation |
US5857109A (en) | 1992-11-05 | 1999-01-05 | Giga Operations Corporation | Programmable logic device for real time video processing |
US5392437A (en) | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
US5361373A (en) * | 1992-12-11 | 1994-11-01 | Gilson Kent L | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
US5311079A (en) | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
US5428526A (en) | 1993-02-03 | 1995-06-27 | Flood; Mark A. | Programmable controller with time periodic communication |
US5386518A (en) | 1993-02-12 | 1995-01-31 | Hughes Aircraft Company | Reconfigurable computer interface and method |
GB9303084D0 (en) * | 1993-02-16 | 1993-03-31 | Inmos Ltd | Programmable logic circuit |
JPH06266605A (ja) * | 1993-03-16 | 1994-09-22 | Yokogawa Medical Syst Ltd | 記憶装置 |
JPH06276086A (ja) * | 1993-03-18 | 1994-09-30 | Fuji Xerox Co Ltd | フィールドプログラマブルゲートアレイ |
US5548773A (en) * | 1993-03-30 | 1996-08-20 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Digital parallel processor array for optimum path planning |
US5596742A (en) | 1993-04-02 | 1997-01-21 | Massachusetts Institute Of Technology | Virtual interconnections for reconfigurable logic systems |
US5418953A (en) | 1993-04-12 | 1995-05-23 | Loral/Rohm Mil-Spec Corp. | Method for automated deployment of a software program onto a multi-processor architecture |
US5473266A (en) * | 1993-04-19 | 1995-12-05 | Altera Corporation | Programmable logic device having fast programmable logic array blocks and a central global interconnect array |
AU6774894A (en) | 1993-04-26 | 1994-11-21 | Comdisco Systems, Inc. | Method for scheduling synchronous data flow graphs |
DE4416881C2 (de) * | 1993-05-13 | 1998-03-19 | Pact Inf Tech Gmbh | Verfahren zum Betrieb einer Datenverarbeitungseinrichtung |
US5435000A (en) * | 1993-05-19 | 1995-07-18 | Bull Hn Information Systems Inc. | Central processing unit using dual basic processing units and combined result bus |
US5349193A (en) | 1993-05-20 | 1994-09-20 | Princeton Gamma Tech, Inc. | Highly sensitive nuclear spectrometer apparatus and method |
IT1260848B (it) | 1993-06-11 | 1996-04-23 | Finmeccanica Spa | Sistema a multiprocessore |
US5444394A (en) * | 1993-07-08 | 1995-08-22 | Altera Corporation | PLD with selective inputs from local and global conductors |
GB2280293B (en) * | 1993-07-19 | 1997-12-10 | Hewlett Packard Co | Architecture for programmable logic |
JPH0736858A (ja) * | 1993-07-21 | 1995-02-07 | Hitachi Ltd | 信号処理プロセッサ |
US5581734A (en) | 1993-08-02 | 1996-12-03 | International Business Machines Corporation | Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity |
CA2129882A1 (en) | 1993-08-12 | 1995-02-13 | Soheil Shams | Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same |
US5457644A (en) * | 1993-08-20 | 1995-10-10 | Actel Corporation | Field programmable digital signal processing array integrated circuit |
US5440538A (en) | 1993-09-23 | 1995-08-08 | Massachusetts Institute Of Technology | Communication system with redundant links and data bit time multiplexing |
GB2282244B (en) | 1993-09-23 | 1998-01-14 | Advanced Risc Mach Ltd | Integrated circuit |
US5502838A (en) | 1994-04-28 | 1996-03-26 | Consilium Overseas Limited | Temperature management for integrated circuits |
US6219688B1 (en) | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
US5455525A (en) * | 1993-12-06 | 1995-10-03 | Intelligent Logic Systems, Inc. | Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array |
DE69430320T2 (de) * | 1993-12-13 | 2002-10-10 | Lattice Semiconductor Corp | Anwendungsspezifische module in einem programmierbaren logikbaustein |
US5535406A (en) * | 1993-12-29 | 1996-07-09 | Kolchinsky; Alexander | Virtual processor module including a reconfigurable programmable matrix |
US5680583A (en) | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
GB9403030D0 (en) * | 1994-02-17 | 1994-04-06 | Austin Kenneth | Re-configurable application specific device |
KR100391805B1 (ko) | 1994-03-22 | 2003-10-22 | 하퍼칩, 인코포레이티드 | 직접대체셀(cell)을갖는결함허용(faulttolerance)아키텍쳐자료처리시스템 |
US5574927A (en) | 1994-03-25 | 1996-11-12 | International Meta Systems, Inc. | RISC architecture computer configured for emulation of the instruction set of a target computer |
US5561738A (en) * | 1994-03-25 | 1996-10-01 | Motorola, Inc. | Data processor for executing a fuzzy logic operation and method therefor |
US5430687A (en) * | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
US5761484A (en) | 1994-04-01 | 1998-06-02 | Massachusetts Institute Of Technology | Virtual interconnections for reconfigurable logic systems |
US5781756A (en) | 1994-04-01 | 1998-07-14 | Xilinx, Inc. | Programmable logic device with partially configurable memory cells and a method for configuration |
US5504439A (en) | 1994-04-01 | 1996-04-02 | Xilinx, Inc. | I/O interface cell for use with optional pad |
US5896551A (en) | 1994-04-15 | 1999-04-20 | Micron Technology, Inc. | Initializing and reprogramming circuitry for state independent memory array burst operations control |
US5426378A (en) * | 1994-04-20 | 1995-06-20 | Xilinx, Inc. | Programmable logic device which stores more than one configuration and means for switching configurations |
EP0707721B1 (de) * | 1994-05-04 | 2002-01-30 | Atmel Corporation | Programmierbare logikvorrichtung mit regionaler und universeller signalweglenkung |
JP2671804B2 (ja) | 1994-05-27 | 1997-11-05 | 日本電気株式会社 | 階層型資源管理方法 |
US5532693A (en) * | 1994-06-13 | 1996-07-02 | Advanced Hardware Architectures | Adaptive data compression system with systolic string matching logic |
EP0690378A1 (de) | 1994-06-30 | 1996-01-03 | Tandem Computers Incorporated | Werkzeug und Verfahren zur Fehlerdiagnose und -korrektur in einem Rechnerprogramm |
JP3308770B2 (ja) | 1994-07-22 | 2002-07-29 | 三菱電機株式会社 | 情報処理装置および情報処理装置における計算方法 |
US5600845A (en) | 1994-07-27 | 1997-02-04 | Metalithic Systems Incorporated | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
JP3365581B2 (ja) * | 1994-07-29 | 2003-01-14 | 富士通株式会社 | 自己修復機能付き情報処理装置 |
US6217234B1 (en) | 1994-07-29 | 2001-04-17 | Discovision Associates | Apparatus and method for processing data with an arithmetic unit |
JPH08102492A (ja) * | 1994-08-02 | 1996-04-16 | Toshiba Corp | プログラム可能な配線回路及びテストボード装置 |
US5574930A (en) | 1994-08-12 | 1996-11-12 | University Of Hawaii | Computer system and method using functional memory |
US5513366A (en) * | 1994-09-28 | 1996-04-30 | International Business Machines Corporation | Method and system for dynamically reconfiguring a register file in a vector processor |
US5619720A (en) | 1994-10-04 | 1997-04-08 | Analog Devices, Inc. | Digital signal processor having link ports for point-to-point communication |
US5450022A (en) | 1994-10-07 | 1995-09-12 | Xilinx Inc. | Structure and method for configuration of a field programmable gate array |
EP0707269A1 (de) | 1994-10-11 | 1996-04-17 | International Business Machines Corporation | Cachespeicherkohärenznetzwerk für Multiprozessor-Datenverarbeitungssystem |
US5530946A (en) | 1994-10-28 | 1996-06-25 | Dell Usa, L.P. | Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof |
US5815726A (en) | 1994-11-04 | 1998-09-29 | Altera Corporation | Coarse-grained look-up table architecture |
JPH08137824A (ja) | 1994-11-15 | 1996-05-31 | Mitsubishi Semiconductor Software Kk | セルフテスト機能内蔵シングルチップマイコン |
US6154826A (en) | 1994-11-16 | 2000-11-28 | University Of Virginia Patent Foundation | Method and device for maximizing memory system bandwidth by accessing data in a dynamically determined order |
JPH08148989A (ja) * | 1994-11-18 | 1996-06-07 | Hitachi Ltd | 超電導fpga装置 |
US5584013A (en) * | 1994-12-09 | 1996-12-10 | International Business Machines Corporation | Hierarchical cache arrangement wherein the replacement of an LRU entry in a second level cache is prevented when the cache entry is the only inclusive entry in the first level cache |
EP0721157A1 (de) | 1994-12-12 | 1996-07-10 | Advanced Micro Devices, Inc. | Mikroprozessor mit auswählbarer Taktfrequenz |
US5537580A (en) | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
JP3598139B2 (ja) | 1994-12-28 | 2004-12-08 | 株式会社日立製作所 | データ処理装置 |
US6128720A (en) | 1994-12-29 | 2000-10-03 | International Business Machines Corporation | Distributed processing array with component processors performing customized interpretation of instructions |
US5682491A (en) | 1994-12-29 | 1997-10-28 | International Business Machines Corporation | Selective processing and routing of results among processors controlled by decoding instructions using mask value derived from instruction tag and processor identifier |
US5696791A (en) | 1995-01-17 | 1997-12-09 | Vtech Industries, Inc. | Apparatus and method for decoding a sequence of digitally encoded data |
US5493239A (en) * | 1995-01-31 | 1996-02-20 | Motorola, Inc. | Circuit and method of configuring a field programmable gate array |
US5532957A (en) * | 1995-01-31 | 1996-07-02 | Texas Instruments Incorporated | Field reconfigurable logic/memory array |
US6052773A (en) | 1995-02-10 | 2000-04-18 | Massachusetts Institute Of Technology | DPGA-coupled microprocessors |
US5742180A (en) | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
US5659785A (en) | 1995-02-10 | 1997-08-19 | International Business Machines Corporation | Array processor communication architecture with broadcast processor instructions |
JPH08221164A (ja) * | 1995-02-14 | 1996-08-30 | Kumamoto Techno Porisu Zaidan | 試作支援装置、ic搭載用基板およびバス装置 |
US5537057A (en) * | 1995-02-14 | 1996-07-16 | Altera Corporation | Programmable logic array device with grouped logic regions and three types of conductors |
US5892961A (en) | 1995-02-17 | 1999-04-06 | Xilinx, Inc. | Field programmable gate array having programming instructions in the configuration bitstream |
US5862403A (en) | 1995-02-17 | 1999-01-19 | Kabushiki Kaisha Toshiba | Continuous data server apparatus and data transfer scheme enabling multiple simultaneous data accesses |
US5675743A (en) | 1995-02-22 | 1997-10-07 | Callisto Media Systems Inc. | Multi-media server |
US5757207A (en) | 1995-03-22 | 1998-05-26 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
US5570040A (en) * | 1995-03-22 | 1996-10-29 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
US5752035A (en) | 1995-04-05 | 1998-05-12 | Xilinx, Inc. | Method for compiling and executing programs for reprogrammable instruction set accelerator |
US5748979A (en) | 1995-04-05 | 1998-05-05 | Xilinx Inc | Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table |
JP3313007B2 (ja) | 1995-04-14 | 2002-08-12 | 三菱電機株式会社 | マイクロコンピュータ |
US6077315A (en) | 1995-04-17 | 2000-06-20 | Ricoh Company Ltd. | Compiling system and method for partially reconfigurable computing |
US5933642A (en) | 1995-04-17 | 1999-08-03 | Ricoh Corporation | Compiling system and method for reconfigurable computing |
US5794062A (en) | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
EP0823091A1 (de) | 1995-04-28 | 1998-02-11 | Xilinx, Inc. | Mikroprozessor mit verteilten, durch programmierbare logische vorrichtung adressierbaren registern |
US5701091A (en) | 1995-05-02 | 1997-12-23 | Xilinx, Inc. | Routing resources for hierarchical FPGA |
GB9508931D0 (en) | 1995-05-02 | 1995-06-21 | Xilinx Inc | Programmable switch for FPGA input/output signals |
US5600597A (en) | 1995-05-02 | 1997-02-04 | Xilinx, Inc. | Register protection structure for FPGA |
US5541530A (en) * | 1995-05-17 | 1996-07-30 | Altera Corporation | Programmable logic array integrated circuits with blocks of logic regions grouped into super-blocks |
US5649179A (en) | 1995-05-19 | 1997-07-15 | Motorola, Inc. | Dynamic instruction allocation for a SIMD processor |
US5821774A (en) | 1995-05-26 | 1998-10-13 | Xilinx, Inc. | Structure and method for arithmetic function implementation in an EPLD having high speed product term allocation structure |
JPH08328941A (ja) | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
JP3677315B2 (ja) | 1995-06-01 | 2005-07-27 | シャープ株式会社 | データ駆動型情報処理装置 |
US5671432A (en) | 1995-06-02 | 1997-09-23 | International Business Machines Corporation | Programmable array I/O-routing resource |
US5652529A (en) | 1995-06-02 | 1997-07-29 | International Business Machines Corporation | Programmable array clock/reset resource |
US5646544A (en) * | 1995-06-05 | 1997-07-08 | International Business Machines Corporation | System and method for dynamically reconfiguring a programmable gate array |
US5815715A (en) | 1995-06-05 | 1998-09-29 | Motorola, Inc. | Method for designing a product having hardware and software components and product therefor |
ZA965340B (en) | 1995-06-30 | 1997-01-27 | Interdigital Tech Corp | Code division multiple access (cdma) communication system |
US5889982A (en) | 1995-07-01 | 1999-03-30 | Intel Corporation | Method and apparatus for generating event handler vectors based on both operating mode and event type |
US5559450A (en) * | 1995-07-27 | 1996-09-24 | Lucent Technologies Inc. | Field programmable gate array with multi-port RAM |
US5978583A (en) | 1995-08-07 | 1999-11-02 | International Business Machines Corp. | Method for resource control in parallel environments using program organization and run-time support |
US5649176A (en) | 1995-08-10 | 1997-07-15 | Virtual Machine Works, Inc. | Transition analysis and circuit resynthesis method and device for digital circuit modeling |
US5996083A (en) | 1995-08-11 | 1999-11-30 | Hewlett-Packard Company | Microprocessor having software controllable power consumption |
GB2304438A (en) | 1995-08-17 | 1997-03-19 | Kenneth Austin | Re-configurable application specific device |
US5646545A (en) | 1995-08-18 | 1997-07-08 | Xilinx, Inc. | Time multiplexed programmable logic device |
US5583450A (en) * | 1995-08-18 | 1996-12-10 | Xilinx, Inc. | Sequencer for a time multiplexed programmable logic device |
US5778439A (en) | 1995-08-18 | 1998-07-07 | Xilinx, Inc. | Programmable logic device with hierarchical confiquration and state storage |
US5784313A (en) | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
US5737565A (en) | 1995-08-24 | 1998-04-07 | International Business Machines Corporation | System and method for diallocating stream from a stream buffer |
US5737516A (en) | 1995-08-30 | 1998-04-07 | Motorola, Inc. | Data processing system for performing a debug function and method therefor |
US5734869A (en) | 1995-09-06 | 1998-03-31 | Chen; Duan-Ping | High speed logic circuit simulator |
US6430309B1 (en) | 1995-09-15 | 2002-08-06 | Monogen, Inc. | Specimen preview and inspection system |
US5745734A (en) * | 1995-09-29 | 1998-04-28 | International Business Machines Corporation | Method and system for programming a gate array using a compressed configuration bit stream |
US5652894A (en) | 1995-09-29 | 1997-07-29 | Intel Corporation | Method and apparatus for providing power saving modes to a pipelined processor |
US5754827A (en) | 1995-10-13 | 1998-05-19 | Mentor Graphics Corporation | Method and apparatus for performing fully visible tracing of an emulation |
US5642058A (en) | 1995-10-16 | 1997-06-24 | Xilinx , Inc. | Periphery input/output interconnect structure |
US5815004A (en) | 1995-10-16 | 1998-09-29 | Xilinx, Inc. | Multi-buffered configurable logic block output lines in a field programmable gate array |
US5608342A (en) | 1995-10-23 | 1997-03-04 | Xilinx, Inc. | Hierarchical programming of electrically configurable integrated circuits |
US5656950A (en) | 1995-10-26 | 1997-08-12 | Xilinx, Inc. | Interconnect lines including tri-directional buffer circuits |
US5675262A (en) | 1995-10-26 | 1997-10-07 | Xilinx, Inc. | Fast carry-out scheme in a field programmable gate array |
US5943242A (en) | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US5732209A (en) | 1995-11-29 | 1998-03-24 | Exponential Technology, Inc. | Self-testing multi-processor die with internal compare points |
US5773994A (en) | 1995-12-15 | 1998-06-30 | Cypress Semiconductor Corp. | Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit |
JPH09231788A (ja) | 1995-12-19 | 1997-09-05 | Fujitsu Ltd | シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
US5804986A (en) | 1995-12-29 | 1998-09-08 | Cypress Semiconductor Corp. | Memory in a programmable logic device |
JP3247043B2 (ja) | 1996-01-12 | 2002-01-15 | 株式会社日立製作所 | 内部信号で障害検出を行う情報処理システムおよび論理lsi |
JP2795244B2 (ja) | 1996-01-17 | 1998-09-10 | 日本電気株式会社 | プログラムデバッグシステム |
US5760602A (en) | 1996-01-17 | 1998-06-02 | Hewlett-Packard Company | Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA |
US5854918A (en) | 1996-01-24 | 1998-12-29 | Ricoh Company Ltd. | Apparatus and method for self-timed algorithmic execution |
US5898602A (en) | 1996-01-25 | 1999-04-27 | Xilinx, Inc. | Carry chain circuit with flexible carry function for implementing arithmetic and logical functions |
US5936424A (en) | 1996-02-02 | 1999-08-10 | Xilinx, Inc. | High speed bus with tree structure for selecting bus driver |
US5635851A (en) | 1996-02-02 | 1997-06-03 | Xilinx, Inc. | Read and writable data bus particularly for programmable logic devices |
US5727229A (en) | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Method and apparatus for moving data in a parallel processor |
US5754459A (en) | 1996-02-08 | 1998-05-19 | Xilinx, Inc. | Multiplier circuit design for a programmable logic device |
KR0165515B1 (ko) | 1996-02-17 | 1999-01-15 | 김광호 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
GB9604496D0 (en) | 1996-03-01 | 1996-05-01 | Xilinx Inc | Embedded memory for field programmable gate array |
US6020758A (en) | 1996-03-11 | 2000-02-01 | Altera Corporation | Partially reconfigurable programmable logic device |
US5841973A (en) | 1996-03-13 | 1998-11-24 | Cray Research, Inc. | Messaging in distributed memory multiprocessing system having shell circuitry for atomic control of message storage queue's tail pointer structure in local memory |
US6279077B1 (en) | 1996-03-22 | 2001-08-21 | Texas Instruments Incorporated | Bus interface buffer control in a microprocessor |
US6311265B1 (en) | 1996-03-25 | 2001-10-30 | Torrent Systems, Inc. | Apparatuses and methods for programming parallel computers |
US6154049A (en) | 1998-03-27 | 2000-11-28 | Xilinx, Inc. | Multiplier fabric for use in field programmable gate arrays |
US5956518A (en) | 1996-04-11 | 1999-09-21 | Massachusetts Institute Of Technology | Intermediate-grain reconfigurable processing device |
US5687325A (en) | 1996-04-19 | 1997-11-11 | Chang; Web | Application specific field programmable gate array |
US6173434B1 (en) | 1996-04-22 | 2001-01-09 | Brigham Young University | Dynamically-configurable digital processor using method for relocating logic array modules |
US5960200A (en) | 1996-05-03 | 1999-09-28 | I-Cube | System to transition an enterprise to a distributed infrastructure |
US5894565A (en) | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
US5784636A (en) | 1996-05-28 | 1998-07-21 | National Semiconductor Corporation | Reconfigurable computer architecture for use in signal processing applications |
US5892370A (en) | 1996-06-21 | 1999-04-06 | Quicklogic Corporation | Clock network for field programmable gate array |
JP2000513523A (ja) | 1996-06-21 | 2000-10-10 | オーガニック システムズ インコーポレイテッド | プロセスの即時制御を行う動的に再構成可能なハードウェアシステム |
US6785826B1 (en) | 1996-07-17 | 2004-08-31 | International Business Machines Corporation | Self power audit and control circuitry for microprocessor functional units |
US6023742A (en) | 1996-07-18 | 2000-02-08 | University Of Washington | Reconfigurable computing architecture for providing pipelined data paths |
US6023564A (en) | 1996-07-19 | 2000-02-08 | Xilinx, Inc. | Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions |
KR100280285B1 (ko) | 1996-08-19 | 2001-02-01 | 윤종용 | 멀티미디어 신호에 적합한 멀티미디어 프로세서 |
US5838165A (en) | 1996-08-21 | 1998-11-17 | Chatter; Mukesh | High performance self modifying on-the-fly alterable logic FPGA, architecture and method |
US5933023A (en) | 1996-09-03 | 1999-08-03 | Xilinx, Inc. | FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines |
US6624658B2 (en) | 1999-02-04 | 2003-09-23 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus architecture |
US5859544A (en) | 1996-09-05 | 1999-01-12 | Altera Corporation | Dynamic configurable elements for programmable logic devices |
US6049866A (en) | 1996-09-06 | 2000-04-11 | Silicon Graphics, Inc. | Method and system for an efficient user mode cache manipulation using a simulated instruction |
JP3934710B2 (ja) * | 1996-09-13 | 2007-06-20 | 株式会社ルネサステクノロジ | マイクロプロセッサ |
US5828858A (en) | 1996-09-16 | 1998-10-27 | Virginia Tech Intellectual Properties, Inc. | Worm-hole run-time reconfigurable processor field programmable gate array (FPGA) |
US6178494B1 (en) | 1996-09-23 | 2001-01-23 | Virtual Computer Corporation | Modular, hybrid processor and method for producing a modular, hybrid processor |
US5694602A (en) | 1996-10-01 | 1997-12-02 | The United States Of America As Represented By The Secretary Of The Air Force | Weighted system and method for spatial allocation of a parallel load |
SG125044A1 (en) | 1996-10-14 | 2006-09-29 | Mitsubishi Gas Chemical Co | Oxygen absorption composition |
US5832288A (en) | 1996-10-18 | 1998-11-03 | Samsung Electronics Co., Ltd. | Element-select mechanism for a vector processor |
US5901279A (en) | 1996-10-18 | 1999-05-04 | Hughes Electronics Corporation | Connection of spares between multiple programmable devices |
US5892962A (en) | 1996-11-12 | 1999-04-06 | Lucent Technologies Inc. | FPGA-based processor |
US5844422A (en) | 1996-11-13 | 1998-12-01 | Xilinx, Inc. | State saving and restoration in reprogrammable FPGAs |
US5895487A (en) | 1996-11-13 | 1999-04-20 | International Business Machines Corporation | Integrated processing and L2 DRAM cache |
US5860119A (en) | 1996-11-25 | 1999-01-12 | Vlsi Technology, Inc. | Data-packet fifo buffer system with end-of-packet flags |
US6005410A (en) | 1996-12-05 | 1999-12-21 | International Business Machines Corporation | Interconnect structure between heterogeneous core regions in a programmable array |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
JP3961028B2 (ja) | 1996-12-27 | 2007-08-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データフロープロセッサ(dfp)の自動的なダイナミックアンロード方法並びに2次元または3次元のプログラミング可能なセルストラクチャを有するモジュール(fpga,dpga等) |
DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
US6427156B1 (en) | 1997-01-21 | 2002-07-30 | Xilinx, Inc. | Configurable logic block with AND gate for efficient multiplication in FPGAS |
EP0858168A1 (de) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Feldprogrammierbarer Gatterprozessor |
EP0858167A1 (de) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Feldprogrammierbarer Prozessor |
DE19704044A1 (de) | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
US5865239A (en) | 1997-02-05 | 1999-02-02 | Micropump, Inc. | Method for making herringbone gears |
US6055619A (en) | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
DE19704742A1 (de) | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US6150837A (en) | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
US5927423A (en) | 1997-03-05 | 1999-07-27 | Massachusetts Institute Of Technology | Reconfigurable footprint mechanism for omnidirectional vehicles |
US6125408A (en) | 1997-03-10 | 2000-09-26 | Compaq Computer Corporation | Resource type prioritization in generating a device configuration |
US5884075A (en) | 1997-03-10 | 1999-03-16 | Compaq Computer Corporation | Conflict resolution using self-contained virtual devices |
US5857097A (en) | 1997-03-10 | 1999-01-05 | Digital Equipment Corporation | Method for identifying reasons for dynamic stall cycles during the execution of a program |
US6085317A (en) | 1997-08-15 | 2000-07-04 | Altera Corporation | Reconfigurable computer architecture using programmable logic devices |
US6507898B1 (en) | 1997-04-30 | 2003-01-14 | Canon Kabushiki Kaisha | Reconfigurable data cache controller |
AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
US6035371A (en) | 1997-05-28 | 2000-03-07 | 3Com Corporation | Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device |
US6421817B1 (en) | 1997-05-29 | 2002-07-16 | Xilinx, Inc. | System and method of computation in a programmable logic device using virtual instructions |
US6047115A (en) | 1997-05-29 | 2000-04-04 | Xilinx, Inc. | Method for configuring FPGA memory planes for virtual hardware computation |
US6339840B1 (en) | 1997-06-02 | 2002-01-15 | Iowa State University Research Foundation, Inc. | Apparatus and method for parallelizing legacy computer code |
US6011407A (en) | 1997-06-13 | 2000-01-04 | Xilinx, Inc. | Field programmable gate array with dedicated computer bus interface and method for configuring both |
US5996048A (en) * | 1997-06-20 | 1999-11-30 | Sun Microsystems, Inc. | Inclusion vector architecture for a level two cache |
US5838988A (en) | 1997-06-25 | 1998-11-17 | Sun Microsystems, Inc. | Computer product for precise architectural update in an out-of-order processor |
US6240502B1 (en) | 1997-06-25 | 2001-05-29 | Sun Microsystems, Inc. | Apparatus for dynamically reconfiguring a processor |
US5966534A (en) | 1997-06-27 | 1999-10-12 | Cooke; Laurence H. | Method for compiling high level programming languages into an integrated processor with reconfigurable logic |
US5970254A (en) | 1997-06-27 | 1999-10-19 | Cooke; Laurence H. | Integrated processor and programmable data path chip for reconfigurable computing |
US6437441B1 (en) | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
US6020760A (en) | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
US6282701B1 (en) | 1997-07-31 | 2001-08-28 | Mutek Solutions, Ltd. | System and method for monitoring and analyzing the execution of computer programs |
US6170051B1 (en) | 1997-08-01 | 2001-01-02 | Micron Technology, Inc. | Apparatus and method for program level parallelism in a VLIW processor |
US6026478A (en) | 1997-08-01 | 2000-02-15 | Micron Technology, Inc. | Split embedded DRAM processor |
US6078736A (en) | 1997-08-28 | 2000-06-20 | Xilinx, Inc. | Method of designing FPGAs for dynamically reconfigurable computing |
US6038656A (en) | 1997-09-12 | 2000-03-14 | California Institute Of Technology | Pipelined completion for asynchronous communication |
JP3612186B2 (ja) | 1997-09-19 | 2005-01-19 | 株式会社ルネサステクノロジ | データ処理装置 |
US6539415B1 (en) | 1997-09-24 | 2003-03-25 | Sony Corporation | Method and apparatus for the allocation of audio/video tasks in a network system |
US5966143A (en) | 1997-10-14 | 1999-10-12 | Motorola, Inc. | Data allocation into multiple memories for concurrent access |
SG82587A1 (en) | 1997-10-21 | 2001-08-21 | Sony Corp | Recording apparatus, recording method, playback apparatus, playback method, recording/playback apparatus, recording/playback method, presentation medium and recording medium |
US6212544B1 (en) | 1997-10-23 | 2001-04-03 | International Business Machines Corporation | Altering thread priorities in a multithreaded processor |
US6076157A (en) | 1997-10-23 | 2000-06-13 | International Business Machines Corporation | Method and apparatus to force a thread switch in a multithreaded processor |
JP4128251B2 (ja) | 1997-10-23 | 2008-07-30 | 富士通株式会社 | 配線密度予測方法およびセル配置装置 |
US6247147B1 (en) | 1997-10-27 | 2001-06-12 | Altera Corporation | Enhanced embedded logic analyzer |
US6122719A (en) | 1997-10-31 | 2000-09-19 | Silicon Spice | Method and apparatus for retiming in a network of multiple context processing elements |
US5915123A (en) | 1997-10-31 | 1999-06-22 | Silicon Spice | Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements |
US6108760A (en) | 1997-10-31 | 2000-08-22 | Silicon Spice | Method and apparatus for position independent reconfiguration in a network of multiple context processing elements |
US6127908A (en) | 1997-11-17 | 2000-10-03 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
JP4197755B2 (ja) | 1997-11-19 | 2008-12-17 | 富士通株式会社 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
US6212650B1 (en) | 1997-11-24 | 2001-04-03 | Xilinx, Inc. | Interactive dubug tool for programmable circuits |
US6091263A (en) | 1997-12-12 | 2000-07-18 | Xilinx, Inc. | Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM |
WO1999031574A1 (en) | 1997-12-17 | 1999-06-24 | Hewlett-Packard Company | Implementation of multipliers in programmable arrays |
DE69827589T2 (de) | 1997-12-17 | 2005-11-03 | Elixent Ltd. | Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen |
DE69841256D1 (de) | 1997-12-17 | 2009-12-10 | Panasonic Corp | Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten |
DE69737750T2 (de) | 1997-12-17 | 2008-03-06 | Hewlett-Packard Development Co., L.P., Houston | Erst- und Zweitprozessoren verwendetes Verfahren |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US6049222A (en) | 1997-12-30 | 2000-04-11 | Xilinx, Inc | Configuring an FPGA using embedded memory |
US6260114B1 (en) | 1997-12-30 | 2001-07-10 | Mcmz Technology Innovations, Llc | Computer cache memory windowing |
US6172520B1 (en) | 1997-12-30 | 2001-01-09 | Xilinx, Inc. | FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA |
US6301706B1 (en) | 1997-12-31 | 2001-10-09 | Elbrus International Limited | Compiler method and apparatus for elimination of redundant speculative computations from innermost loops |
US6105106A (en) | 1997-12-31 | 2000-08-15 | Micron Technology, Inc. | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times |
US6216223B1 (en) | 1998-01-12 | 2001-04-10 | Billions Of Operations Per Second, Inc. | Methods and apparatus to dynamically reconfigure the instruction pipeline of an indirect very long instruction word scalable processor |
US6034538A (en) | 1998-01-21 | 2000-03-07 | Lucent Technologies Inc. | Virtual logic system for reconfigurable hardware |
WO1999038071A1 (en) | 1998-01-26 | 1999-07-29 | Chameleon Systems, Inc. | Reconfigurable logic for table lookup |
US6230307B1 (en) | 1998-01-26 | 2001-05-08 | Xilinx, Inc. | System and method for programming the hardware of field programmable gate arrays (FPGAs) and related reconfiguration resources as if they were software by creating hardware objects |
US6366999B1 (en) | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
KR100572945B1 (ko) | 1998-02-04 | 2006-04-24 | 텍사스 인스트루먼츠 인코포레이티드 | 효율적으로 접속 가능한 하드웨어 보조 처리기를 구비하는디지탈 신호 처리기 |
US6086628A (en) | 1998-02-17 | 2000-07-11 | Lucent Technologies Inc. | Power-related hardware-software co-synthesis of heterogeneous distributed embedded systems |
US7152027B2 (en) | 1998-02-17 | 2006-12-19 | National Instruments Corporation | Reconfigurable test system |
US6198304B1 (en) | 1998-02-23 | 2001-03-06 | Xilinx, Inc. | Programmable logic device |
US6096091A (en) | 1998-02-24 | 2000-08-01 | Advanced Micro Devices, Inc. | Dynamically reconfigurable logic networks interconnected by fall-through FIFOs for flexible pipeline processing in a system-on-a-chip |
DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
US6088800A (en) | 1998-02-27 | 2000-07-11 | Mosaid Technologies, Incorporated | Encryption processor with shared memory interconnect |
US6298043B1 (en) | 1998-03-28 | 2001-10-02 | Nortel Networks Limited | Communication system architecture and a connection verification mechanism therefor |
US6374286B1 (en) | 1998-04-06 | 2002-04-16 | Rockwell Collins, Inc. | Real time processor capable of concurrently running multiple independent JAVA machines |
US6456628B1 (en) | 1998-04-17 | 2002-09-24 | Intelect Communications, Inc. | DSP intercommunication network |
US6084429A (en) | 1998-04-24 | 2000-07-04 | Xilinx, Inc. | PLD having a window pane architecture with segmented and staggered interconnect wiring between logic block arrays |
US6421808B1 (en) | 1998-04-24 | 2002-07-16 | Cadance Design Systems, Inc. | Hardware design language for the design of integrated circuits |
US6173419B1 (en) | 1998-05-14 | 2001-01-09 | Advanced Technology Materials, Inc. | Field programmable gate array (FPGA) emulator for debugging software |
US6449283B1 (en) | 1998-05-15 | 2002-09-10 | Polytechnic University | Methods and apparatus for providing a fast ring reservation arbitration |
US5999990A (en) | 1998-05-18 | 1999-12-07 | Motorola, Inc. | Communicator having reconfigurable resources |
US6298396B1 (en) | 1998-06-01 | 2001-10-02 | Advanced Micro Devices, Inc. | System for loading a current buffer desciptor register with a value different from current value to cause a previously read buffer descriptor to be read again |
US6092174A (en) | 1998-06-01 | 2000-07-18 | Context, Inc. | Dynamically reconfigurable distributed integrated circuit processor and method |
JP3123977B2 (ja) | 1998-06-04 | 2001-01-15 | 日本電気株式会社 | プログラマブル機能ブロック |
US6282627B1 (en) | 1998-06-29 | 2001-08-28 | Chameleon Systems, Inc. | Integrated processor and programmable data path chip for reconfigurable computing |
US6202182B1 (en) | 1998-06-30 | 2001-03-13 | Lucent Technologies Inc. | Method and apparatus for testing field programmable gate arrays |
DE69803373T2 (de) | 1998-07-06 | 2002-08-14 | Hewlett Packard Co | Verdrahtung von Zellen in logischen Feldern |
WO2001006371A1 (en) | 1998-07-21 | 2001-01-25 | Seagate Technology Llc | Improved memory system apparatus and method |
EP0974898A3 (de) | 1998-07-24 | 2008-12-24 | Interuniversitair Microelektronica Centrum Vzw | Verfahren zur Bestimmung einer speicherbandbreiteoptimierten Speicherorganisation von einer im wesentlichen digitalen Vorrichtung |
SE516920C2 (sv) | 1998-08-04 | 2002-03-19 | Kent Loerd | Metod för framställning av etikettmaterial |
US6137307A (en) | 1998-08-04 | 2000-10-24 | Xilinx, Inc. | Structure and method for loading wide frames of data from a narrow input bus |
US20020152060A1 (en) | 1998-08-31 | 2002-10-17 | Tseng Ping-Sheng | Inter-chip communication system |
JP2000076066A (ja) | 1998-09-02 | 2000-03-14 | Fujitsu Ltd | 信号処理回路 |
US7100026B2 (en) | 2001-05-30 | 2006-08-29 | The Massachusetts Institute Of Technology | System and method for performing efficient conditional vector operations for data parallel architectures involving both input and conditional vector values |
US6205458B1 (en) | 1998-09-21 | 2001-03-20 | Rn2R, L.L.C. | Adder and multiplier circuits employing logic gates having discrete, weighted inputs and methods of performing combinatorial operations therewith |
JP3551353B2 (ja) | 1998-10-02 | 2004-08-04 | 株式会社日立製作所 | データ再配置方法 |
US6215326B1 (en) | 1998-11-18 | 2001-04-10 | Altera Corporation | Programmable logic device architecture with super-regions having logic regions and a memory region |
DE69910826T2 (de) | 1998-11-20 | 2004-06-17 | Altera Corp., San Jose | Rechnersystem mit rekonfigurierbarer programmierbarer logik-vorrichtung |
US6977649B1 (en) | 1998-11-23 | 2005-12-20 | 3Dlabs, Inc. Ltd | 3D graphics rendering with selective read suspend |
JP2000181566A (ja) | 1998-12-14 | 2000-06-30 | Mitsubishi Electric Corp | マルチクロック並列処理装置 |
US6044030A (en) | 1998-12-21 | 2000-03-28 | Philips Electronics North America Corporation | FIFO unit with single pointer |
US6434695B1 (en) | 1998-12-23 | 2002-08-13 | Apple Computer, Inc. | Computer operating system using compressed ROM image in RAM |
US6757847B1 (en) | 1998-12-29 | 2004-06-29 | International Business Machines Corporation | Synchronization for system analysis |
US6496902B1 (en) | 1998-12-31 | 2002-12-17 | Cray Inc. | Vector and scalar data cache for a vector multiprocessor |
JP3585800B2 (ja) | 1999-01-13 | 2004-11-04 | 株式会社東芝 | 情報処理装置 |
US6539438B1 (en) | 1999-01-15 | 2003-03-25 | Quickflex Inc. | Reconfigurable computing system and method and apparatus employing same |
US6490695B1 (en) | 1999-01-22 | 2002-12-03 | Sun Microsystems, Inc. | Platform independent memory image analysis architecture for debugging a computer program |
US6321298B1 (en) | 1999-01-25 | 2001-11-20 | International Business Machines Corporation | Full cache coherency across multiple raid controllers |
DE10028397A1 (de) | 2000-06-13 | 2001-12-20 | Pact Inf Tech Gmbh | Registrierverfahren |
US6243808B1 (en) | 1999-03-08 | 2001-06-05 | Chameleon Systems, Inc. | Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups |
US6512804B1 (en) | 1999-04-07 | 2003-01-28 | Applied Micro Circuits Corporation | Apparatus and method for multiple serial data synchronization using channel-lock FIFO buffers optimized for jitter |
GB9909196D0 (en) | 1999-04-21 | 1999-06-16 | Texas Instruments Ltd | Transfer controller with hub and ports architecture |
US6286134B1 (en) | 1999-04-23 | 2001-09-04 | Sun Microsystems, Inc. | Instruction selection in a multi-platform environment |
JP2000311156A (ja) | 1999-04-27 | 2000-11-07 | Mitsubishi Electric Corp | 再構成可能並列計算機 |
US6381624B1 (en) | 1999-04-29 | 2002-04-30 | Hewlett-Packard Company | Faster multiply/accumulator |
US6298472B1 (en) | 1999-05-07 | 2001-10-02 | Chameleon Systems, Inc. | Behavioral silicon construct architecture and mapping |
US7007096B1 (en) | 1999-05-12 | 2006-02-28 | Microsoft Corporation | Efficient splitting and mixing of streaming-data frames for processing through multiple processing modules |
US6748440B1 (en) | 1999-05-12 | 2004-06-08 | Microsoft Corporation | Flow of streaming data through multiple processing modules |
US6211697B1 (en) | 1999-05-25 | 2001-04-03 | Actel | Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure |
US6337106B1 (en) * | 1999-06-01 | 2002-01-08 | Rohm And Haas | Method of producing a two-pack fast-setting waterborne paint composition and the paint composition therefrom |
DE19926538A1 (de) | 1999-06-10 | 2000-12-14 | Pact Inf Tech Gmbh | Hardware und Betriebsverfahren |
EP1061439A1 (de) | 1999-06-15 | 2000-12-20 | Hewlett-Packard Company | Speicher und Befehlen in Rechnerarchitektur mit Prozessor und Coprozessor |
US6757892B1 (en) | 1999-06-24 | 2004-06-29 | Sarnoff Corporation | Method for determining an optimal partitioning of data among several memories |
US6347346B1 (en) | 1999-06-30 | 2002-02-12 | Chameleon Systems, Inc. | Local memory unit system with global access for use on reconfigurable chips |
JP3420121B2 (ja) | 1999-06-30 | 2003-06-23 | Necエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
GB2352548B (en) | 1999-07-26 | 2001-06-06 | Sun Microsystems Inc | Method and apparatus for executing standard functions in a computer system |
US6745317B1 (en) | 1999-07-30 | 2004-06-01 | Broadcom Corporation | Three level direct communication connections between neighboring multiple context processing elements |
US6370596B1 (en) | 1999-08-03 | 2002-04-09 | Chameleon Systems, Inc. | Logic flag registers for monitoring processing system events |
US6341318B1 (en) | 1999-08-10 | 2002-01-22 | Chameleon Systems, Inc. | DMA data streaming |
US6204687B1 (en) | 1999-08-13 | 2001-03-20 | Xilinx, Inc. | Method and structure for configuring FPGAS |
US6507947B1 (en) | 1999-08-20 | 2003-01-14 | Hewlett-Packard Company | Programmatic synthesis of processor element arrays |
US6438747B1 (en) | 1999-08-20 | 2002-08-20 | Hewlett-Packard Company | Programmatic iteration scheduling for parallel processors |
US6606704B1 (en) | 1999-08-31 | 2003-08-12 | Intel Corporation | Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode |
US6311200B1 (en) | 1999-09-23 | 2001-10-30 | Chameleon Systems, Inc. | Reconfigurable program sum of products generator |
US6349346B1 (en) | 1999-09-23 | 2002-02-19 | Chameleon Systems, Inc. | Control fabric unit including associated configuration memory and PSOP state machine adapted to provide configuration address to reconfigurable functional unit |
US6288566B1 (en) | 1999-09-23 | 2001-09-11 | Chameleon Systems, Inc. | Configuration state memory for functional blocks on a reconfigurable chip |
US6631487B1 (en) | 1999-09-27 | 2003-10-07 | Lattice Semiconductor Corp. | On-line testing of field programmable gate array resources |
DE19946752A1 (de) | 1999-09-29 | 2001-04-12 | Infineon Technologies Ag | Rekonfigurierbares Gate-Array |
US6412043B1 (en) | 1999-10-01 | 2002-06-25 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
US6598128B1 (en) | 1999-10-01 | 2003-07-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
US6665758B1 (en) | 1999-10-04 | 2003-12-16 | Ncr Corporation | Software sanity monitor |
US6434642B1 (en) | 1999-10-07 | 2002-08-13 | Xilinx, Inc. | FIFO memory system and method with improved determination of full and empty conditions and amount of data stored |
JP2001167066A (ja) | 1999-12-08 | 2001-06-22 | Nec Corp | プロセッサ間通信方法及びマルチプロセッサシステム |
US6625654B1 (en) | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
US6633181B1 (en) | 1999-12-30 | 2003-10-14 | Stretch, Inc. | Multi-scale programmable array |
EP1630686B1 (de) | 2000-01-07 | 2009-03-25 | Nippon Telegraph and Telephone Corporation | Funktionsrekonfigurierbare Halbleitervorrichtung und integrierte Schaltung zum Konfigurieren der Halbleitervorrichtung |
JP2001202236A (ja) | 2000-01-20 | 2001-07-27 | Fuji Xerox Co Ltd | プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法 |
AU2001231244A1 (en) | 2000-01-28 | 2001-08-07 | Morphics Technology, Inc. | A method of generating a configuration for a configurable spread spectrum communication device |
US6496971B1 (en) | 2000-02-07 | 2002-12-17 | Xilinx, Inc. | Supporting multiple FPGA configuration modes using dedicated on-chip processor |
US6487709B1 (en) | 2000-02-09 | 2002-11-26 | Xilinx, Inc. | Run-time routing for programmable logic devices |
US6519674B1 (en) | 2000-02-18 | 2003-02-11 | Chameleon Systems, Inc. | Configuration bits layout |
JP2001236221A (ja) | 2000-02-21 | 2001-08-31 | Keisuke Shindo | マルチスレッドを利用するパイプライン並列プロセッサ |
WO2001063434A1 (en) | 2000-02-24 | 2001-08-30 | Bops, Incorporated | Methods and apparatus for dual-use coprocessing/debug interface |
JP3674515B2 (ja) | 2000-02-25 | 2005-07-20 | 日本電気株式会社 | アレイ型プロセッサ |
US6434672B1 (en) | 2000-02-29 | 2002-08-13 | Hewlett-Packard Company | Methods and apparatus for improving system performance with a shared cache memory |
US6539477B1 (en) | 2000-03-03 | 2003-03-25 | Chameleon Systems, Inc. | System and method for control synthesis using a reachable states look-up table |
KR100841411B1 (ko) | 2000-03-14 | 2008-06-25 | 소니 가부시끼 가이샤 | 전송장치, 수신장치, 전송방법, 수신방법과 기록매체 |
US6657457B1 (en) | 2000-03-15 | 2003-12-02 | Intel Corporation | Data transfer on reconfigurable chip |
US6871341B1 (en) | 2000-03-24 | 2005-03-22 | Intel Corporation | Adaptive scheduling of function cells in dynamic reconfigurable logic |
US6624819B1 (en) | 2000-05-01 | 2003-09-23 | Broadcom Corporation | Method and system for providing a flexible and efficient processor for use in a graphics processing system |
US6362650B1 (en) | 2000-05-18 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for incorporating a multiplier into an FPGA |
US6373779B1 (en) | 2000-05-19 | 2002-04-16 | Xilinx, Inc. | Block RAM having multiple configurable write modes for use in a field programmable gate array |
US6725334B2 (en) | 2000-06-09 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Method and system for exclusive two-level caching in a chip-multiprocessor |
US7340596B1 (en) | 2000-06-12 | 2008-03-04 | Altera Corporation | Embedded processor with watchdog timer for programmable logic |
JP2004506261A (ja) | 2000-06-13 | 2004-02-26 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | パイプラインctプロトコルおよびct通信 |
US6285624B1 (en) | 2000-07-08 | 2001-09-04 | Han-Ping Chen | Multilevel memory access method |
DE10036627A1 (de) | 2000-07-24 | 2002-02-14 | Pact Inf Tech Gmbh | Integrierter Schaltkreis |
DE10129237A1 (de) | 2000-10-09 | 2002-04-18 | Pact Inf Tech Gmbh | Verfahren zur Bearbeitung von Daten |
JP2002041489A (ja) | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | 同期信号生成回路、それを用いたプロセッサシステムおよび同期信号生成方法 |
US6538468B1 (en) | 2000-07-31 | 2003-03-25 | Cypress Semiconductor Corporation | Method and apparatus for multiple boot-up functionalities for a programmable logic device (PLD) |
US6542844B1 (en) | 2000-08-02 | 2003-04-01 | International Business Machines Corporation | Method and apparatus for tracing hardware states using dynamically reconfigurable test circuits |
US6754805B1 (en) | 2000-08-07 | 2004-06-22 | Transwitch Corporation | Method and apparatus for configurable multi-cell digital signal processing employing global parallel configuration |
EP1356400A2 (de) | 2000-08-07 | 2003-10-29 | Altera Corporation | Kommunikationsschnittstelle zwischen geräten |
EP1182559B1 (de) | 2000-08-21 | 2009-01-21 | Texas Instruments Incorporated | Mikroprozessor |
US7249351B1 (en) | 2000-08-30 | 2007-07-24 | Broadcom Corporation | System and method for preparing software for execution in a dynamically configurable hardware environment |
US6829697B1 (en) | 2000-09-06 | 2004-12-07 | International Business Machines Corporation | Multiple logical interfaces to a shared coprocessor resource |
US6538470B1 (en) | 2000-09-18 | 2003-03-25 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
US6518787B1 (en) | 2000-09-21 | 2003-02-11 | Triscend Corporation | Input/output architecture for efficient configuration of programmable input/output cells |
US20040015899A1 (en) | 2000-10-06 | 2004-01-22 | Frank May | Method for processing data |
ATE437476T1 (de) | 2000-10-06 | 2009-08-15 | Pact Xpp Technologies Ag | Zellenanordnung mit segmentierter zwischenzellstruktur |
US6525678B1 (en) | 2000-10-06 | 2003-02-25 | Altera Corporation | Configuring a programmable logic device |
US20020045952A1 (en) | 2000-10-12 | 2002-04-18 | Blemel Kenneth G. | High performance hybrid micro-computer |
US6398383B1 (en) | 2000-10-30 | 2002-06-04 | Yu-Hwei Huang | Flashlight carriable on one's person |
JP3636986B2 (ja) | 2000-12-06 | 2005-04-06 | 松下電器産業株式会社 | 半導体集積回路 |
GB2370380B (en) | 2000-12-19 | 2003-12-31 | Picochip Designs Ltd | Processor architecture |
EP1346280A1 (de) | 2000-12-20 | 2003-09-24 | Koninklijke Philips Electronics N.V. | Datenverarbeitungseinrichtung mit einer konfigurierbaren funktionseinheit |
US6426649B1 (en) | 2000-12-29 | 2002-07-30 | Quicklogic Corporation | Architecture for field programmable gate array |
US6483343B1 (en) | 2000-12-29 | 2002-11-19 | Quicklogic Corporation | Configurable computational unit embedded in a programmable device |
US6392912B1 (en) | 2001-01-10 | 2002-05-21 | Chameleon Systems, Inc. | Loading data plane on reconfigurable chip |
US7020673B2 (en) | 2001-01-19 | 2006-03-28 | Sony Corporation | Reconfigurable arithmetic device and arithmetic system including that arithmetic device and address generation device and interleave device applicable to arithmetic system |
US20020099759A1 (en) | 2001-01-24 | 2002-07-25 | Gootherts Paul David | Load balancer with starvation avoidance |
US6847370B2 (en) | 2001-02-20 | 2005-01-25 | 3D Labs, Inc., Ltd. | Planar byte memory organization with linear access |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US6792588B2 (en) | 2001-04-02 | 2004-09-14 | Intel Corporation | Faster scalable floorplan which enables easier data control flow |
US20020143505A1 (en) | 2001-04-02 | 2002-10-03 | Doron Drusinsky | Implementing a finite state machine using concurrent finite state machines with delayed communications and no shared control signals |
US6836849B2 (en) | 2001-04-05 | 2004-12-28 | International Business Machines Corporation | Method and apparatus for controlling power and performance in a multiprocessing system according to customer level operational requirements |
US20030086300A1 (en) | 2001-04-06 | 2003-05-08 | Gareth Noyes | FPGA coprocessing system |
US6836842B1 (en) | 2001-04-24 | 2004-12-28 | Xilinx, Inc. | Method of partial reconfiguration of a PLD in which only updated portions of configuration data are selected for reconfiguring the PLD |
US6999984B2 (en) | 2001-05-02 | 2006-02-14 | Intel Corporation | Modification to reconfigurable functional unit in a reconfigurable chip to perform linear feedback shift register function |
US6802026B1 (en) | 2001-05-15 | 2004-10-05 | Xilinx, Inc. | Parameterizable and reconfigurable debugger core generators |
US6976239B1 (en) | 2001-06-12 | 2005-12-13 | Altera Corporation | Methods and apparatus for implementing parameterizable processors and peripherals |
ATE478381T1 (de) | 2001-06-20 | 2010-09-15 | Richter Thomas | Verfahren zur bearbeitung von daten |
JP3580785B2 (ja) | 2001-06-29 | 2004-10-27 | 株式会社半導体理工学研究センター | ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法 |
US7043416B1 (en) | 2001-07-27 | 2006-05-09 | Lsi Logic Corporation | System and method for state restoration in a diagnostic module for a high-speed microprocessor |
US7383421B2 (en) | 2002-12-05 | 2008-06-03 | Brightscale, Inc. | Cellular engine for a data processing system |
US7036114B2 (en) | 2001-08-17 | 2006-04-25 | Sun Microsystems, Inc. | Method and apparatus for cycle-based computation |
US6874108B1 (en) | 2001-08-27 | 2005-03-29 | Agere Systems Inc. | Fault tolerant operation of reconfigurable devices utilizing an adjustable system clock |
US6868476B2 (en) | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
US7216204B2 (en) | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
US7472230B2 (en) | 2001-09-14 | 2008-12-30 | Hewlett-Packard Development Company, L.P. | Preemptive write back controller |
US20030056091A1 (en) | 2001-09-14 | 2003-03-20 | Greenberg Craig B. | Method of scheduling in a reconfigurable hardware architecture with multiple hardware configurations |
US20030055861A1 (en) | 2001-09-18 | 2003-03-20 | Lai Gary N. | Multipler unit in reconfigurable chip |
US20030052711A1 (en) | 2001-09-19 | 2003-03-20 | Taylor Bradley L. | Despreader/correlator unit for use in reconfigurable chip |
US6854073B2 (en) | 2001-09-25 | 2005-02-08 | International Business Machines Corporation | Debugger program time monitor |
US6625631B2 (en) | 2001-09-28 | 2003-09-23 | Intel Corporation | Component reduction in montgomery multiplier processing element |
US6798239B2 (en) | 2001-09-28 | 2004-09-28 | Xilinx, Inc. | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
US7000161B1 (en) | 2001-10-15 | 2006-02-14 | Altera Corporation | Reconfigurable programmable logic system with configuration recovery mode |
US20060264508A1 (en) | 2001-10-16 | 2006-11-23 | Stone Richard A | Modulation of ocular growth and myopia by gaba drugs |
AU2002357739A1 (en) | 2001-11-16 | 2003-06-10 | Morpho Technologies | Viterbi convolutional coding method and apparatus |
US6886092B1 (en) | 2001-11-19 | 2005-04-26 | Xilinx, Inc. | Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion |
US6668237B1 (en) | 2002-01-17 | 2003-12-23 | Xilinx, Inc. | Run-time reconfigurable testing of programmable logic devices |
US20030154349A1 (en) | 2002-01-24 | 2003-08-14 | Berg Stefan G. | Program-directed cache prefetching for media processors |
DE20221985U1 (de) | 2002-02-01 | 2010-03-04 | Tridonicatco Gmbh & Co. Kg | Elektronisches Vorschaltgerät für Gasentladungslampe |
US6476634B1 (en) | 2002-02-01 | 2002-11-05 | Xilinx, Inc. | ALU implementation in single PLD logic cell |
US6732354B2 (en) | 2002-04-23 | 2004-05-04 | Quicksilver Technology, Inc. | Method, system and software for programming reconfigurable hardware |
US6961924B2 (en) | 2002-05-21 | 2005-11-01 | International Business Machines Corporation | Displaying variable usage while debugging |
US20070083730A1 (en) | 2003-06-17 | 2007-04-12 | Martin Vorbach | Data processing device and method |
WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US6976131B2 (en) | 2002-08-23 | 2005-12-13 | Intel Corporation | Method and apparatus for shared cache coherency for a chip multiprocessor or multiprocessor system |
US6908227B2 (en) | 2002-08-23 | 2005-06-21 | Intel Corporation | Apparatus for thermal management of multiple core microprocessors |
US6957306B2 (en) | 2002-09-09 | 2005-10-18 | Broadcom Corporation | System and method for controlling prefetching |
US6803787B1 (en) | 2002-09-25 | 2004-10-12 | Lattice Semiconductor Corp. | State machine in a programmable logic device |
US6802206B2 (en) | 2002-10-11 | 2004-10-12 | American Axle & Manufacturing, Inc. | Torsional actuation NVH test method |
US7873811B1 (en) | 2003-03-10 | 2011-01-18 | The United States Of America As Represented By The United States Department Of Energy | Polymorphous computing fabric |
US7412581B2 (en) | 2003-10-28 | 2008-08-12 | Renesas Technology America, Inc. | Processor for virtual machines and method therefor |
US7840627B2 (en) | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Digital signal processing circuit having input register blocks |
US8495122B2 (en) | 2003-12-29 | 2013-07-23 | Xilinx, Inc. | Programmable device with dynamic DSP architecture |
US7472155B2 (en) | 2003-12-29 | 2008-12-30 | Xilinx, Inc. | Programmable logic device with cascading DSP slices |
US7870182B2 (en) | 2003-12-29 | 2011-01-11 | Xilinx Inc. | Digital signal processing circuit having an adder circuit with carry-outs |
US7567997B2 (en) | 2003-12-29 | 2009-07-28 | Xilinx, Inc. | Applications of cascading DSP slices |
US7038952B1 (en) | 2004-05-04 | 2006-05-02 | Xilinx, Inc. | Block RAM with embedded FIFO buffer |
US7455450B2 (en) | 2005-10-07 | 2008-11-25 | Advanced Micro Devices, Inc. | Method and apparatus for temperature sensing in integrated circuits |
US7759968B1 (en) | 2006-09-27 | 2010-07-20 | Xilinx, Inc. | Method of and system for verifying configuration data |
US7971051B2 (en) | 2007-09-27 | 2011-06-28 | Fujitsu Limited | FPGA configuration protection and control using hardware watchdog timer |
US20090193384A1 (en) | 2008-01-25 | 2009-07-30 | Mihai Sima | Shift-enabled reconfigurable device |
JP2010277303A (ja) | 2009-05-28 | 2010-12-09 | Renesas Electronics Corp | 半導体装置及び異常検出方法 |
-
1996
- 1996-12-20 DE DE19654595A patent/DE19654595A1/de not_active Withdrawn
-
1997
- 1997-10-08 US US08/947,254 patent/US6119181A/en not_active Expired - Lifetime
- 1997-12-21 DE DE19781483T patent/DE19781483D2/de not_active Expired - Lifetime
- 1997-12-21 EP EP03008165A patent/EP1361517A3/de not_active Withdrawn
- 1997-12-21 DE DE59710354T patent/DE59710354D1/de not_active Expired - Lifetime
- 1997-12-21 EP EP97953672A patent/EP0951682B1/de not_active Expired - Lifetime
- 1997-12-21 CA CA002277134A patent/CA2277134A1/en not_active Abandoned
- 1997-12-21 JP JP52707698A patent/JP2001506785A/ja active Pending
- 1997-12-21 AT AT97953672T patent/ATE243868T1/de not_active IP Right Cessation
- 1997-12-21 WO PCT/DE1997/003013 patent/WO1998028697A1/de active IP Right Grant
- 1997-12-21 AU AU57488/98A patent/AU5748898A/en not_active Abandoned
-
2008
- 2008-01-10 US US12/008,543 patent/US7650448B2/en not_active Expired - Fee Related
-
2009
- 2009-12-03 US US12/630,139 patent/US7899962B2/en not_active Expired - Fee Related
-
2010
- 2010-07-21 US US12/840,742 patent/US8195856B2/en not_active Expired - Fee Related
Cited By (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6728871B1 (en) | 1996-12-09 | 2004-04-27 | Pact Xpp Technologies Ag | Runtime configurable arithmetic and logic cell |
US8156312B2 (en) | 1996-12-09 | 2012-04-10 | Martin Vorbach | Processor chip for reconfigurable data processing, for processing numeric and logic operations and including function and interconnection control units |
US6425068B1 (en) | 1996-12-09 | 2002-07-23 | Pact Gmbh | Unit for processing numeric and logic operations for use in central processing units (cpus), multiprocessor systems, data-flow processors (dsps), systolic processors and field programmable gate arrays (epgas) |
US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
US8195856B2 (en) | 1996-12-20 | 2012-06-05 | Martin Vorbach | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US7899962B2 (en) | 1996-12-20 | 2011-03-01 | Martin Vorbach | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
US6513077B2 (en) | 1996-12-20 | 2003-01-28 | Pact Gmbh | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US6721830B2 (en) | 1996-12-20 | 2004-04-13 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
US6477643B1 (en) | 1996-12-27 | 2002-11-05 | Pact Gmbh | Process for automatic dynamic reloading of data flow processors (dfps) and units with two-or-three-dimensional programmable cell architectures (fpgas, dpgas, and the like) |
USRE44383E1 (en) | 1997-02-08 | 2013-07-16 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US6526520B1 (en) | 1997-02-08 | 2003-02-25 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable unit |
USRE45223E1 (en) | 1997-02-08 | 2014-10-28 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
USRE45109E1 (en) | 1997-02-08 | 2014-09-02 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
US6571381B1 (en) | 1998-02-25 | 2003-05-27 | Pact Xpp Technologies Ag | Method for deadlock-free configuration of dataflow processors and modules with a two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US6687788B2 (en) | 1998-02-25 | 2004-02-03 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two-or multidimensional programmable cell structure (FPGAs, DPGAs , etc.) |
US6480937B1 (en) | 1998-02-25 | 2002-11-12 | Pact Informationstechnologie Gmbh | Method for hierarchical caching of configuration data having dataflow processors and modules having two-or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)-- |
US8468329B2 (en) | 1999-02-25 | 2013-06-18 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
US8726250B2 (en) | 1999-06-10 | 2014-05-13 | Pact Xpp Technologies Ag | Configurable logic integrated circuit having a multidimensional structure of configurable elements |
US8312200B2 (en) | 1999-06-10 | 2012-11-13 | Martin Vorbach | Processor chip including a plurality of cache elements connected to a plurality of processor cores |
US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
WO2002008964A3 (de) * | 2000-07-24 | 2003-10-23 | Pact Informationstechnolgie Gm | Integrierter schaltkreis |
WO2002008964A2 (de) * | 2000-07-24 | 2002-01-31 | Pact Informationstechnolgie Gmbh | Integrierter schaltkreis |
US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
US8471593B2 (en) | 2000-10-06 | 2013-06-25 | Martin Vorbach | Logic cell array and bus system |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US8145881B2 (en) | 2001-03-05 | 2012-03-27 | Martin Vorbach | Data processing device and method |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US8312301B2 (en) | 2001-03-05 | 2012-11-13 | Martin Vorbach | Methods and devices for treating and processing data |
US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US8429385B2 (en) | 2001-09-03 | 2013-04-23 | Martin Vorbach | Device including a field having function cells and information providing cells controlled by the function cells |
US8069373B2 (en) | 2001-09-03 | 2011-11-29 | Martin Vorbach | Method for debugging reconfigurable architectures |
US8407525B2 (en) | 2001-09-03 | 2013-03-26 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US8281265B2 (en) | 2002-08-07 | 2012-10-02 | Martin Vorbach | Method and device for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
DE10238057A1 (de) * | 2002-08-20 | 2004-03-04 | Universität Mannheim | Verfahren und Vorrichtung zur Auswahl und zum Vergleich physikalischer Eigenschaften in Parameterfolgen |
US7928763B2 (en) | 2002-09-06 | 2011-04-19 | Martin Vorbach | Multi-core processing system |
US8803552B2 (en) | 2002-09-06 | 2014-08-12 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
US7782087B2 (en) | 2002-09-06 | 2010-08-24 | Martin Vorbach | Reconfigurable sequencer structure |
US8310274B2 (en) | 2002-09-06 | 2012-11-13 | Martin Vorbach | Reconfigurable sequencer structure |
US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
Also Published As
Publication number | Publication date |
---|---|
DE19781483D2 (de) | 2000-01-05 |
US6119181A (en) | 2000-09-12 |
EP0951682A1 (de) | 1999-10-27 |
US8195856B2 (en) | 2012-06-05 |
WO1998028697A1 (de) | 1998-07-02 |
US7650448B2 (en) | 2010-01-19 |
ATE243868T1 (de) | 2003-07-15 |
US20080222329A1 (en) | 2008-09-11 |
AU5748898A (en) | 1998-07-17 |
US20100082863A1 (en) | 2010-04-01 |
US7899962B2 (en) | 2011-03-01 |
DE59710354D1 (de) | 2003-07-31 |
EP0951682B1 (de) | 2003-06-25 |
EP1361517A3 (de) | 2005-06-08 |
US20100287318A1 (en) | 2010-11-11 |
JP2001506785A (ja) | 2001-05-22 |
EP1361517A2 (de) | 2003-11-12 |
CA2277134A1 (en) | 1998-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19654595A1 (de) | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen | |
US6721830B2 (en) | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures | |
EP0948842B1 (de) | VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.) | |
EP1329816B1 (de) | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) | |
DE60213601T2 (de) | Programmierbare hardwarelogik, welche ein programmierbares interface und eine zentrale recheneinheit beinhaltet | |
EP0577919B1 (de) | Zugriffssteuerung für gekoppelte maskenprogrammierte Mikrocontroller | |
EP1057117B1 (de) | VERFAHREN ZUM HIERARCHISCHEN CACHEN VON KONFIGURATIONSDATEN VON DATENFLUSSPROZESSOREN UND BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALER PROGRAMMIERBARER ZELLSTRUKTUR (FPGAs, DPGAs, o.dgl.) | |
DE102019122363A1 (de) | Programmierbare doppelreihige arbeitsspeichermodul-beschleunigerkarte (dimm-beschleunigerkarte) | |
EP0943129A1 (de) | EINHEIT ZUR VERARBEITUNG VON NUMERISCHEN UND LOGISCHEN OPERATIONEN, ZUM EINSATZ IN PROZESSOREN (CPUs), MEHRRECHNERSYSTEMEN | |
WO1998035294A2 (de) | Internes bussystem für dfps, sowie bausteine mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen, zur bewältigung grosser datenmengen mit hohem vernetzungsaufwand | |
DE102005048581B4 (de) | Teilnehmerschnittstelle zwischen einem FlexRay-Kommunikationsbaustein und einem FlexRay-Teilnehmer und Verfahren zur Übertragung von Botschaften über eine solche Schnittstelle | |
EP1540507B1 (de) | Vorrichtung zur datenverarbeitung mit einem feld rekonfigurierbarer elemente | |
EP1789889B1 (de) | Rechnereinrichtung mit rekonfigurierbarer architektur zur aufnahme eines globalen zellularen automaten | |
EP1308846B1 (de) | Datenübertragungseinrichtung | |
DE10006970B4 (de) | Netzwerk-Controller | |
DE10047574C2 (de) | Prozessorbusanordnung | |
DE102020116872A1 (de) | Verfahren zur Programmierung einer programmierbaren Gatteranordnung in einem verteilten Computersystem | |
DD265016A1 (de) | Mikrorechner-zentraleinheit mit minimalbussystem |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8143 | Lapsed due to claiming internal priority |