DE19738181A1 - Schutzschaltkreis für integrierte Schaltungen - Google Patents
Schutzschaltkreis für integrierte SchaltungenInfo
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- H02H9/048—Anti-latching or quenching devices, i.e. bringing the protection device back to its normal state after a protection action
Description
Die Erfindung betrifft einen Schutzschaltkreis für integrierte
Schaltungen nach dem Oberbegriff des Anspruchs 1.
Auf komplementären Metalloxidhalbleitern (CMOS) beruhende in
tegrierte Schaltkreise (ICs) sind aufgrund des geringen Abstandes zwi
schen n-Kanal- und p-Kanal-Transistoren naturgemäß anfällig für Latch-up-Effekte.
Zusammen mit dem das Substrat des integrierten CMOS-Bauele
ments bildenden Halbleitermaterial können die Diffusionsbereiche inner
halb des Bauelements parasitäre Transistoren bilden.
Latch-up ist ein Hochstromzustand, der mit einem Zusammen
bruch oder einem Niederspannungszustand aufgrund eines Pfades mit sehr
geringem Widerstand zwischen der VDD-Versorgungsspannung und der Erdung
der Schaltung einhergeht. Wenn die parasitären Transistoren entsprechend
vorgespannt sind, können die Transistoren im Latch-up-Zustand die Ver
sorgungsspannung mit dem Erdungspotential wirksam kurzschließen, so daß
ein sehr hoher Strom durch den integrierten Schaltkreis fließt. Dieser
Hochstromzustand kann durch kurzzeitige Strahlung oder durch bestimmte
elektronische Anregungen ausgelöst werden. Bestenfalls führt der Latch-up-Effekt
zu einer Unterbrechung der durch das CMOS-Bauelement durchge
führten Logikprozesse und schlimmstenfalls zu einer Zerstörung des Bau
elements. Außerdem stellt der Latch-up-Effekt weiterhin ein wachsendes
Problem aufgrund immer geringerer Abmessungen von Bauelementen und der
Verwendung nicht-epitaktischer Substrate bei der Herstellung integrier
ter Schaltkreise zur Reduzierung der Kreuzkopplung und der Kosten dar.
Fig. 4a zeigt ein vereinfachtes Querschnittsdiagramm eines be
kannten p-Wannen-n-Substrat-CMOS-Inverterschaltkreises 100. Ein entspre
chendes Schemadiagramm der parasitären Transistorkonfiguration ist in
Fig. 4b gezeigt, wo ein bipolarer Transistor Q1 einen parasitären late
ralen p-n-p-Transistor und ein bipolarer Transistor Q2 einen parasitären
vertikalen n-p-n-Transistor bildet. Der Transistor Q1 hat als Emitter
eine p⁺-Source 113 und/oder eine p⁺-Drain 115, als Basis ein n-Substrat
103 und als Kollektor eine p-Wanne 101. Der Transistor Q2 hat als Emit
ter eine n⁺-Source 111 und/oder eine n⁺-Drain 109, als Basis die p-Wanne
101 und als Kollektor das n-Substrat 103. Eine Versorgungsspannung VDD
liegt an einem Anschluß 105 und Masse GND an einem Anschluß 107 an.
VIN und VOUT bezeichnen den Eingangs- bzw. Ausgangsanschluß. Die
n⁺-Source 111 und die n⁺-Drain 109 sind Teil eines n-Kanal-MOS-Transi
stor, während die p⁺-Source 113 und die p⁺-Drain 115 Teil eines p-Kanal-
MOS-Transistor sind. Eine p⁺-Region 119 bildet einen ohmschen Kontakt
zum Substrat 103, und eine n⁺-Region 117 bildet einen ohmschen Kontakt
zur p-Wanne 101. Gemäß Fig. 4b bezeichnen I1 und I2 externe Auslöseströ
me, die den Latch-up-Effekt auslösen, im n-Substrat 103 bzw. in der
p-Wanne 101.
Bei Vorliegen von externen Auslöseströmen I1, I2, wie bei ei
ner Spannungsüberschreitung, wird die Emitter-Basis-Grenzschicht der
Transistoren Q1, Q2 in Durchlaßrichtung vorgespannt. Sobald dieses Vor
spannen in Durchlaßrichtung auftritt, wird die Anzahl der vom Emitter
der Transistoren Q1, Q2 injizierten Minoritätsträger, die den Kollektor
erreichen, aufgrund parasitärer Minoritätsträger reduziert, die vom
Emitter direkt zum n-Substrat 103 wandern. Dieser Stromfluß zum Substrat
103 bewirkt eine Funktionsstörung des Schaltkreises.
Kurzzeitige Überspannungen sind an den Ausgängen von MOS-Trei
berschaltungen besonders problematisch, da Impedanzfehlanpassungen an
den äußeren Enden der Übertragungsleitungen zu Reflexionen zum Treiber
ausgangsknoten führen. Ferner treten Überspannungen gewöhnlich an Ein
gangs-/Ausgangsbauelementknoten auf, wo Signale zum Rauschen neigen.
Entwürfe zur Latch-up-Vorbeugung an den Eingangs- und Ausgangsschal
tungsanordnungen von CMOS-Chips sind daher von großer Wichtigkeit.
Der Latch-up-Effekt kann vermieden werden, indem die Substrat
spannung in der Nähe eines der Spannungspegel der Versorgungsspannung,
z. B. dem Erdungspotential, gehalten wird. Dies kann durch die Schaffung
von Strompfaden mit niedrigem Widerstand zum Erdungspotential erreicht
werden, die elektrisch an das Halbleitersubstratmaterial gekoppelt sind.
Um dies zu erreichen, ist es bekannt, ein Substrat mit niedrigem Wider
stand mit einer epitaktischen Schicht aus halbleitendem Material zu ver
wenden, die außerhalb der Schicht mit niedrigem Widerstand gebildet
wird. Die Verwendung epitaktischer Substrate zur Vermeidung des Latch-up-Effekts
ist eine sehr effektive, aber auch sehr teure Lösung, wobei
die Kosten mit zunehmendem Durchmesser des Halbleiterwafers steigen. Ei
ne alternative Lösung besteht in der Verwendung von Isolationsschutzrin
gen mit niedrigem Widerstand, welche das n-Kanal-Bauelement innerhalb
der integrierten CMOS-Struktur, die auf einem p-leitenden Halbleitersub
strat gebildet ist, umgeben. Diese Lösung wird üblicherweise bei Ein
gangs-/Ausgangsbauelementen verwendet, bei denen die Ausgangsanschlüsse
der integrierten Bauelemente gegenüber starken Fluktuationen aufgrund
externer Systeme anfällig sind. Die Verwendung von Isolationsschutzrin
gen ist effektiv, sie ist jedoch im Hinblick auf die hierfür erforderli
che Oberfläche ebenfalls sehr teuer.
Zur Vermeidung des Latch-up-Effekts in integrierten Schalt
kreisen ist es auch bekannt, eine dielektrische Isolation zur Entkopp
lung der bipolaren Wechselwirkung mit dem MOS-Schaltkreis zu verwenden.
Dies liefert zwar eine beträchtliche Unterdrückung des Latch-up-Effekts,
hat jedoch eine komplizierte Verarbeitung zur Folge und ist daher un
praktisch. Eine andere Möglichkeit zur Unterdrückung des Latch-up-Ef
fekts besteht in der Reduzierung der Ladungsträgerlebensdauern um die
Regionen herum, in denen bipolare Tätigkeit auftritt. Dies umfaßt eine
Ionenimplantation von Störstellen zur Reduzierung der Minoritätsladungs
trägerlebensdauer ("MCLR" = minority carrier lifetime reducer) in den
CMOS-integrierten Schaltkreis in der Weise, daß sich die Störstellen in
der aktiven Region des parasitären bipolaren Transistorelements befin
den.
Obwohl hierdurch der Latch-up-Effekt bis zu einem gewissen
Grad reduziert wird, wird zugleich die Verwendung teurer epitaktischer
Schichten, eine komplizierte Verarbeitung oder die Reservierung von
Halbleiteroberflächenbereichen zu Isolationsringstrukturen erforderlich.
Aufgabe der Erfindung ist es, einen Schutzschaltkreis für in
tegrierte Schaltungen nach dem Oberbegriff des Anspruchs 1 zu schaffen,
welcher den in ein nicht-epitaktisches Substrat entweichenden Strom mi
nimiert und so einen verbesserten Schutz gegen den Latch-up-Effekt lie
fert.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des
Anspruchs 1 gelöst.
Dies wird dadurch erreicht, daß Treibertransistoren soviel von
dem eingeprägten Strom wie möglich absorbieren, was laterale bipolare
Ströme und damit einen in das Substrat entweichenden Strom minimiert.
Die Erfindung wird nachstehend anhand der in den beigefügten
Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden
Beschreibung und den Unteransprüchen zu entnehmen.
Fig. 1 zeigt ein Schemadiagramm eines Schutzschaltkreises zum
Schutz gegen Latch-up-Ströme.
Fig. 2 zeigt einen Querschnitt des Schutzschaltkreises aus
Fig. 1.
Fig. 3 zeigt eine Wellenformanalyse des Schutzschaltkreises
aus Fig. 1.
Fig. 4a zeigt einen Querschnitt eines bekannten CMOS-Inverters
und seiner parasitären bipolaren Transistoren.
Fig. 4b zeigt ein Schemadiagramm eines im Inverter aus Fig. 4a
gebildeten parasitären bipolaren Transistorschaltkreises.
Fig. 1 zeigt einen Schutzschaltkreis 200, dessen Funktion dar
in besteht, kurzzeitige Ströme zu absorbieren, um ihren Durchlaß in ein
Halbleitersubstrat eines Halbleiterschaltkreises zu verhindern, wo sie
einen Latch-up-Effekt hervorrufen können. Der Schutzschaltkreis 200 hat
einen (Eingangs-/Ausgangs-)I/0-Kontakt 201, der an einen I/0-Knoten 3
gekoppelt ist. Typischerweise wird der Schutzschaltkreis 200 entlang der
Peripherie eines Halbleiterschaltkreises nahe dem I/0-Kontakt 201 gebil
det, welcher den Schaltkreis an den inneren Teil des Halbleiterschalt
kreises koppelt.
Der Schutzschaltkreis 200 kann einen Großteil des an einem
Eingang und einem Ausgang eingeprägten Stroms mit normaler MOS-Leitung
absorbieren. Diese MOS-Leitung kann den in das Substrat entweichenden
Strom wesentlich (etwa zehnfach) reduzieren und so die Immunität gegen
den Latch-up-Effekt verbessern. Der Schutzschaltkreis 200 wird akti
viert, wenn die Spannung am I/0-Knoten 3 entweder über den normalen Be
triebspegel erhöht oder unter den normalen Betriebspegel erniedrigt
wird, wodurch ein Strom in den Schutzschaltkreis 200 eingeprägt wird.
Wenn dieser eingeprägte Strom von einer Erhöhung der Knotenspannung z. B.
aufgrund positiver kurzzeitiger Ströme herrührt, ist die untere Hälfte
203 des Abschlußkreises 200 aktiv. Ein N-Kanal-MOS (NMOS) Treibertransi
stor mn1 wird angeschaltet, um eine MOS-Leitung zur Absorption eines
Großteils des nach Masse eingeprägten Stroms zu absorbieren. Wenn ande
rerseits der eingeprägte Strom von einer Abnahme der Knotenspannung
(z. B. aufgrund negativer kurzzeitiger Ströme) herrührt, wird die obere
Hälfte 205 des Schutzschaltkreises 200 aktiv. Ein P-Kanal-MOS (PMOS)-
Treibertransistor mp1 wird angeschaltet, um eine MOS-Leitung zur Absorp
tion eines großteils des von der Versorgungsspannung VDD eingeprägten
Stroms zu schaffen.
Der PMOS-Treibertransistor mp1 ist in einer Stromspiegelkonfi
guration an einen PMOS-Treibertransistor mp2 gekoppelt. Die Gates der
PMOS-Treibertransistoren mp1, mp2 sind aneinander gekoppelt, und die
Sources der PMOS-Treibertransistoren mp1 und mp2 sind an die Versor
gungsspannung VDD gekoppelt. Die Drain des PMOS-Treibertransistors mp1
ist an den I/0-Kontakt 201 und die Drain des PMOS-Treibertransistors mp2
ist an sein Gate und an einen Kollektor cn1 eines Transistors qn1 gekop
pelt. In ähnlicher Weise ist der NMOS-Treibertransistor mn1 an einen
NMOS-Treibertransistor mn2 in einer Stromspiegelkonfiguration gekoppelt.
Die Gates der NMOS-Treibertransistoren mn1, mn2 sind miteinander gekop
pelt, und die Sources der NMOS-Treibertransistoren mn1, mn2 sind an den
Erdungsschaltkreis gekoppelt. Die Drain des NMOS-Treibertransistor mn1
ist an den I/0-Kontakt 201 und die Drain des NMOS-Treibertransistors mn2
ist an sein Gate und an einen Kollektor cp1 eines Transistors qp1 gekop
pelt.
Die Transistoren qn1 und qp1 sind gemäß Fig. 2 als parasitäre
laterale bipolare Transistoren der Transistoren mn1 bzw. mp1 gebildet.
Die Transistortätigkeit in diesen Bauelementen tritt in lateraler Rich
tung oder parallel zur Bauelementoberfläche auf, d. h. die in die Basis
der Transistoren qn1, qp1 injizierten Ladungsträger diffundieren lateral
in Richtung der Kollektorregion.
Bekannte parasitäre laterale Bipolartransistoren, die aus
CMOS-Transistoren gebildet sind, sind typischerweise Drei- oder Vier-An
schluß-Bauelemente mit ein oder zwei Kollektoren, einer Basis und einem
Emitter. Die ein oder zwei Kollektoren leiten einen Strom in das Sub
strat und/oder zur Masse. Im Gegensatz dazu sind die Transistoren qn1
und qp1 Fünf-Anschluß-Bauelemente mit drei Kollektoren, einer Basis und
einem Emitter. Der Kollektor cn1 wird dem Transistor qn1 zugefügt, so
daß, wenn ein negativer Auslösemechanismus, wie ein negativer Spannungs
überschuß, die Emitter-Basis-Grenzschicht des Transistors qn1 in Durch
laßrichtung vorspannt, wodurch sich ein Auslösestrom durch den Emitter
ergibt, der Kollektor cn1 Strom sammeln kann, welcher sonst in das Sub
strat fließen würde. Dieser gesammelte Strom wird dann von den PMOS-
Treibertransistoren mp1 und mp2 geleitet. In ähnlicher Weise wird der
Kollektor cp1 dem Transistor qp1 zugefügt, so daß, wenn ein positiver
Auslösemechanismus wie ein positiver Spannungsüberschuß die Emitter-Ba
sis-Grenzschicht des Transistors qp1 in Durchlaßrichtung vorspannt, wo
durch sich ein Auslösestrom durch den Emitter ergibt, der Kollektor cp1
Strom sammeln kann, welcher sonst in das Substrat fließen würde. Dieser
gesammelte Strom wird dann von den NMOS-Treibertransistoren mn1 und mn2
geleitet.
Die Kollektoren cn1 und cp1 sind an die Drains der Treiber
transistoren mp2 bzw. mn2 gekoppelt. Kollektoren cn2 und cp2 sind an das
Substrat und Kollektoren cn3 und cp3 an Masse gekoppelt. Die Emitter der
Treibertransistoren qn1 und qp1 sind an den I/0-Kontakt 201 gekoppelt.
Der I/0-Kontakt 201 besteht aus einer Reihe spezieller Metallisierungs
strukturen, die unter der Passivierungsschicht der Waferoberfläche frei
gelegt sind. Drähte sind an das Metall des I/0-Kontakts 201 angeschlos
sen oder gebondet und an einen Pin im Chipbaustein gebondet. Hierdurch
wird die Verbindung vom Chip an die Bausteinanschlüsse geschaffen.
Gemäß Fig. 1 kann der I/0-Kontakt 201 mit einer Einprägungs
stromquelle 207, welche Ströme i1 und i2 erzeugt, getestet werden. Diese
Ströme i1, i2 sind hohe Testströme, die in den Schutzschaltkreis 200 in
jiziert werden, um die Effekte externer kurzzeitiger Ströme und die An
fälligkeit des CMOS-Schaltkreises gegenüber dem Latch-up-Effekt experi
mentell zu bestimmen. Im Ergebnis aktivieren die Ströme i1 und i2 den
Schutzschaltkreis 200, indem sie die Emitter-Basis-Grenzschichten der
lateralen bipolaren Transistoren qn1, qp1 in Durchlaßrichtung vorspan
nen.
Widerstände Rbn und Rbp stellen die Basiswiderstände der Tran
sistoren qn1 bzw. qp1 dar. Dieser jeweilige Basiswiderstand ist der Wi
derstand des elektrischen Pfades vom Basiskontakt bis zum Rand der Emit
terregion. Bevorzugterweise haben die Widerstände Rbn, Rbp aufgrund der
großen Flächen der Basis-Emitter-Grenzschichten relativ niedrige Werte.
Gemäß Fig. 2 ist der Schutzschaltkreis 200 sowohl mit einer
p-Wanne 301 als auch mit einer n-Wanne 303 in CMOS-Technologie auf einem
Halbleitersubstrat 300 gebildet. Während ein Substrat 305 durch Bildung
einer n-Wanne 303 in einem p-leitenden Substrat 305 erzeugt werden kann,
kann auch eine p-Wanne in einem n-leitenden Substrat gebildet werden.
Die Transistoren qn1 und qp1 werden durch die Treibertransi
storen mn1, mp1, die im Schutzschaltkreis gebildet sind, geschaffen. Der
Transistor qn1 wird aus dem NMOS-Treibertransistor mn1 infolge von Mehr
fach-n⁺-Diffusionen gebildet, die zur Erzeugung des n-Kanal-Bauelements
erforderlich sind. Der Transistor qn1 umfaßt eine n-leitende Drain 307
des NMOS-Treibertransistors mn1, die als ein Emitter des Transistors qn1
dient, eine als Basis dienende p-leitende Region (p-Wanne) 301 und das
p-Substrat 305 und n-leitende Regionen 309 und 311, welche als Kollekto
ren dienen.
In ähnlicher Weise wird der Transistor qp1 aus dem PMOS-Trei
bertransistor mp1 infolge von Mehrfach-p⁺-Diffusionen gebildet, die zur
Erzeugung des p-Kanal-Bauelements erforderlich sind. Der Transistor qp1
umfaßt eine p-leitende Drain 317 des PMOS-Treibertransistor mp1, die als
ein Emitter des Transistors qp1 dient, eine als Basis dienende n-leiten
de Region (n-Wanne), das p-Substrat 305 und p-leitende Regionen 319 und
321, die als Kollektor dienen.
Der Schutzschaltkreis 200 aus fig. 1 wird aktiviert, sobald
entweder die Emitter-Basis-Grenzschicht des Transistors qn1 oder die
Emitter-Basis-Grenzschicht des Transistors qp1 in Durchlaßrichtung vor
gespannt wird. Im folgenden Beispiel wird der Schutzschaltkreis 200 als
negativ überspannt angenommen. Die Drain des NMOS-Treibertransistors mn1
ist mit dem I/0-Kontakt 201 des Schutzschaltkreises 200 verbunden. In
NMOS-Treibertransistoren muß eine positive Spannung an die Drain ange
legt werden, um die Drain-Substrat-Grenzschicht in Sperrichtung vorge
spannt zu halten. Bei normalem Betrieb, wenn der Ausgang vom I/0-Kontakt
201 "hoch" ist, ist die Drain-Substrat-Grenzschicht in Sperrichtung vor
gespannt, und ein Latch-up-Effekt tritt nicht auf. Folglich befindet
sich die Drain des NMOS-Treibertransistors mn1, welche der Emitter des
Transistors qn1 ist, gegenüber dem Potential der Basisregion auf höherem
oder gleichen Potential. Wenn jedoch ein negativer kurzzeitiger Strom an
den Ausgang angelegt wird, überschreitet die Spannung am I/0-Knoten 3
den normalen Betriebspegel der Basisregion. Wenn die Spannung an der
Drainregion (I/0-Knoten 3) um mehr als 0,6 V (der Schwellenspannung des
MNOS-Treibertransistors) abnimmt, wird die n-p-Drain/Wanne-Grenzschicht
des NMOS-Treibertransistors mn1 in Durchlaßrichtung vorgespannt, wodurch
die Emitter-Basis-Grenzschicht des qn1 in Durchlaßrichtung vorgespannt
wird. Mit anderen Worten bewirkt eine Vorspannung in Durchlaßrichtung
der durch die Drain des NMOS-Treibertransistors mn1 gebildeten n-p-Diode
eine Vorspannung in Durchlaßrichtung der Emitter-Basis-Grenzschicht des
Transistors qn1. Die n-leitende Drain des NMOS-Treibertransistors mn1
dient dann als Emitter, indem Elektronen gemäß dem oberen Teil von Fig.
2 injiziert werden. Im Ergebnis fließt ein Strom durch diesen Emitter.
Die emittierten Elektronen haben drei mögliche Wege. Erstens
können sie durch eine benachbarte Source 309 des NMOS-Treibertransistors
mn1 gesammelt werden, welcher auch Kollektor cn3 des Transistors qn1
ist, welcher auf 0 V vorgespannt ist. Zweitens können die Elektronen
durch den Kollektor cn2 gesammelt werden, wodurch sie aus der Nähe des
I/0-Knotens 3 entweichen und in das p-Substrat 305 sowie andere Orte des
Halbleiterschaltkreises wandern, wo sie einen Latch-up-Effekt hervorru
fen können. Drittens können die Elektronen durch den Kollektor cn1 ge
sammelt werden und eine Vorspannung zum Anschalten des PMOS-Treibertran
sistors mp1 liefern.
Alternativ kann der Schutzschaltkreis 200 aufgrund eines posi
tiven kurzzeitigen Stroms zum I/0-Knoten 3 über den I/0-Kontakt 201 po
sitiv überspannt werden. Dies bewirkt, daß die Spannung am I/0-Knoten 3
ansteigt und den normalen Betriebspegel überschreitet. Die p-n-Drain-/Wanne
Grenzschicht des PMOS-Treibertransistors mp1 wird in Durch
laßrichtung vorgespannt, was die Emitter-Basis-Grenzschicht des Transi
stors qp1 in Durchlaßrichtung vorspannt. Mit anderen Worten bewirkt ein
Vorspannen in Durchlaßrichtung der p-n-Diode, die aus Drain und Kanal-
Wanne des PMOS-Treibertransistors mp1 über Erhöhung der Spannung der
Drain über das n-Wanne-Potential gebildet wird, eine Vorspannung in
Durchlaßrichtung der Emitter-Basis-Grenzschicht des Transistors qp1. Die
p-leitende Drain des PMOS-Treibertransistors mp1 dient dann als Emitter,
indem Löcher gemäß dem unteren Teil von Fig. 2 injiziert werden. Im Er
gebnis fließt ein Strom durch diesen Emitter.
Die emittierten Löcher haben drei mögliche Wege. Erstens kön
nen die Löcher durch eine benachbarte Source 319 des PMOS-Treibertransi
stors mp1 gesammelt werden, welcher auch Kollektor cp3 des Transistors
qp1 ist, der auf 0 V vorgespannt ist. Zweitens können die Löcher durch
den Kollektor cp2 gesammelt werden, wodurch sie aus der Nähe des
I/0-Knotens 3 entweichen und in das p-Substrat 305 sowie zu anderen Or
ten des ICs wandern, wo sie einen Latch-up-Effekt hervorrufen können.
Drittens können die Löcher durch den Kollektor cp1 gesammelt werden und
eine Vorspannung zum Anschalten des NMOS-Treibertransistors mn1 liefern.
Gemäß Fig. 2 werden die Kollektoren cn1, cn2, cn3, cp1, cp2
und cp3 als Streifen von n⁺- bzw. p⁺-Diffusion gebildet. Die Kollektoren
werden so nahe wie möglich bei den Emittern gebildet, um die Effizienz
des lateralen Sammlungsprozesses im Kollektor cn1 (aktiv bei negativen
kurzzeitigen Strömen) und im Kollektor cp1 (aktiv bei positiven kurzzei
tigen Strömen) zu maximieren. Wenn der Abstand zwischen den Emitter-Ba
sis- und Kollektor-Basis-Grenzschichten klein genug ist, kann das elek
trische Feld die meisten der emittierten Elektronen (oder Löcher) zur in
Sperrichtung vorgespannten Kollektor-Basis-Grenzschicht lenken. Dort
werden sie im n⁺-Kollektor cn1 oder im p⁺-Kollektor cp1 gesammelt, was
einen Strom durch den integrierten Schaltkreis bewirkt, der fast so groß
wie der Strom zur Vorspannung in Durchlaßrichtung des Emitter-Basis-Aus
lösestroms ist. Folglich können die Kollektorregionen cn1, cp1 die Mehr
zahl der vom Emitter injizierten Ladungsträger sammeln, wodurch der pa
rasitäre Stromfluß in das Substrat minimiert wird. Die obere Hälfte von
Fig. 2 zeigt die Richtung des Stromflusses der Minoritätsträger (Elek
tronen), die in die Basisregion des Transistors qn1 injiziert werden,
und die untere Hälfte von Fig. 2 zeigt die Richtung des Stromflusses von
Minoritätsträgern (Löcher), die in Basisregion des Transistors qp1 inji
ziert werden. Etwa die Hälfte des Emitterstroms sollte entweder den Kol
lektor cn1 (aktiv während negativer kurzzeitiger Ströme) oder den Kol
lektor cp1 (aktiv während positiver kurzzeitiger Ströme) erreichen, da
diese Kollektoren cn1, cp1 günstiger vorgespannt sind und sich näher am
Emitter befinden als alle Kollektoren.
In Fig. 3 sind die simulierten Wellenformen an den Knoten 2
bis 4 dargestellt, die Drainströme der Treibertransistoren mn1, mn2, mp1
und mp2 und die Kollektorströme der Transistoren qn1 und qp1, wenn ex
terne Auslöseströme i1 und i2 auf den I/0-Kontakt 201 (Knoten 3) gegeben
werden. Diese Ströme i1, i2 werden dann in den Schutzschaltkreis 200
eingeprägt, wobei sie die Emitter-Basis-Grenzschicht der Transistoren
qn1 oder qp1 in Durchlaßrichtung vorspannen. Es wurde gemessen, wann die
Anstiegsrate der Einprägungsstromquelle 207 den maximalen Wert bei VDD =
3 V hat.
Gemäß Fig. 1 in Verbindung mit Fig. 3 wird der Betrieb des
Schutzschaltkreises 200 nun für den Fall erklärt, daß ein positiver
kurzzeitiger Strom, mit i1 bezeichnet, vom I/0-Kontakt 201 am I/0-Knoten
3 empfangen wird. In dieser Simulation hat der Strom i1 einen Wert von
200 mA, was als gute Latch-up-Toleranz angenommen werden kann. Der Strom
i1 überspannt den I/0-Kontakt 201 positiv, indem er einen Anstieg der
Spannung am I/0-Kontakt 201 über den normalen Betriebspegel bewirkt. In
der Simulation wurde die Knotenspannung auf 4,3 V erhöht. Dies prägt ei
nen Strom iout vom I/0-Kontakt 201 ein, wodurch der Emitterstrom Ieqp1
den Transistor qp1 anschaltet. Der Kollektor cp1 leitet den Kollektor
strom icqp1, welcher in der Simulation einen empirischen Wert von etwa 9
mA hat. Dieser Strom icqp1 bewirkt, daß die Spannung am Gate der Trei
bertransistoren mn1 und mn2, als Knoten 4 gezeigt, ansteigt. In dieser
Simulation wurde die Spannung am Knoten 4 auf 2,8 V erhöht. Wenn die Ga
tespannungen der Treibertransistoren mn1 und mn2 den Schwellenwert er
reichen, schalten die Treibertransistoren mn1 und mn2 an und beginnen zu
leiten. Dies schafft einen leitenden Weg für die an den I/0-Kontakt 201
angelegten kurzzeitigen Überspannungsströme, um durch den Treibertransi
stor mn1 zur Masse absorbiert zu werden. Die Treibertransistoren mp1 und
mp2 sind inaktiv, und die Gatespannung dieser Treibertransistoren, als
Knoten 2 gezeigt, bleibt nahe bei 3 V. Im Ergebnis fließt kein einge
prägter Strom durch diese Treibertransistoren.
Da die Treibertransistoren mn1 und mn2 in einer Stromspiegel
konfiguration aneinander gekoppelt sind, sind die Gate/Source-Spannungen
gleich. Im Ergebnis ist, wenn die Treibertransistoren mn1 und mn2 in
Sättigung arbeiten, der Kanalstrom durch den Treibertransistor mn1
gleich einem konstanten Seitenverhältnis (Verstärkungsverhältnis) des
Kanalstroms durch den Treibertransistor mn2. Dieses Verstärkungsverhält
nis ist gleich W/L des Treibertransistors mn1, dividiert durch W/L des
Treibertransistors mn2, wobei W die effektive Breite der Kanalregion im
Treibertransistor unter der Gaselektrode, die die Source und Drain
trennt, und L die effektive Länge einer solchen Kanalregion ist. Bevor
zugterweise hat der Treibertransistor mn1 einen W/L-Wert von 500/0,4,
damit er den maximalen eingeprägten Strom i1, etwa 200 mA, mit den maxi
malen, in einem 3-V-Prozeß zugänglichen Spannungen absorbieren kann.
Wenn der bevorzugte W/L-Wert des Treibertransistors mn2 25/0,4 ist, be
trägt der Verstärkungsfaktor etwa 20. In der Simulation leitet der Trei
bertransistor mn1 ein W/L-Wert von 500/0,4, damit er den maximalen ein
geprägten Strom i1, etwa 200 mA, mit den maximalen, in einem 3-V-Prozeß
zugänglichen Spannungen absorbieren kann. Wenn der bevorzugte W/L-Wert
des Treibertransistors mn2 25/04 ist, beträgt der Verstärkungsfaktor et
wa 20. In der Simulation leitet der Treibertransistor mn2 einen Strom
idmn2 mit einem empirischen Wert von etwa 8 mA, und der Treibertransi
stor mn1 liefert einen Strom idmn1 mit einem empirischen Wert von etwa
186 mA.
Der 186-mA-Strom ist die Strommenge, die durch den Treiber
transistor mn1 von Masse absorbiert wird. Das sind mehr als 90% des 200
mA eingeprägten Stromes i1. Deshalb besteht ein Resultat des Schutz
schaltkreises 200 darin, daß ein wesentlicher Teil des eingeprägten
Stroms aufgrund der stromleitenden MOS-Transistoren mn1, mn2 auf einen
Rückkehrkreis begrenzt wird.
In ähnlicher Weise kann der Betrieb des Schutzschaltkreises
200 erklärt werden, wenn ein negativer kurzzeitiger Strom, mit i2 be
zeichnet, am I/0-Kontakt 201 empfangen wird. In der Simulation wurde ein
Wert von -200 mA für i2 gewählt. Der negative kurzzeitige Strom über
spannt den Schutzschaltkreis 200, indem die Spannung am Knoten 3 unter
den normalen Betriebspegel abgesenkt wird. In der Simulation wurde die
Knotenspannung auf etwa -1 V abgesenkt. Dies prägt einen Strom iout vom
I/0-Kontakt 201 am Knoten 3 ein, wodurch der Emitterstrom ieqn1
den Transistor qn1 anschaltet. Der Kollektor cn1 leitet den Kollektor
strom icqn1, welcher in der Simulation einen empirischen Wert von et
wa 8 mA hat. Dieser Strom icqn1 bewirkt, daß die Spannung am Gate der
Treibertransistoren mp1 und mp2, als Knoten 2 gezeigt, ansteigt. In der
Simulation steigt die Spannung am Knoten 2 auf 0,55 V an. Sobald die Ga
tespannung der Treibertransistoren mp1, mp2 den Schwellenwert erreicht,
schalten die Treibertransistoren mp1 und mp2 an und beginnen zu leiten.
Während dieser Zeit sind die Treibertransistoren mn1 und mn2 inaktiv,
und die Gatespannung dieser Treibertransistoren mn1, mn2, als Knoten 4
gezeigt, bleibt fast bei 0 V. Im Ergebnis fließt kein eingeprägter
Strom durch diese Treibertransistoren.
Da die Treibertransistoren mp2 und mp1 in einer Spiegelkonfi
guration aneinander gekoppelt sind, sind die Gate-Source-Spannungen der
Treibertransistoren mp2 und mp2 gleich. Der Strom durch den Treibertran
sistor mp1 ist gleich einem Verstärkungsverhältnis des Stromes durch den
Transistor mp2. Dieses Verstärkungsverhältnis ist gleich W/L des Transi
stor mp1, dividiert durch W/L des Transistors mp2. Bevorzugterweise hat
der Treibertransistor mp1 einen W/L-Wert von 1000/0,4, um den maximal
zugänglichen eingeprägten Strom i2, etwa 200 mA, bei maximalen in einem
3-V-Prozeß zugänglichen Spannungen absorbieren zu können. Da der bevor
zugte Wert des Treibertransistors mp2 500/0,4 ist, beträgt das Verstär
kungsverhältnis etwa 20. Bei der Stromspielgekonfiguration zieht in der
Simulation der Treibertransistor mp2 einen Strom idmp2 mit einem empiri
schen Wert von etwa 8 mA, und der Treibertransistor mp1 liefert einen
Strom idmp1 mit einem empirischen Wert von etwa 184 mA.
Der 184-mA-Strom, in Fig. 1 mit idmp1 bezeichnet, ist der
Strom, der durch den Treibertransistor mp1 absorbiert wird. Dies sind
mehr als 90% des eingeprägten Stroms i2, welcher 200 mA beträgt. Wieder
besteht die Wirkung des Schutzschaltkreises 200 darin, daß ein wesentli
cher Teil des eingeprägten Stroms aufgrund der stromleitenden Treiber
transistoren auf einen Rückkehrkreis begrenzt wird. Ferner wird, da der
Treibertransistor mp1 die positiven kurzzeitigen Ströme eliminiert, die
Spannung am I/0-Kontakt 201 abgesenkt. Dies vermindert die am Transistor
QM1 anliegende Spannung und damit die an den Gates der Treibertranisto
ren mp1 und mp2 anliegende Spannung, was die Treibertransistoren mp1 und
mp2 abschaltet.
Die negative Rückführungsleitung des Schutzschaltkreises 200
hat mehrere Vorteile. Ohne die Rückführungsleitung würde ein großer Teil
des Stroms, der durch die Treibertransistoren geleitet wird, in das Sub
strat fließen. Außerdem schafft die negative Rückführungsleitung Stabi
lität und widersteht einer Oszillation bei Überbeanspruchung am I/0-Kon
takt 201.
Ein Vorteil der Verwendung der Transistoren qn1, qp1 in einem
Schutzschaltkreis 200 besteht in der Fähigkeit, Stromverstärkung bei ho
hen Frequenzen zu schaffen. Das Hochfrequenzverhalten eines bipolaren
Transistors wird durch Messen der Einheitsverstärkungsfrequenz fT be
stimmt, welches die Frequenz ist, bei der Stromverstärkung des Transi
stors den Wert 1 hat. Der Wert von fT wird mittels der folgenden Glei
chung bestimmt:
fT = 1/(2.π.T),
wobei T die Durchlaufzeit des bipolaren Transistors und etwa gleich der
Basisdurchlaufzeit oder gleich der mittleren Zeit ist, die ein Ladungs
träger bei der Diffusion über die neutrale Basisregion der Breite WB be
nötigt. Da die Basisbreite und die effektive Kanallänge Leff klein sind
und eine gründliche Submikrometerbearbeitung zur Reduzierung der Verzö
gerung beim Laden der mit den Kollektoren verbundenen Kondensatoren an
gewandt wird, ist fT für die Transistoren qn1, qp1 groß.
Ein weiterer Vorteil des Schutzschaltkreises 200 besteht in
einem vernachlässigbaren Verluststrom. Wenn keiner der Treibertransisto
ren mn1, mp1 in Durchlaßrichtung vorgespannt ist, wird der I/0-Verlust
strom durch den Übergangskriechstrom der zu den Kollektoren cn1 und cp1
gehörigen Dioden bestimmt, mit einem ansteigenden Verhältnis aufgrund
der Stromspiegelverstärkung. Bevorzugterweise beträgt die Verstärkung
20. Der Übergangskriechstrom liegt für die meisten CMOS-Prozesse in der
Größenordnung von 1 nA/cm2. Dies schafft für eine 1000 µm2 Kollektor-cp1-Grenzschicht
einen Verluststrom von 0,01 pA, welches einen Verlust
strom im Treibertransistor mp1 von 0,2 pA (0,01 pA multipliziert mit ei
ner Stromspiegelverstärkung von 20) ergibt. Dies ist ein vernachlässig
barer Strom.
Bei normaler MOS-Leitung kann der Schutzschaltkreis 200 einen
wesentlichen Teil, gemäß der Simulation mehr als 90%, des am Eingangs-
Ausgangsknotens 3 des Schutzschaltkreises 200 eingeprägten Stroms absor
bieren. Diese Absorption vermindert zehnfach den in das Substrat entwei
chenden Strom und verbessert entsprechend der Reduzierung der Latch-up-
Effekte. Eine Variation in der Stromverstärkung des Treibertransistors
qn1 oder des Anteils des Stroms im Kollektor cn1 verglichen mit den Kol
lektoren cn2 oder cn3 kann durch Einstellung des Verstärkungsfaktors auf
W/L des Treibertransistors mp1 geteilt durch W/L des Treibertransistors
mp2 erreicht werden, um das gewünschte Maß an Stromlieferung vom Trei
bertransistor mp1 aufrechtzuerhalten. In ähnlicher Weise können Varia
tionen der Stromverstärkung des Transistor qp1 oder des Anteils des
Stroms im Kollektor cp1 verglichen mit den Kollektoren cp2 oder cp3
durch Einstellung des Verstärkungsfaktors auf W/L des Treibertransistors
mn1 geteilt durch W/L des Treibertransistors mn2 erreicht werden, um das
gewünschte Maß an Stromlieferung vom Treibertransistor mn1 aufrechtzuer
halten.
Ein anderer wichtiger Faktor bei der Reduzierung des Latch-up-
Effekts in ICs ist das Schaltverhalten der Transistoren qn1, qp1. für
ein Latch-up des Schutzschaltkreises 200 muß der Stimulus für eine mini
male Latch-up-Auslösezeit vorliegen. Da der Latch-up-Effekt typischer
weise durch kurzzeitige Auslöseströme induziert wird, ist die Durchlauf
zeit für Minoritätsträger über die Basisregion ein Maß für das Schalt
verhalten der Transistoren qn1, qp1. Bevorzugterweise hat der Schutz
schaltkreis 200 eine Schaltzeit von etwa 1 ns und ist aufgrund einer
niedrigen Verstärkung und einer geringen Phasenverzögerung um die
Schleife recht stabil. Im Ergebnis ist der Schutzschaltkreis 200 hilf
reich bei der Absorption kurzzeitiger Überspannungen sowie bei der Ver
meidung von DC-Latch-up-Situationen.
Claims (7)
1. Schutzschaltkreis (200) für integrierte Schaltungen mit ei
nem Schaltungsknoten (3) zur Kopplung an einen Funktionsschaltkreis und
zur Übertragung eines Schaltkreisstromes, dadurch gekennzeichnet, daß
eine an den Schaltungsknoten (3) gekoppelte Treiberschaltung (mp1, mp2;
mn1, mn2) und ein zwischen den Schaltungsknoten (3) und die Treiber
schaltung (mp1, mp2; mn1, mn2) geschalteter Abfrageschaltkreis (qn1;
qp1) für parasitäre Ströme mit einem an ein Spannungspotential gekoppel
ten Anschluß (cn2; cp2) vorgesehen sind, wobei durch einen Anschluß
(cn1; cp1) des Abfrageschaltkreises (qn1; qp1) die Treiberschaltung
(mp1, mp2; mn1, mn2) aktivierbar ist, wenn die Spannung am Schaltungs
knoten (3) das angekoppelte Spannungspotential überschreitet.
2. Schutzschaltkreis nach Anspruch 1, dadurch gekennzeichnet,
daß die Treiberschaltung (mp1, mp2; mn1, mn2) eine Stromspiegelschaltung
ist.
3. Schutzschaltkreis nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß ein Anschluß (cn3; cp3) des Abfrageschaltkreises (qn1;
qp1) an Masse angeschlossen ist.
4. Schutzschaltkreis nach einem der Ansprüche 1 bis 3, da
durch gekennzeichnet, daß der Abfrageschaltkreis (qn1; qp1) einen unter
liegenden parasitären bipolaren Transistor umfaßt, welcher aus einem in
einem Halbleitersubstrat (300) angeordneten Metalloxid-Halbleiter-Tran
sistor gebildet wird.
5. Schutzschaltkreis nach Anspruch 4, dadurch gekennzeichnet,
daß der Abfrageschaltkreis (qn1; qp1) drei Anschlüsse jeweils als einen
Kollektor (cn1, cn2, cn3) des Transistors (qn1; qp1) aufweist.
6. Schutzschaltkreis nach einem der Ansprüche 1 bis 5, da
durch gekennzeichnet, daß jeweils eine Treiberschaltung (mn1, mn2; mp1,
mp2), die mit jeweils einem Abfrageschaltkreis (qn1; qp1) für parasitäre
Ströme gekoppelt ist, für positive bzw. negative Ströme vorgesehen ist.
7. Verfahren zum Begrenzen des Latch-up-Effekts mittels eines
Schutzschaltkreises nach einem der Ansprüche 1 bis 6, dadurch gekenn
zeichnet, daß ein an eine Treiberschaltung (mn1, mn2; mp1, mp2) gekop
pelter Abfrageschaltkreis (qn1; qp1) für parasitäre Ströme abfragt, ob
ein Spannungspegel am Schaltungsknoten (3) ein Spannungspotential über
schritten hat, und bejahendenfalls einen Schaltkreisstrom erzeugt, der
als Steuersignal zur Aktivierung der Treiberschaltung (mn1, mn2; mp1,
mp2) verwendet wird, die als Antwort darauf im wesentlichen den gesam
ten Schaltkreisstrom absorbiert.
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