DE19849586C1 - Three-dimensional IC production comprises opening of filled trenches before cutting a three-dimensional circuit structure into individual circuits - Google Patents
Three-dimensional IC production comprises opening of filled trenches before cutting a three-dimensional circuit structure into individual circuitsInfo
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf die Herstellung integrierter Schaltungen und insbesondere auf die Herstel lung von dreidimensional integrierten Schaltungen unter Ver wendung getesteter, selektierter und vereinzelter Chips.The present invention relates to manufacture integrated circuits and especially on the manufac development of three-dimensional integrated circuits under Ver tested, selected and separated chips.
Der Ausdruck "dreidimensionale Integration" oder "dreidimen sionale Schaltungen" soll integrierte Schaltungen umfassen, bei denen Bauelemente, die durch eine planare Standard-Halbleiter-Technologie hergestellt worden sind, vertikal verbunden sind. Die Vorteile eines dreidimensional integrierten mikroelektronischen Systems liegen insbesondere darin, daß mit im wesentlichen identischen Entwurfsregeln höhere Packungsdichten und Schaltraten im Vergleich zu zweidimensionalen Systemen erhalten werden können. Die Vorteile ergeben sich hauptsächlich aufgrund kürzerer Leiterbahnen oder Verbindungen zwischen einzelnen Bauelementen oder Schaltungen und durch die Möglichkeit paralleler Datenverarbeitung. Die erhöhte Effizienz des Systems wird ferner optimiert, indem eine Verbin dungstechnologie eingesetzt wird, die vertikale Verbindungen möglich macht, die bezüglich ihrer Positionierung frei wähl bar sind, und die für eine hohe Integration geeignet sind.The expression "three-dimensional integration" or "three-dimensional sional circuits "should include integrated circuits, where components are made by a planar Standard semiconductor technology have been manufactured are vertically connected. The advantages of a three-dimensional integrated microelectronic system are in particular in that with essentially identical design rules higher packing densities and switching rates compared to two-dimensional systems can be obtained. The The main advantages are shorter Conductor tracks or connections between individuals Components or circuits and by the possibility parallel data processing. The increased efficiency of the Systems is further optimized by a connection technology is used, the vertical connections makes it possible to freely choose their positioning are bar, and which are suitable for high integration.
Das U.S.-Patent Nr. 5,563,084 beschreibt ein Verfahren zum Herstellen einer dreidimensionalen integrierten Schaltung, bei dem ein vollständig prozessiertes erstes Substrat über eine Verbindungsschicht mit einzelnen Schaltungschips ver bunden ist. Die einzelnen Schaltungschips, die auf das erste Substrat aufgebracht werden, werden durch Vereinzelung eines zweiten Substrats gewonnen. Dieselben werden derart auf die Verbindungsschicht aufgebracht und somit mit dem ersten Sub strat verklebt, daß zwischen den Schaltungschips Gräben vor handen sind. Nach dem Aufsetzen der Schaltungschips auf das erste Substrat werden die Gräben aufgefüllt, um planare Scheiben-Technologien einsetzen zu können, um die Oberfläche des derart entstandenen Substratstapels strukturieren zu können, um erforderliche Metallisierungsverbindungen zu gestalten. Die einzelnen integrierten Schaltungen werden durch Vereinzeln des fertig prozessierten Substratstapels entlang der aufgefüllten Gräben gewonnen.U.S. Patent No. 5,563,084 describes a method of Manufacture of a three-dimensional integrated circuit, in which a completely processed first substrate ver a connection layer with individual circuit chips is bound. The individual circuit chips that are on the first Be applied by separating a substrate won second substrate. The same are so on the Connection layer applied and thus with the first sub strat glued that trenches between the circuit chips are available. After placing the circuit chips on the first substrate, the trenches are filled to planar To be able to use disc technologies for the surface structure the resulting substrate stack can to necessary metallization connections shape. The individual integrated circuits are by separating the finished processed stack of substrates won along the filled trenches.
Obwohl das bekannte Verfahren darin vorteilhaft ist, daß es einen sehr hohen Ertrag liefert, da die einzelnen Schal tungschips vor dem Aufbringen auf das erste Substrat auf ih re Funktionsfähigkeit getestet werden, entstehen doch Pro bleme beim Vereinzeln, um die einzelnen dreidimensional in tegrierten Schaltungen zu erhalten. Vereinzelte dreidimen sional integrierte Schaltungen zeigten beispielsweise Aus brüche an den Sägekanten, die zu Ausbeuteverlusten führten. Although the known method is advantageous in that it delivers a very high yield since the individual scarf tung chips before applying to the first substrate on ih Pro functionality are tested, but Pro arise blemish when separating the individual three-dimensionally to get integrated circuits. Scattered three dimes Regional integrated circuits showed off, for example breaks at the saw edges, which led to loss of yield.
Die DE 917 35 041 A1 offenbart ein Verfahren zum Trennen von Mikrobauelementen integrierter Schaltkreise. Die Mikrobau elemente sind auf einem Substrat in einer vorbestimmten Struktur gebildet. Zum Schutz der Mikrobauelemente vor Rück ständen eines Trennverfahrens ist ganzflächig auf dem Substrat eine Schutzschicht aufgebracht, die beim Sägen des Substrats, um eine Vereinzelung der Mikrobauelemente zu erreichen, unmit telbar vor dem Sägeblatt entfernt wird, um ein Verkleben des Sägeblatts zu vermeiden.DE 917 35 041 A1 discloses a method for separating Micro components of integrated circuits. The micro construction elements are on a substrate in a predetermined Structure formed. To protect the micro components from back a separation process is on the entire surface of the substrate a protective layer is applied, which when sawing the substrate, to achieve a separation of the micro-components, immediately is removed in front of the saw blade to prevent the blade from sticking Avoid saw blades.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen dreidimensionaler Schaltungen zu schaffen, das eine hohe Ausbeute ermöglicht.The object of the present invention is a Methods of making three-dimensional circuits create that enables a high yield.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 ge löst.This object is achieved by a method according to claim 1 solves.
Die vorliegende Erfindung schafft ein Verfahren zum Herstel
len dreidimensionaler Schaltungen mit folgenden Schritten:
Bereitstellen eines ersten Substrats mit zumindest
einer Metallisierungsstruktur;
Anordnen einer Mehrzahl von Schaltungschips
nebeneinander auf dem ersten Substrat und Verbinden
mit dem ersten Substrat, um einen Substratstapel zu
erhalten, wobei einzelne Schaltungschips der Mehrzahl
von Schaltungschips durch einen Graben beabstandet
sind;
Auffüllen des Grabens mit einem Füllmaterial, um eine
im wesentlichen planare Oberfläche des Substratstapels
zu erhalten;
Verbinden der Metallisierungsstruktur des ersten Sub
strats mit einer Metallisierungsstruktur eines Schal
tungschips, um eine dreidimensionale Mutterschaltungs
anordnung zu erhalten; und
Zerteilen der dreidimensionalen Mutterschaltungsanord
nung, um dreidimensionale Schaltungen zu erhalten;
wobei vor dem Schritt des Zerteilens der Graben ge
öffnet wird.The present invention provides a method for producing three-dimensional circuits with the following steps:
Providing a first substrate with at least one metallization structure;
Placing a plurality of circuit chips side by side on the first substrate and connecting to the first substrate to obtain a substrate stack, wherein individual circuit chips of the plurality of circuit chips are spaced apart by a trench;
Filling the trench with a fill material to obtain a substantially planar surface of the substrate stack;
Connecting the metallization structure of the first substrate to a metallization structure of a circuit chip in order to obtain a three-dimensional mother circuit arrangement; and
Dividing the three-dimensional mother circuit arrangement to obtain three-dimensional circuits;
the trench being opened before the step of dividing.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß die Ausbeuteverluste beim bekannten Verfahren, die durch das Vereinzeln der fertig prozessierten dreidimensionalen integrierten Schaltungen aufgetreten sind, auf die Planari sierungsschicht zurückzuführen ist, die aufgebracht wurde, um die Gräben zwischen den einzelnen auf ihre Funktionsfä higkeit geprüften Chips aufzufüllen. Die Planarisierungs schicht ist erforderlich, um übliche planare Strukturie rungsverfahren, wie z. B. Metallisierungsverbindungen, mit Metallisierungsebenen des Chips bzw. des ersten Substrats durchführen zu können.The present invention is based on the finding that that the yield losses in the known method by the separation of the processed three-dimensional integrated circuits have occurred on the Planari coating layer that was applied, around the trenches between the individual on their functionalities Ability to fill tested chips. The planarization layer is required to standard planar structure approximately, such. B. metallization connections with Metallization levels of the chip or the first substrate to be able to perform.
Um die Probleme aus dem Stand der Technik zu beseitigen, die zu Ausbeuteverlusten beim Vereinzeln geführt haben, werden gemäß der vorliegenden Erfindung die Gräben vor dem Verein zeln wieder geöffnet. Beim Vereinzeln der dreidimensionalen integrierten Chips aus dem Substratstapel sind somit auf grund des Wegfalls der planarisierenden Schicht zum Auffül len der Gräben keine weiteren Schichten außer dem ersten Substrat zu durchtrennen, was vorteilhafterweise durch Sägen ausgeführt werden kann. To eliminate the problems from the prior art, the have resulted in loss of yield when separating according to the present invention the trenches in front of the club opened again. When separating the three-dimensional integrated chips from the substrate stack are thus on due to the elimination of the planarizing layer for filling The trenches have no layers other than the first To cut substrate, which is advantageous by sawing can be executed.
Ferner können nun die Bereiche des ersten Substrats zwischen den Chips, die vor dem Vereinzeln die Gräben definierten, vorteilhaft für Bond- oder Meß-Anschlußflächen genützt wer den, die nach der Herstellung der dreidimensionalen inte grierten Schaltungen höchstens eine sehr dünne Passivie rungsschicht auf sich aufweisen, die einfach geöffnet werden kann. Im Stand der Technik war das Öffnen der Schicht zum Auffüllen der Gräben sehr schwer, da ihre Dicke etwa gleich der Höhe der aufgebrachten Schaltungschips entsprach, die mehrere Mikrometer beträgt. Dieser entsprechend kosteninten sive Fertigungsschritt entfällt gemäß der vorliegenden Er findung.Furthermore, the regions of the first substrate can now be between the chips that defined the trenches before they were separated, advantageously used for bond or measurement pads to those who, after the three-dimensional inte circuits at most a very thin passive layer on them that are easy to open can. In the prior art, the opening of the layer was Filling the trenches is very difficult since their thickness is about the same the amount of the circuit chips applied corresponded to the is several micrometers. This costs accordingly according to the present Er finding.
Gemäß einem bevorzugten Ausführungsbeispiel umfaßt das er findungsgemäße Verfahren zum Herstellen dreidimensionaler Schaltungen zunächst den Schritt des Herstellens eines er sten Substrats, derart, daß dasselbe zumindest ein elek tronisches Bauelement und eine Metallisierungsstruktur auf weist. Ferner wird ein zweites Substrat prozessiert, derart, daß dasselbe eine Mehrzahl von elektronischen Bauelementen und mindestens eine Metallisierungsstruktur aufweist, wo durch einzelne Schaltungschips definiert werden. Das zweite Substrat wird vereinzelt, um Schaltungschips zu erhalten, wobei ein Schaltungschip zumindest ein elektronisches Bau element und eine Metallisierungsstruktur aufweist. Vorzugs weise werden die einzelnen Chips entweder als vereinzelte Chips oder als Schaltungschips, die in dem zweiten Substrat gebildet sind, vor dem Aufbringen derselben nebeneinander auf eine Oberfläche des ersten Substrats, um einen Substratstapel zu erhalten, auf ihre Funktionsfähigkeit überprüft. Durch Aufbringen der geprüften Schaltungschips entstehen Gräben zwischen den einzelnen Schaltungschips, die sich vertikal von der Oberfläche des ersten Substrats zu der Oberfläche der Schaltungschips erstrecken, die der Oberfläche des ersten Substrats gegenüber liegt.According to a preferred embodiment, it comprises Process according to the invention for producing three-dimensional Circuits first the step of making a he Most substrate, such that the same at least one elec tronic component and a metallization structure points. Furthermore, a second substrate is processed, such that the same a plurality of electronic components and has at least one metallization structure where be defined by individual circuit chips. The second Substrate is diced to get circuit chips wherein a circuit chip has at least one electronic construction Element and has a metallization structure. Preferential the individual chips are either singled out Chips or as circuit chips in the second substrate are formed, side by side before applying the same on a surface of the first substrate to form a Obtain substrate stacks on their functionality checked. By applying the tested circuit chips trenches arise between the individual circuit chips that vertically from the surface of the first substrate to the Extend surface of the circuit chips that the Surface of the first substrate is opposite.
Abhängig von der verwendeten Technologie können Durchgangs löcher in die Chips eingebracht werden, um Metallisierungs strukturen innerhalb der Chips oder Metallisierungsstruktu ren der Chips und des ersten Substrats miteinander zu ver binden.Depending on the technology used, continuity holes are made in the chips for metallization structures within the chips or metallization structure ren of the chips and the first substrate with each other tie.
Die Gräben werden während der Herstellung der dreidimensio nalen integrierten Schaltung mit einem Füllmaterial aufge füllt, um eine im wesentlichen planare Oberfläche des Sub stratstapels zu erhalten, wenn eine solche planare Ober fläche nötig ist, um beispielsweise Kontaktanschlüsse der integrierten Schaltungen durch Techniken, die planare Ober flächen benötigen, herzustellen (z. B. Standard-Lithographie verfahren). Das Auffüllen der Gräben kann alternativ vor dem Verbinden der Metallisierungsstrukturen mittels Durchgangs löchern durchgeführt werden. Vor dem Zerteilen einer derart erhaltenen dreidimensionalen Mutterschaltungsanordnung ent lang der Gräben, um die einzelnen dreidimensionalen Schal tungen zu erhalten, werden die Gräben zwischen den aufge brachten Schaltungschips der dreidimensionalen Mutterschal tungsanordnung geöffnet, damit beim Zerteilen nur das erste Substrat zerteilt werden muß, wodurch Ausbeuteverluste beim Zerteilen im wesentlichen vermieden werden.The trenches are cut during the manufacture of the three-dimensional nalen integrated circuit with a filling material fills to a substantially planar surface of the sub to obtain stratstapels if such a planar upper area is necessary, for example, to make contact connections integrated circuits through techniques that planar upper need areas to manufacture (e.g. standard lithography method). The trenches can alternatively be filled before Connecting the metallization structures by means of a passage holes. Before cutting one like that obtained three-dimensional mother circuit arrangement ent long trenches to the individual three-dimensional scarf to maintain the trenches between the brought circuit chips of the three-dimensional mother scarf opened so that only the first one when cutting Substrate must be cut, which results in losses in yield Splitting can be essentially avoided.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen detailliert erläutert. Es zeigen:Preferred embodiments of the present invention are referred to below with reference to the attached drawing explained in detail. Show it:
Fig. 1 eine Schnittansicht der dreidimensionalen Mutter schaltungsanordnung vor dem Auffüllen der Gräben; Figure 1 is a sectional view of the three-dimensional mother circuit arrangement before filling the trenches.
Fig. 2 eine Schnittansicht der dreidimensionalen Mutter schaltungsanordnung nach dem Auffüllen der Gräben; und Fig. 2 is a sectional view of the three-dimensional mother circuit arrangement after filling the trenches; and
Fig. 3 eine Schnittansicht der dreidimensionalen Mutter schaltungsanordnung vor dem Zerteilen, um die ein zelnen dreidimensionalen Schaltungen zu erhalten. Fig. 3 is a sectional view of the three-dimensional mother circuit arrangement before dividing in order to obtain the individual three-dimensional circuits.
Fig. 1 zeigt eine Schnittansicht der dreidimensionalen Mut terschaltungsanordnung vor dem Auffüllen der Gräben. Die Mutterschaltungsanordnung umfaßt ein erstes Substrat 10, auf dem eine Schicht 12 aus einer Mehrzahl von Schaltungschips (14) aufgebracht ist. Die einzelnen Schaltungschips 14 der Schicht 12 werden unabhängig von der Verarbeitung des ersten Substrats 10 aus einem Wafer prozessiert, der auch als zweites Substrat oder Topsubstrat bezeichnet wird. Analog dazu wird das erste Substrat 10 auch als Bottomsubstrat be zeichnet. Die einzelnen Schaltungschips 14 sind voneinander durch Gräben 16 getrennt. Obwohl in Fig. 1 nur ein Graben 16 dargestellt ist, sei darauf hingewiesen, daß eine Mutter schaltungsanordnung, wie sie in Fig. 1 im Querschnitt während einer bestimmten Herstellungsstufe gezeigt ist, flächig ist und eine Vielzahl von Schaltungschips 14 auf weisen kann, so daß sich der Graben bzw. die Gräben 16, wenn die Schaltungschips eine rechteckige Form haben, entlang der Ränder der einzelnen Schaltungschips erstrecken. Fig. 1 shows a sectional view of the three-dimensional Mut circuit arrangement before filling the trenches. The mother circuit arrangement comprises a first substrate 10 , on which a layer 12 comprising a plurality of circuit chips ( 14 ) is applied. The individual circuit chips 14 of the layer 12 are processed independently of the processing of the first substrate 10 from a wafer, which is also referred to as a second substrate or top substrate. Analogously, the first substrate 10 is also referred to as a bottom substrate. The individual circuit chips 14 are separated from one another by trenches 16 . Although only a trench 16 is shown in Fig. 1, it should be noted that a mother circuit arrangement, as shown in Fig. 1 in cross section during a certain manufacturing stage, is flat and can have a plurality of circuit chips 14 , so that if the circuit chips have a rectangular shape, the trench or trenches 16 extend along the edges of the individual circuit chips.
Das erste Substrat 10 umfaßt bei einem bevorzugten Ausfüh rungsbeispiel der Erfindung einen Halbleiterwafer 18, der fertig prozessierte MOS-Schaltungen 20 aufweisen kann, die in Fig. 1 schematisch als die drei Kontakte eines Tran sistors dargestellt sind. Auf der Oberfläche des Halbleiter wafers 18 ist ferner eine dielektrische Schicht 22, z. B. ein Intermetalldielektrikum, auf bzw. in der verschiedene Me tallisierungsebenen 24a, 24b und 24c aufgebracht bzw. einge bettet sind, die zusammen eine Metallisierungsstruktur des ersten Substrats 10 bilden. Da Fig. 1 eine Querschnittsdar stellung ist, sind die Verbindungen der Metallisierungs ebenen zu den einzelnen Anschlüssen der MOS-Schaltung 20 bzw. zum Halbleiterwafer 18, d. h. zum Bulk, nicht darge stellt.In a preferred exemplary embodiment of the invention, the first substrate 10 comprises a semiconductor wafer 18 , which may have completely processed MOS circuits 20 , which are shown schematically in FIG. 1 as the three contacts of a transistor. On the surface of the semiconductor wafer 18 is also a dielectric layer 22 , for. B. an intermetallic dielectric, on or in which different tallization levels 24 a, 24 b and 24 c are applied or embedded, which together form a metallization structure of the first substrate 10 . Since FIG. 1 is a Querschnittsdar position, the compounds of the metallization are planar to the individual terminals of the MOS circuit 20 and the semiconductor wafer 18, ie, to bulk, does not Darge.
Das fertigprozessierte erste Substrats 10 umfaßt den Halb leiterwafer 18, die MOS-Schaltungen 20, das Intermetalldi elektrikum 22 und die Metallisierungsebenen 24a bis 24c. An schließend kann auf das erste Substrat 10, wie es in der Halbleitertechnologie üblich ist, eine Passivierungsschicht 26 aufgebracht werden, die bereits eine planarisierende Funktion für die nachfolgende Herstellung der dreidimen sionalen Schaltungen erfüllen kann. Auf die Passivierungs schicht 26 ist eine Verbindungsschicht 28 aufgetragen, durch die die einzelnen Schaltungschips 14 mit dem ersten Substrat 10 justiert verbunden sind. Die Verbindungsschicht 28 be steht vorzugsweise aus Polyimid.The fully processed first substrate 10 comprises the semiconductor wafer 18 , the MOS circuits 20 , the intermetallic electrical 22 and the metallization levels 24 a to 24 c. Finally, a passivation layer 26 can be applied to the first substrate 10 , as is customary in semiconductor technology, which passivation layer can already perform a planarizing function for the subsequent production of the three-dimensional circuits. On the passivation layer 26 , a connection layer 28 is applied, through which the individual circuit chips 14 are connected to the first substrate 10 in an adjusted manner. The tie layer 28 is preferably made of polyimide.
Die einzelnen Schaltungschips 14 der Schicht 12 zeigen einen ähnlichen Aufbau wie das erste Substrat 10. Sie umfassen zu nächst jeweils einen Waferabschnitt 30, in dem vorzugsweise eine oder mehrere MOS-Schaltungen 32 integriert sind. Auf dem Waferabschnitt ist eine dielektrische Schicht 34, z. B. ein Intermetalldielektrikum, angeordnet, auf bzw. in der Me tallisierungsebenen 36a, 36b, 36c aufgebracht bzw. einge bettet sind. Die Oberfläche der einzelnen Schaltungschips 14 ist ferner vorzugsweise mit einer Passivierungsschicht 38 überzogen. Die Metallisierungsebenen 36a, 36b und 36c bilden zusammen eine Metallisierungsstruktur der Schaltungschips 14. Die Schaltungschips 14 umfassen ferner Durchgangslöcher oder Vialöcher 40, die als Interchip-Vias an den Stellen in nerhalb eines Schaltungschips gebildet sind, an denen später eine elektrische Kontaktierung zu darunterliegenden Schal tungsstrukturen des ersten Substrats 10 erfolgen soll.The individual circuit chips 14 of the layer 12 have a structure similar to that of the first substrate 10 . They each comprise a wafer section 30 , in which one or more MOS circuits 32 are preferably integrated. A dielectric layer 34 , e.g. B. an intermetallic dielectric, arranged on or in the tallization levels 36 a, 36 b, 36 c applied or embedded. The surface of the individual circuit chips 14 is also preferably covered with a passivation layer 38 . The metallization levels 36 a, 36 b and 36 c together form a metallization structure of the circuit chips 14 . The circuit chips 14 further include through holes or via holes 40 , which are formed as interchip vias at the locations within a circuit chip at which an electrical contact to the underlying circuit structures of the first substrate 10 is to take place later.
Die in Fig. 1 gezeigte Anordnung wird als Mutterschaltungs anordnung bezeichnet, da aus derselben nach mehreren weite ren Verarbeitungsschritten, die später ausgeführt werden, durch Zerteilen die dreidimensionalen Schaltungen gewonnen werden. Die Stelle, an der die Mutterschaltungsanordnung, die in Fig. 1 während ihrer Herstellung gezeigt ist, später einmal zerteilt werden wird, ist durch eine Zerteilungslinie 42 schematisch angedeutet.The arrangement shown in FIG. 1 is referred to as the mother circuit arrangement, since the three-dimensional circuits are obtained by dividing the same after several further processing steps which are carried out later. The point at which the mother circuit arrangement, which is shown in FIG. 1 during its production, will be divided later, is indicated schematically by a dividing line 42 .
Die in Fig. 1 gezeigte Mutterschaltungsanordnung wird fol gendermaßen hergestellt. Zunächst werden, wie es bereits er wähnt wurde, das erste Substrat 10 und ein zweites Substrat, aus dem die Schaltungschips 14 der Schicht 12 gewonnen wer den, unabhängig voneinander prozessiert. Anschließend wird das zweite Substrat, aus dem schließlich die einzelnen Schaltungschips 14 gewonnen werden, einem Funktionstest un terzogen, um funktionsfähige Schaltungschips 14 von nicht- funktionsfähigen Schaltungschips unterscheiden zu können. Zur wesentlichen Erhöhung der Systemausbeute gemäß der vor liegenden Erfindung werden nicht einfach das erste Substrat und das zweite Substrat verbunden, sondern das zweite Sub strat wird zerteilt, um die einzelnen Schaltungschips 14 zu erhalten, wobei jedoch nur die funktionsfähigen Schaltungs chips 14 im weiteren verwendet werden, um die Schicht 12 aus Schaltungschips 14 zu bilden.The mother circuit arrangement shown in Fig. 1 is manufactured as follows. First, as he already mentioned, the first substrate 10 and a second substrate, from which the circuit chips 14 of the layer 12 are obtained, are processed independently of one another. The second substrate, from which the individual circuit chips 14 are finally obtained, is then subjected to a functional test in order to be able to distinguish functional circuit chips 14 from non-functional circuit chips. In order to substantially increase system efficiency, according to the prior lying invention, the first substrate and the second substrate are not simply connected but the second sub is strat cut to obtain the individual circuit chips 14, but only the functional circuit chips 14 can be used in other to form the layer 12 of circuit chips 14 .
Um die in Fig. 1 gezeigte Mutterschaltungsanordnung zu er halten, werden die einzelnen Schaltungschips 14 schließlich auf dem ersten Substrat 10 nebeneinander plaziert, wodurch die Gräben 16 entstehen. Die Schaltungschips der Schicht 12 sind in Fig. 1 mit dem ersten Substrat 10 lediglich mecha nisch verbunden. Es ist noch keine elektrische Verbindung hergestellt worden, um eine dreidimensionale Schaltung zu erhalten.In order to maintain the mother circuit arrangement shown in FIG. 1, the individual circuit chips 14 are finally placed next to one another on the first substrate 10 , as a result of which the trenches 16 are formed. The circuit chips of the layer 12 are only mechanically connected to the first substrate 10 in FIG. 1. No electrical connection has yet been made to obtain a three-dimensional circuit.
Um eine vertikale Verbindung einer Metallisierungsebene 36a, 36b, 36c eines Schaltungschips 14 der Schicht 12 mit einer Metallisierungsebene 24a, 24b oder 24c des ersten Substrats 10 herzustellen, werden gemäß einem bevorzugten Ausführungs beispiel der vorliegenden Erfindung folgende Schritte ausge führt. Zunächst wird die Verbindungsschicht 28, d. h. die Haftschicht, und die Passivierungsschicht 26 des ersten Sub strats 10 beispielsweise durch anisotropes Trockenätzen ent fernt, wodurch die Durchgangslöcher 40 bis auf eine Metalli sierungsebene des ersten Substrats 10, in Fig. 3 bis zur Me tallisierungsebene 24a, die auf dem Intermetalldielektrikum 22 aufgebracht ist, geöffnet werden. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden durch diesen Schritt des Trockenätzens auch die Haftschicht 28 und die Passivierungsschicht 26 in den Gräben 16 entfernt. Vor zugsweise kann nun zur elektrischen Isolierung der Durch gangslöcher eine dielektrische Schicht auf die Oberfläche des Substratstapels abgeschieden werden, so daß nach einem anisotropen Rückätzschritt nach dem sogenannten Spacer-Ver fahren ausschließlich die Seitenwände der Durchgangslöcher 40 und die Seitenwände der Schaltungschips in den Gräben von einer dielektrischen Schicht 44 (siehe Fig. 2) bedeckt sind.In order to produce a vertical connection of a metallization level 36 a, 36 b, 36 c of a circuit chip 14 of the layer 12 with a metallization level 24 a, 24 b or 24 c of the first substrate 10 , the following steps are carried out according to a preferred embodiment of the present invention . First, the connection layer 28 , that is, the adhesive layer, and the passivation layer 26 of the first substrate 10, for example by anisotropic dry etching, whereby the through holes 40 up to a metallization level of the first substrate 10 , in FIG. 3 to the metalization level 24 a , which is applied to the intermetallic dielectric 22 , are opened. In a preferred exemplary embodiment of the present invention, the adhesive layer 28 and the passivation layer 26 in the trenches 16 are also removed by this step of dry etching. Before preferably, a dielectric layer can now be deposited on the surface of the substrate stack for the electrical insulation of the through holes, so that after an anisotropic etching back step after the so-called spacer process, only the side walls of the through holes 40 and the side walls of the circuit chips in the trenches of one pass dielectric layer 44 (see FIG. 2) are covered.
Daran anschließend kann mittels der sogenannten Plug-Technik gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung Metall geeigneter Dicke auf die Oberfläche abgeschieden werden, das anschließend anisotrop rückgeätzt wird, so daß in den Durchgangslöchern 40 Metallstöpsel oder "Plugs" 46 verbleiben. Bei Anwendung dieser Plug-Technik werden die Seitenwände der Schaltungschips 14, also die Seitenwände des Grabens (16), ebenfalls mit Metall bedeckt, wie es durch das Bezugszeichen 48 angedeutet ist. Die Bodenflächen der Gräben 16 sind jedoch, wie es aus Fig. 2 ersichtlich ist, aufgrund der größeren Breite nach Anwendung der Plug-Technik frei von Metall.Subsequently, by means of the so-called plug technique according to a preferred embodiment of the present invention, metal of suitable thickness can be deposited on the surface, which is then anisotropically etched back, so that 40 metal plugs or "plugs" 46 remain in the through holes. When using this plug technique, the side walls of the circuit chips 14 , that is to say the side walls of the trench ( 16 ), are also covered with metal, as is indicated by the reference symbol 48 . However, as can be seen from FIG. 2, the bottom surfaces of the trenches 16 are free of metal due to the greater width after the plug technique has been used.
Wie es aus Fig. 2 zu sehen ist, erstreckt sich der Metall kontakt von der obersten Metallisierungsebene 24a des ersten Substrats 10 bis zur dielektrischen Schicht 38, die auf den Schaltungschips 14 aufgebracht ist. Falls eine in dem Inter metalldielektrikum 22 des ersten Substrats 10 angeordnete Metallisierungsschicht 24b, 24c kontaktiert werden soll, müssen die Durchgangslöcher 40 an einer entsprechenden Stelle in den Schaltungschips 14 vorgesehen sein, und die Durchgangslöcher müssen tiefer als beim gezeigten Beispiel ausgeführt werden, damit der später hergestellte Metall stöpsel in Kontakt mit der entsprechenden Metallisierungs ebene kommt.As can be seen from FIG. 2, the metal contact extends from the uppermost metallization level 24 a of the first substrate 10 to the dielectric layer 38 which is applied to the circuit chips 14 . If a metallization layer 24 b, 24 c arranged in the inter-metal dielectric 22 of the first substrate 10 is to be contacted, the through holes 40 must be provided at a corresponding location in the circuit chips 14 , and the through holes must be made deeper than in the example shown, so that The metal plug that is produced later comes into contact with the corresponding metallization level.
Damit der in Fig. 2 gezeigte Substratstapel, d. h. die in der Herstellung befindliche Mutterschaltungsanordnung mit tels photolithographischer Standardverfahren weiter verar beitet werden kann, muß eine planare Oberfläche geschaffen werden. Zu diesem Zweck werden die Gräben 16 mit einem Füll material 50 aufgefüllt. Das Füllmaterial kann bei einem be vorzugten Ausführungsbeispiel mittels Aufschleudern einer Lackschicht geeigneter Dicke und anschließendem Rückätzen mit einem anisotropen Trockenätzschritt aufgebracht werden, bis die Oberfläche der Schaltungschips 14 freigelegt ist, die Gräben zwischen den Schaltungschips jedoch mit dem Füllmaterial 50 gefüllt sind, d. h. Lackeinlagen aufweisen. Anschließend wird gemäß einem Standard-Halb leitertechnologieschritt eine Photolackschicht 52 auf die nun planarisierte Oberfläche aufgebracht, welche mittels eines üblichen Lithographieverfahrens strukturiert wird, um Löcher 54 in der Photolackschicht 52 an geeigneter Stelle zu erzeugen, um beispielsweise die Metallisierungsebene 36a nach oben hin über Kontaktlöcher, die in die Passivierungsschicht 38 geätzt werden, kontaktieren zu können. Soll die Metallisierungsebene 36b kontaktiert werden, so muß das Kontaktloch, das dann nötig ist, tiefer ausgeführt werden, d. h. dasselbe muß sich durch die Passivierungsschicht 38 und das Intermetalldielektrikum 34 bis zu beispielsweise der Metallisierungsebene 36b oder 36c erstrecken. Selbstverständlich können in diesem Schritt auch Kontaktlöcher für die Durchgangslöcher 40 hergestellt werden, um von außen direkt einen Anschluß für eine Metallisierungsebene des ersten Substrats 10 zu haben.A planar surface must be created so that the substrate stack shown in FIG. 2, ie the mother circuit arrangement being manufactured, can be processed further by means of standard photolithographic processes. For this purpose, the trenches 16 are filled with a filling material 50 . In a preferred exemplary embodiment, the filling material can be applied by spinning on a lacquer layer of suitable thickness and then etching back with an anisotropic dry etching step until the surface of the circuit chips 14 is exposed, but the trenches between the circuit chips are filled with the filling material 50 , that is to say have lacquer inserts. Then, in accordance with a standard semiconductor technology step, a photoresist layer 52 is applied to the now planarized surface, which is structured by means of a conventional lithography process, in order to produce holes 54 in the photoresist layer 52 at a suitable location, for example in order to raise the metallization level 36 a via contact holes that can be etched into the passivation layer 38 . If the metallization level 36 b is to be contacted, the contact hole, which is then necessary, must be made deeper, ie the same must extend through the passivation layer 38 and the intermetallic dielectric 34 up to, for example, the metallization level 36 b or 36 c. Of course, contact holes for the through holes 40 can also be produced in this step in order to have a connection for a metallization level of the first substrate 10 directly from the outside.
Fig. 2 zeigt lediglich die Anordnung mit der strukturierten Photolackschicht 52, eine Verbindung einer Metallisierungs ebene des ersten Substrats 10 mit einer Metallisierungsebene der Schaltungschips 14 ist noch nicht erfolgt. Um eine Kon taktierung der Metallisierungsebenen zu ermöglichen, wird bei der in Fig. 2 dargestellten Anordnung die Passivierungs schicht 38, z. B. Ätzen, im Bereich des Kontaktlochs 54 ge öffnet. Anschließend wird der Photolack 52 z. B. durch so genanntes Veraschen in einem Sauerstoff-Plasmareaktor und durch eine nachfolgende Reinigung entfernt. Daran anschließ end wird eine obere Metallisierung 56 (siehe Fig. 3) durch eine Standardmetallisierung, z. B. durch Abscheidung und Strukturierung einer Aluminiumlegierung, hergestellt, so daß die Metallisierungsebene 24a des ersten Substrats 10 mit der Metallisierungsebene 36a des entsprechenden Schaltungschips 14 metallisch verbunden ist. Da der Graben bzw. die Gräben 16 mit dem Füllmaterial gefüllt sind, wird vorteilhafter weise erreicht, daß durch die Strukturierung der Standardme tallisierung das Metall aus den Bereichen des Grabens 16 entfernt wird. Nach Fertigstellung der oberen Metallisierung wird das Füllmaterial 50 aus dem Graben 16 entfernt, z. B. durch sogenanntes Veraschen in einem Sauerstoff-Plasmareak tor und durch eine nachfolgende Reinigung. Das Entfernen des Füllmaterials 50 aus den Gräben 16 kann selbstverständlich auch mit anderen Verfahren realisiert werden. Fig. 2 shows only the arrangement with the patterned photoresist layer 52, a connection of a metallization plane of the first substrate 10 having a metallization level of the circuit chip 14 is not yet carried out. A Kon of the metallization to allow clocking of, in the embodiment shown in FIG. 2 arrangement, the passivation layer 38, for example. B. etching, in the area of the contact hole 54 opens ge. Then the photoresist 52 z. B. removed by so-called ashing in an oxygen plasma reactor and by a subsequent cleaning. An upper metallization 56 (see FIG. 3) is then carried out by a standard metallization, e.g. B. by deposition and structuring of an aluminum alloy, so that the metallization level 24 a of the first substrate 10 is metallically connected to the metallization level 36 a of the corresponding circuit chip 14 . Since the trench or trenches 16 are filled with the filling material, it is advantageously achieved that the metal is removed from the regions of the trench 16 by the structuring of the standard metalization. After completion of the upper metallization, the filler 50 is removed from the trench 16 , e.g. B. by so-called ashing in an oxygen plasma reactor gate and by subsequent cleaning. The removal of the filler material 50 from the trenches 16 can of course also be implemented using other methods.
Als abschließender Schritt wird der Substratstapel mit den dreidimensional integrierten Schaltungen gemäß Standardver fahren mit einer dielektrischen Oberflächenpassivierung 57 versehen, um eine fertigprozessierte dreidimensionale Mut terschaltungsanordnung zu erhalten. Die dreidimensionale Mutterschaltungsanordnung wird nun, um die einzelnen drei dimensionalen integrierten Schaltungen zu erhalten, entlang der Zerteilungslinie 42 beispielsweise durch Sägen oder ähnliche bekannte Verfahren zerteilt.As a final step, the substrate stack with the three-dimensionally integrated circuits according to standard methods is provided with a dielectric surface passivation 57 in order to obtain a completely processed three-dimensional mother circuit arrangement. The three-dimensional mother circuit arrangement is now divided along the dividing line 42, for example by sawing or similar known methods, in order to obtain the individual three-dimensional integrated circuits.
Aus Fig. 3 ist deutlich zu sehen, daß lediglich das untere Substrat 10, d. h. der Halbleiterwafer 18, und das Interme talldielektrikum 22 sowie die Oberflächenpassivierungs schicht 57 zerteilt werden müssen, da die Gräben 16 offen sind. Im Stand der Technik waren die Gräben dagegen gefüllt, was beim Zerteilen der dreidimensionalen Mutterschaltungs anordnung, um die einzelnen dreidimensionalen Schaltungen zu erhalten, zu dem beschriebenen Nachteil geringerer Ausbeute geführt hatte.From Fig. 3 it can clearly be seen that only the lower substrate 10 , ie the semiconductor wafer 18 , and the interme talldielectric 22 and the surface passivation layer 57 must be divided, since the trenches 16 are open. In the prior art, on the other hand, the trenches were filled, which had resulted in the described disadvantage of lower yield when the three-dimensional mother circuit arrangement was broken up in order to obtain the individual three-dimensional circuits.
Nach dem Zerteilen der dreidimensionalen Mutterschaltungs anordnung, die in Fig. 3 gezeigt ist, liegen die einzelnen dreidimensionalen integrierten Schaltungen 1 vor. Für Fach leute ist es offensichtlich, daß ein flächiger Wafer sowohl in der x- als auch in der y-Richtung zerteilt werden muß, um eine Vielzahl von dreidimensionalen integrierten Schaltungen 1 durch Zerteilen zu erhalten, wobei lediglich das erste Substrat 10 und nicht die gesamte Mutterschaltungsanordnung durchtrennt werden müssen, da die Gräben 16 vor dem Zertei len geöffnet worden sind.After dividing the three-dimensional mother circuit arrangement, which is shown in Fig. 3, the individual three-dimensional integrated circuits 1 are available. It is obvious to those skilled in the art that a flat wafer must be diced in both the x and y directions in order to obtain a plurality of three-dimensional integrated circuits 1 by dicing, only the first substrate 10 and not the whole Mother circuit arrangement must be cut because the trenches 16 have been opened before the Zertei len.
Obwohl beim beschriebenen Ausführungsbeispiel die Durch gangslöcher 40 bereits während der Prozessierung des zweiten Wafers zur Gewinnung der einzelnen Schaltungschips 14 herge stellt worden sind, ist es für Fachleute offensichtlich, daß diese Durchgangslöcher auch nach dem Aufbringen der Schal tungschips 14 und nach dem Auffüllen der Gräben mit Füllma terial durch entsprechende Verfahren, die für planare Ober flächen geeignet sind, hergestellt werden könnten.Although in the described embodiment, the through holes 40 have already been produced during the processing of the second wafer to obtain the individual circuit chips 14 , it is obvious to experts that these through holes also after the application of the circuit chip 14 and after filling the trenches Füllma material could be produced by appropriate processes that are suitable for planar surfaces.
Damit dreidimensionale Schaltungen mit Standard-Halbleiter technologien, die einerseits bewährt und andererseits preis günstiger als Spezialtechnologien sind, hergestellt werden können, liefert das erfindungsgemäße Verfahren einerseits eine zeitweise Planarisierung der Gräben während der Her stellung und andererseits geöffnete Gräben vor dem Zertei len, derart, daß Standardverfahren für planare, d. h. zwei dimensionale, Schaltungen verwendet werden können und außer dem das Zerteilen ebenfalls mit hoher Ausbeute durchgeführt werden kann. Obwohl die vorliegende Erfindung in Verbindung mit CMOS-Schaltungsstrukturen 32 und 20 beschrieben worden ist, sei darauf hingewiesen, daß das Verfahren des Auffül lens der Gräben und des Öffnens der Gräben vor dem Zerteilen auf beliebige Technologien anwendbar ist und nicht auf die CMOS-Technologie beschränkt ist.So that three-dimensional circuits with standard semiconductor technologies, which are proven on the one hand and on the other hand cheaper than special technologies, can be produced, the method according to the invention provides a temporary planarization of the trenches during manufacture and, on the other hand, open trenches in front of the ceramics, such that Standard methods for planar, ie two-dimensional, circuits can be used and, in addition, the division can also be carried out with a high yield. Although the present invention has been described in connection with CMOS circuit structures 32 and 20 , it should be understood that the method of filling the trenches and opening the trenches prior to dicing is applicable to any technology and is not limited to CMOS technology is.
Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, daß das beschriebene Verfahren beliebig oft wieder holt werden kann, um eine beliebige Anzahl von Bauelemente lagen einer höchstintegrierten dreidimensionalen Schaltung zu erhalten. Der in Fig. 3 gezeigte Substratstapel kann auf analoge Weise wieder als erstes Substrat wirken, auf das ei ne neue Schicht 12 aus Schaltungschips 14 aufgebracht werden kann. Somit ist ein modulares Herstellungsverfahren be schrieben worden, das dreidimensionale Systeme mit direkten elektrischen Verbindungen über sogenannte Interchip-Vialö cher zwischen jeweils zwei übereinanderliegenden vertikal benachbarten Schaltungschips ermöglicht. Weiterhin vorteil haft am erfindungsgemäßen Verfahren ist die Tatsache, daß die Kontakte zwischen Schaltungsstrukturen der zusammenge fügten Schichten 12 aus Bauelementelagen frei wählbar und mittels preisgünstiger Lithographieschritte für planare Oberflächen hergestellt werden können, wodurch sich eine günstige Entwurfsfreiheit ergibt.A major advantage of the present invention is that the described method can be repeated any number of times in order to obtain any number of components of a highly integrated three-dimensional circuit. The substrate stack shown in FIG. 3 can act in an analogous manner again as the first substrate to which a new layer 12 of circuit chips 14 can be applied. Thus, a modular manufacturing process has been described that enables three-dimensional systems with direct electrical connections via so-called interchip Vialö cher between two superimposed vertically adjacent circuit chips. Another advantage of the method according to the invention is the fact that the contacts between circuit structures of the joined layers 12 can be freely selected from component layers and can be produced by means of inexpensive lithography steps for planar surfaces, which results in a favorable freedom of design.
Ein weiterer Vorteil der vorliegenden Erfindung besteht dar in, daß die Bereiche zwischen den Schaltungschips 14 vor teilhaft für Bond- oder Meß-Anschlußflächen genützt werden können, die nach der Herstellung der dreidimensionalen inte grierten Schaltungen einfach geöffnet werden können. Da die Dicke der gemäß dem Stand der Technik vorliegenden planari sierenden Schicht mehrere Mikrometer beträgt - die Dicke entspricht etwa der Höhe der aufgebrachten und vorzugsweise gedünnten Schaltungschips 14 - ist das Öffnen der Schicht mittels Ätzen sehr aufwendig und damit teuer. Dieser ent sprechend kostenintensive Fertigungsschritt entfällt bei dem erfindungsgemäßen Herstellungsverfahren.Another advantage of the present invention is that the areas between the circuit chips 14 can be used before for geous for bond or measurement pads that can be easily opened after the manufacture of the three-dimensional inte grated circuits. Since the thickness of the planarizing layer present according to the prior art is several micrometers - the thickness corresponds approximately to the height of the applied and preferably thinned circuit chips 14 - the opening of the layer by means of etching is very complex and therefore expensive. This accordingly costly manufacturing step is eliminated in the manufacturing method according to the invention.
Claims (16)
Bereitstellen eines ersten Substrats (10) mit zumin dest einer Metallisierungsstruktur (24a, 24b, 24c);
Anordnen einer Mehrzahl von Schaltungschips (14) auf dem ersten Substrat (10) und Verbinden mit dem ersten Substrat (10), um einen Substratstapel zu erhalten, wobei einzelne Schaltungschips (14) der Mehrzahl von Schaltungschips (14) durch einen Graben (16) beabstandet sind;
Auffüllen des Grabens mit einem Füllmaterial (50), um eine im wesentlichen planare Oberfläche des Substrat stapels zu erhalten;
Verbinden der Metallisierungsstruktur (24a, 24b, 24c) des ersten Substrats (10) mit einer Metallisierungs struktur (36a, 36b, 36c) eines Schaltungschips (14), um eine dreidimensionale Mutterschaltungsanordnung zu erhalten; und
Zerteilen der dreidimensionalen Mutterschaltungsanord nung, um dreidimensionale Schaltungen (1) zu erhalten;
dadurch gekennzeichnet,
daß vor dem Schritt des Zerteilens der Graben (16) ge öffnet wird.1. A method for producing three-dimensional circuits ( 1 ) with the following steps:
Providing a first substrate ( 10 ) with at least one metallization structure ( 24 a, 24 b, 24 c);
Arranging a plurality of circuit chips ( 14 ) on the first substrate ( 10 ) and connecting to the first substrate ( 10 ) to obtain a substrate stack, wherein individual circuit chips ( 14 ) of the plurality of circuit chips ( 14 ) by a trench ( 16 ) are spaced;
Filling the trench with a fill material ( 50 ) to obtain a substantially planar surface of the substrate stack;
Connecting the metallization structure ( 24 a, 24 b, 24 c) of the first substrate ( 10 ) with a metallization structure ( 36 a, 36 b, 36 c) of a circuit chip ( 14 ) in order to obtain a three-dimensional mother circuit arrangement; and
Dividing the three-dimensional mother circuit arrangement to obtain three-dimensional circuits ( 1 );
characterized by
that before the step of dividing the trench ( 16 ) ge is opened.
Aufbringen des Füllmaterials (50) auf die Oberfläche des Substratstapels, die den Graben (16) aufweist; und
Rückätzen des Füllmaterials, derart, daß lediglich Füllmaterial (50) in dem Graben (16) zurückbleibt, wo durch eine im wesentlichen planare Oberfläche des Sub stratstapels erhalten wird.5. The method according to any one of the preceding claims, wherein the step of filling the trench ( 16 ) comprises the following steps:
Applying the filler material ( 50 ) to the surface of the substrate stack which has the trench ( 16 ); and
Etching back the filler material such that only filler material ( 50 ) remains in the trench ( 16 ), where a substantially planar surface of the substrate stack is obtained.
Bearbeiten eines Halbleiterwafers (18), um ein elek tronisches Bauelement (20) zu erhalten; und
Bilden der Metallisierungsstruktur (24a, 24b, 24c), die zumindest zwei innere Metallisierungsebenen (24b, 24c) aufweist, die durch ein Intermetalldielektrikum (22) voneinander isoliert sind, wobei die Metallisie rungsstruktur zumindest eine äußere Metallisie rungsebene (24a) auf der Oberfläche des Inter metalldielektrikums (22) aufweist. 6. The method according to any one of the preceding claims, wherein the first substrate ( 10 ) is produced by the following steps:
Processing a semiconductor wafer ( 18 ) to obtain an electronic component ( 20 ); and
Forming the metallization structure ( 24 a, 24 b, 24 c), which has at least two inner metallization levels ( 24 b, 24 c), which are insulated from one another by an intermetallic dielectric ( 22 ), the metallization structure having at least one outer metallization level ( 24 a) has on the surface of the inter metal dielectric ( 22 ).
Aufbringen einer Haftschicht (28) auf die Oberfläche des ersten Substrats (10), das die äußere Metallisie rungsebene (24a) aufweist; und
justiertes Aufsetzen der Schaltungschips (14) auf die Haftschicht (28).7. The method of claim 6, wherein the step of arranging the circuit chips ( 14 ) further comprises the following steps:
Applying an adhesive layer ( 28 ) on the surface of the first substrate ( 10 ) having the outer metallization level ( 24 a); and
adjusted placement of the circuit chips ( 14 ) on the adhesive layer ( 28 ).
Bearbeiten eines zweiten Substrats, um eine Mehrzahl von elektronischen Bauelementen (32) und die Metalli sierungsstruktur (36a, 36b, 36c) in demselben zu bil den, wodurch die Schaltungschips (14) definiert wer den;
Vereinzeln des zweiten Substrats, um die Mehrzahl von Schaltungschips (14) zu erhalten, wobei ein Schal tungschip zumindest ein elektronisches Bauelement (32) und eine Metallisierungsstruktur (36a, 36b, 36c) auf weist;
wobei der Schritt des Prozessierens des zweiten Sub strats folgende Schritte aufweist:
Bearbeiten eines Halbleiterwafers (30), um das elek tronisches Bauelement (32) zu erhalten;
Bilden der Metallisierungsstruktur (36a, 36b, 36c);
Bilden von Durchgangslöchern (40) durch das zweite Substrat, so daß eine bestimmte Metallisierungsebene (36a, 36b, 36c) des zweiten Substrats mit einer be stimmten Metallisierungsebene (24a, 24b, 24c) des ersten Substrats (10) verbindbar ist; und
Passivieren (38) des zweiten Substrats.9. The method according to any one of the preceding claims, further comprising the steps of:
Processing a second substrate to form a plurality of electronic components ( 32 ) and the metallization structure ( 36 a, 36 b, 36 c) in the same, whereby the circuit chips ( 14 ) are defined;
Separating the second substrate in order to obtain the plurality of circuit chips ( 14 ), a circuit chip having at least one electronic component ( 32 ) and a metallization structure ( 36 a, 36 b, 36 c);
wherein the step of processing the second substrate comprises the following steps:
Processing a semiconductor wafer ( 30 ) to obtain the electronic component ( 32 );
Forming the metallization structure ( 36 a, 36 b, 36 c);
Forming through holes ( 40 ) through the second substrate, so that a certain metallization level ( 36 a, 36 b, 36 c) of the second substrate with a certain metallization level ( 24 a, 24 b, 24 c) of the first substrate ( 10 ) is connectable; and
Passivating ( 38 ) the second substrate.
Entfernen einer Passivierungsschicht (26) des ersten Substrats (10) in den Durchgangslöchern (40);
Fortsetzen der Durchgangslöcher bis zu einer bestimm ten Metallisierungsebene (24a, 24b, 24c) des ersten Substrats (10);
Abscheiden von Metall auf die Oberfläche des Wafersta pels; und
Rückätzen des abgeschiedenen Metalls, derart, daß Me tallstöpsel (46) in den Durchgangslöchern (40) zurück bleiben, wodurch zumindest eine Metallisierungsebene (24a) des ersten Substrats (10) mit einer Metallisie rungsebene (36a) des zweiten Substrats verbunden wird (57).10. The method of claim 9, wherein the step of connecting comprises the following steps:
Removing a passivation layer ( 26 ) of the first substrate ( 10 ) in the through holes ( 40 );
Continuation of the through holes up to a specific metallization level ( 24 a, 24 b, 24 c) of the first substrate ( 10 );
Depositing metal on the surface of the wafer stack; and
Etching back of the deposited metal, such that metal plugs ( 46 ) remain in the through holes ( 40 ), whereby at least one metallization level ( 24 a) of the first substrate ( 10 ) is connected to a metallization level ( 36 a) of the second substrate ( 57 ).
photolithographisches Strukturieren der Oberfläche des Substratstapels unter Verwendung von Photolack (52), um Kontaktlöcher (54) für Metallisierungsanschlüsse der dreidimensionalen Schaltungen (1) zu definieren. 11. The method according to any one of claims 1 to 9, wherein the step of connecting comprises the following step:
photolithographically patterning the surface of the substrate stack using photoresist ( 52 ) to define contact holes ( 54 ) for metallization connections of the three-dimensional circuits ( 1 ).
Prüfen der elektronischen Bauelemente des zweiten Sub strats auf Funktionsfähigkeit, um funktionsfähige Schaltungschips von nicht-funktionsfähigen Schaltungs chips unterscheiden zu können; und
Selektieren der funktionsfähigen Schaltungschips; und
wobei im Schritt des Anordnens lediglich selektierte funktionsfähige Schaltungschips (14) mit dem ersten Substrat (10) verbunden werden.13. The method according to any one of the preceding claims, in which the following steps are carried out before connecting circuit chips ( 14 ):
Checking the electronic components of the second sub strate for operability in order to distinguish functional circuit chips from non-functional circuit chips; and
Selecting the functional circuit chips; and
wherein in the step of arranging only selected functional circuit chips ( 14 ) are connected to the first substrate ( 10 ).
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