DE19854886A1 - Entwurfsverfahren einer Halbleitervorrichtung, Halbleitervorrichtung und Aufzeichnungsmedium - Google Patents

Entwurfsverfahren einer Halbleitervorrichtung, Halbleitervorrichtung und Aufzeichnungsmedium

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Abstract

Eine Halbleitervorrichtung, die einen Transistor mit einer SOI-Struktur vorsieht, dessen Betriebsgeschwindigkeit nicht beeinflußt wird, wird vorgesehen. Ein MOS-Transistor mit der SOI-Struktur wird gebildet, der R È C È f < 1 erfüllt, wobei C eine Gatekapazität (F) ist, R ein Körperwiderstand (OMEGA) ist, f eine Taktbetriebsfrequenz (Hz) ist und f >= 500 MHz.

Description

Die vorliegende Erfindung betrifft ein Entwurfsverfahren einer Halbleitervorrichtung, eine Halbleitervorrichtung und ein Aufzeichnungsmedium. Speziell betrifft sie eine Halblei­ tervorrichtung mit einem auf einem SOI-Substrat gebildeten MOS-Transistor.
Fig. 20 ist eine perspektivische Ansicht, die einen Quer­ schnitt einer der Anmelderin bekannten Halbleitervorrichtung M90 mit einer Feldtrennstruktur, die der Hintergrund der vor­ liegenden Erfindung ist, zeigt. Die Halbleitervorrichtung M90 ist eine SOI-Halbleitervorrichtung, bei der ein SOI-Substrat, das eine Halbleiterschicht in Filmform enthält, oder eine SOI-Schicht (Halbleiter-auf-Isolator-Schicht), die auf einem isolierenden Substrat gebildet ist, als Halbleitersubstrat verwendet wird, in das Transistorelemente und ähnliches ge­ bildet werden.
Wie in Fig. 20 gezeigt ist, enthält die Halbleitervorrichtung M90 eine Siliziumhalbleiterschicht als die SOI-Schicht 3, die auf dem isolierenden Substrat, das ein Stützsubstrat 1 und einen vergrabenen Oxidfilm 2 enthält, gebildet ist. Die SOI- Schicht 3 enthält eine große Zahl von Elementbereichen, in denen NMOS-Transistoren gebildet werden sollen, und eine große Zahl von Elementbereichen, in denen PMOS-Transistoren gebildet werden sollen. Planare Feldabschirmungselektroden 5 (im folgenden als FS-Elektroden abgekürzt) zum elektrischen Trennen dieser Elementbereiche sind an Grenzen der Elementbe­ reiche in der SOI-Schicht 3 gebildet.
Die in Fig. 20 gezeigten FS-Elektroden 5 sind derart parallel und mit einer vorbestimmten Abstandsbeziehung auf der SOI- Schicht 3 gebildet, daß aktive Bereiche in den entsprechenden Elementbereichen definiert werden. Die FS-Elektroden 5 sind mit Feldabschirmungsisolierschichten 4 (im folgenden als FS- Isolierschichten abgekürzt) bedeckt. Es sind Gateelektroden 6 angeordnet, die sich jeweils von der Oberseite eines aktiven Bereiches auf die Oberseiten von zwei parallelen FS-Isolier­ schichten 4 erstrecken. Es sind Gateoxidfilme 10 zwischen den Gateelektroden 6 und den aktiven Bereichen gebildet. Die FS- Isolierschichten 4 sind zum Vorsehen einer elektrischen Iso­ lierung zwischen den FS-Elektroden 5 und den Gateelektroden 6 aus einem Oxid gebildet.
Source- und Drainbereiche (nicht in Fig. 20 gezeigt) in der SOI-Schicht 3 sind elektrisch über Kontaktlöcher 7, die in einer nicht gezeigten Isolierschicht vorgesehen sind, mit Drain- und Sourceelektroden (in Fig. 20 nicht gezeigt) ver­ bunden. Die Gateelektroden 6 sind fit Gateverbindungsleitun­ gen (in Fig. 20 nicht gezeigt) über Kontaktlöcher 8 verbun­ den.
Eine Körperkontaktelektrode (in Fig. 20 nicht gezeigt) ist über ein Kontaktloch 9 mit der SOI-Schicht 3 verbunden. Ob­ wohl das Kontaktloch 9, das mit der Körperkontaktelektrode verbunden ist, in Fig. 20 so gezeigt ist, daß es durch die FS-Elektrode 5 hindurchgeht und mit der SOI-Schicht 3 verbun­ den ist, ist es ebenfalls bekannt, das Kontaktloch 9 auf der SOI-Schicht 3 außerhalb der FS-Elektrode 5 vorzusehen.
In der Halbleitervorrichtung M90 ist die SOI-Schicht 3 in einem Trennbereich durch Anlegen von 0 V in einer NMOS-Struk­ tur oder einer Stromversorgungsspannung Vcc in einer PMOS- Struktur an die FS-Elektroden 5 abgeschnitten bzw. getrennt. Dies führt zu einer elektrischen Trennung zwischen den Ele­ mentbereichen.
Die SOI-Schicht 3 kann bevorzugt einen Körperabschnitt auf­ weisen, der schwebend ist, als das das Körperpotential fixie­ rende Kontaktloch 9 in der Struktur von Fig. 20.
Fig. 21 ist eine Querschnittsansicht eines NMOS-Transistors mit einer SOI-Struktur, in der ein Körperabschnitt schwebend ist.
Wie in Fig. 21 gezeigt ist, ist der vergrabene Oxidfilm 2 auf dem Stützsubstrat 1 gebildet und ist die SOI-Schicht 3 auf dem vergrabenen Oxidfilm 2 gebildet. Es sind ein N-Drainbe­ reich 11 und ein N-Sourcebereich 12 selektiv in der SOI- Schicht 3 gebildet. Ein P-Bereich der SOI-Schicht 3, der einen Körperbereich zwischen dem Drain- und Sourcebereich 11 und 12 enthält, ist als Körperabschnitt 13 definiert.
Der Gateoxidfilm 10 ist auf dem Körperabschnitt 13 zwischen dem Drain- und dem Sourcebereich 11 und 12 gebildet, und die Gateelektrode 6 ist auf dem Gateoxidfilm 10 gebildet.
In dem SOI-MOS-Transistor, der so konstruiert ist, wie oben beschrieben wurde, wird, wenn das Potential des Körperab­ schnittes 13 nicht fixiert ist, ein Körperpotential BV durch die Einflüsse der Signale, die durch den Drainbereich 11 und den Sourcebereich 12 fließen, und ähnliches geändert, wodurch folglich die Betriebsgeschwindigkeit VC des MOS-Transistors verändert wird, wie in Fig. 22 gezeigt ist. Es sollte ange­ merkt werden, daß die Beziehung von Fig. 22 zwischen dem Kör­ perpotential und der Betriebsgeschwindigkeit als relative Werte auf der Basis von der Zeit = 0 gezeigt ist.
Eine der Lösungen des oben beschriebenen Nachteiles besteht darin, das Potential des Körperabschnittes 13 durch Vorsehen des in Fig. 20 gezeigten Körperpotentialfixierkontaktloches 9 und ähnlichem zu fixieren. Fig. 23 zeigt schematisch eine MOS-Transistorstruktur, bei der das Körperpotential fixiert ist. Wie in Fig. 23 gezeigt ist, ist das Potential des Kör­ perabschnittes 13 durch einen Körperanschluß PB1 fixiert.
Eine alternative Lösung liegt darin, eine DT-MOS-Struktur (MOS-Struktur mit dynamischem Schwellwert), wie in Fig. 24 gezeigt ist, vorzusehen, bei der die Gateelektrode 6 und der Körperabschnitt 13 kurzgeschlossen sind und ein Körperan­ schluß PB2 ein gemeinsames Potential an die Gateelektrode 6 und den Körperabschnitt 13 anlegt.
Die der Anmelderin bekannten SOI-MOS-Transistoren können die Betriebsgeschwindigkeit, die relativ niedrig ist, durch Fi­ xieren des Potentials des Körperabschnittes 13, wie in Fig. 23 und 24 gezeigt ist, stabilisieren.
Ein Hochgeschwindigkeitsbetrieb synchron mit einem Takt, der eine Betriebsfrequenz von nicht weniger als 500 MHz aufweist, zwingt jedoch zu sehr strengen Anforderungen für das Timing eines Signales, das zwischen den Schaltungen läuft. Dies führt dazu, daß sogar die MOS-Transistoren mit den Strukturen von Fig. 23 und 24 ein Phänomen aufweisen, das ähnlich zu dem ist, das in dem Fall verursacht wurde, bei dem der Körperab­ schnitt 13 schwebt. Dieses Phänomen beeinflußt die Betriebs­ geschwindigkeit von solchen MOS-Transistoren und führt zum Beispiel zu einem instabilen Betrieb.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Halb­ leitervorrichtung, die einen SOI-Transistor enthält, dessen Betriebsgeschwindigkeit nicht während einem Hochgeschwindig­ keitsbetrieb beeinflußt wird, und ein Entwurfsverfahren der Halbleitervorrichtung und ein Aufzeichnungsmedium zum Auf­ zeichnen darauf eines Programmes zum Verwirklichen eines solchen Verfahrens vorzusehen.
Die Aufgabe wird durch das Entwurfsverfahren einer Halblei­ tervorrichtung entsprechend Anspruch 1 oder 2, die Halblei­ tervorrichtung des Anspruches 3 oder durch das Aufzeichnungs­ medium des Anspruches 16 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen an­ gegeben.
Ein erster Aspekt der vorliegenden Erfindung ist für ein Ent­ wurfsverfahren einer Halbleitervorrichtung, die einen MOS- Transistor enthält, der auf einem SOI-Substrat, das ein Stützsubstrat, einen vergrabenen Oxidfilm und eine SOI- Schicht enthält, gebildet ist, vorgesehen, wobei der MOS- Transistor basierend auf einem vorbestimmten Takt betrieben wird, wobei der MOS-Transistor einen ersten Halbleiterbereich eines ersten Leitungstyps, der selektiv in der SOI-Schicht gebildet ist, einen zweiten Halbleiterbereich des ersten Lei­ tungstyps, der selektiv in der SOI-Schicht unabhängig von dem ersten Halbleiterbereich gebildet ist, einen Körperabschnitt eines zweiten Leitungstyps, der einen Körperbereich enthält, wobei der Körperbereich ein Bereich der SOI-Schicht ist, der zwischen dem ersten und zweiten Halbleiterbereich liegt, eine Gateelektrode, die auf einem Gateoxidfilm, der auf dem Kör­ perbereich gebildet ist, gebildet ist, und zumindest einen Körperkontakt, der elektrisch mit dem Körperabschnitt verbun­ den ist und ein fixiertes Potential empfängt, enthält. Ent­ sprechend der vorliegenden Erfindung enthält das Verfahren die Schritte des (a) Vorsehens einer Betriebsfrequenz des vorbestimmten Taktes und (b) Bestimmens eines Layoutmusters des MOS-Transistors basierend auf der Betriebsfrequenz des vorbestimmten Taktes, wobei das Layoutmuster des MOS-Transi­ stors in dem Schritt (b) derart bestimmt wird, daß der Bedin­ gungsausdruck R.C.f < 1 erfüllt wird, wobei C = die Gate­ kapazität (F) des MOS-Transistors, R = der Widerstand (Ω) eines Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt zu dem Körperbereich erstreckt, f = die Betriebsfrequenz (Hz) des vorbestimmten Taktes und f ≧ 500 MHz.
Ein zweiter Aspekt der vorliegenden Erfindung ist auf ein Entwurfsverfahren einer Halbleitervorrichtung, die einen MOS- Transistor enthält, der auf einem SOI-Substrat, das ein Stützsubstrat, einen vergrabenen Oxidfilm und eine SOI- Schicht enthält, gebildet ist, gerichtet, wobei der MOS-Tran­ sistor einen ersten Halbleiterbereich eines ersten Leitungs­ typs, der selektiv in der SOI-Schicht gebildet ist, einen zweiten Halbleiterbereich des ersten Leitungstyps, der selek­ tiv in der SOI-Schicht unabhängig von dem ersten Halbleiter­ bereich gebildet ist, einen Körperabschnitt eines zweiten Leitungstyps, der einen Körperbereich enthält, wobei der Kör­ perbereich ein Bereich der SOI-Schicht ist, der zwischen dem ersten und dem zweiten Halbleiterbereich liegt, eine Gate­ elektrode, die auf einem Gateoxidfilm gebildet ist, der auf dem Körperbereich gebildet ist, wobei die Gateelektrode elek­ trisch mit dem Körperabschnitt verbunden ist, und zumindest einen Körperkontakt, der elektrisch mit dem Körperabschnitt verbunden ist und ein fixiertes Potential empfängt, enthält. Entsprechend der vorliegenden Erfindung enthält das Verfahren die Schritte des (a) Vorsehens einer Signallaufverzögerungs­ zeit, die für den MOS-Transistor benötigt wird, und (b) Be­ stimmens eines Layoutmusters des MOS-Transistors basierend auf der Signallaufverzögerungszeit, wobei das Layoutmuster des MOS-Transistors in dem Schritt (b) derart bestimmt wird, daß der Bedingungsausdruck (R.C)/td < 1 erfüllt wird, wobei C = die Gatekapazität (F) des MOS-Transistors, R = der Wider­ stand (Ω) eines Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt zu dem Körper­ bereich erstreckt, td = die Signallaufverzögerungszeit (s), die für den MOS-Transistor benötigt wird, und td ≦ 50 ps.
Ein dritter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, die durch das Verfahren, das in dem ersten Aspekt angegeben ist, entworfen ist bzw. durch dieses Verfahren hergestellt werden kann.
Ein vierter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet, die durch das Verfahren, das in dem zweiten Aspekt angegeben ist, entworfen ist bzw. hergestellt werden kann.
Entsprechend dem fünften Aspekt der vorliegenden Erfindung ist bevorzugt in der Halbleitervorrichtung des dritten oder vierten Aspektes der Widerstand R des Übertragungspfades des fixierten Potentials durch R = (ρ.W)/(L.tSOI) bestimmt, wobei W = die Länge des Übertragungspfades des fixierten Potentials in dem Körperbereich entlang der Gatebreite der Gateelektrode, L = die Länge des Übertragungspfades des fi­ xierten Potentials in dem Körperbereich entlang der Gatelänge der Gateelektrode, tSOI = die Dicke der SOI-Schicht und ρ = der spezifische Widerstand des Körperbereiches.
Entsprechend dem sechsten Aspekt der vorliegenden Erfindung enthält bevorzugt in der Halbleitervorrichtung des fünften Aspektes der Körperabschnitt einen Bereich, der sich von dem Körperabschnitt in einer angrenzenden Beziehung mit zumindest einem Teil einer äußeren Peripherie des ersten und zweiten Halbleiterbereiches erstreckt, und der MOS-Transistor enthält weiterhin eine Trennelektrode, die auf einem Isolierfilm ge­ bildet ist, der auf einem Teil des Körperabschnittes gebildet ist, der ein anderer als der Körperbereich ist und der in einer angrenzenden Beziehung mit zumindest einem Teil der äußeren Peripherie des ersten und zweiten Halbleiterbereiches ist, wobei der zumindest eine Körperkontakt einen Körperkon­ takt außerhalb der Trennelektrode enthält, der auf einem Be­ reich des Körperabschnittes gebildet ist, der in der Drauf­ sicht gesehen zu dem ersten und zweiten Halbleiterbereich mit der Trennelektrode dazwischen gegenüberliegend ist.
Entsprechend einem siebten Aspekt der vorliegenden Erfindung enthält in der Halbleitervorrichtung des sechsten Aspektes der Körperbereich bevorzugt einen Körperkontaktdefinitionsbe­ reich, in dem es zugelassen ist, daß der Körperkontakt gebil­ det wird. Die Gateelektrode weist eine Öffnung auf, die den Körperkontaktdefinitionsbereich freilegt, und der zumindest eine Körperkontakt enthält weiterhin einen Körperkontakt in der Gateelektrode, der auf dem Körperkontaktdefinitionsbe­ reich gebildet ist.
Entsprechend einem achten Aspekt der vorliegenden Erfindung enthält in der Halbleitervorrichtung des sechsten Aspektes bevorzugt der erste Halbleiterbereich eine Mehrzahl von er­ sten Halbleiterbereichen und enthält der zweite Halbleiterbe­ reich eine Mehrzahl von zweiten Halbleiterbereichen. Der Kör­ perabschnitt enthält einen Bereich, der zwischen der Mehrzahl von ersten und zweiten Halbleiterbereichen derart gebildet ist, daß die Mehrzahl von ersten und zweiten Halbleiterberei­ chen in einer diskreten Beziehung getrennt sind, und die Trennelektrode ist weiterhin auf dem Bereich des Körperab­ schnittes, der die Mehrzahl von ersten und zweiten Halblei­ terbereichen in die diskrete Beziehung trennt, gebildet.
Entsprechend einem neunten Aspekt der vorliegenden Erfindung enthält bevorzugt in der Halbleitervorrichtung des fünften Aspektes der Körperabschnitt einen Bereich, der in einer an­ grenzenden Beziehung zu dem ersten und zweiten Halbleiterbe­ reich entlang der Gatebreite angeordnet ist und sich von dem Körperbereich entlang der Gatelänge erstreckt. Die Gateelek­ trode ist auf einem Teil des Körperabschnittes, der in einer angrenzenden Beziehung zu dem ersten und zweiten Halbleiter­ bereich entlang der Gatebreite angeordnet ist, gebildet und erstreckt sich weiterhin von auf dem Körperbereich entlang der Gatelänge, und der zumindest eine Körperkontakt enthält einen Körperkontakt außerhalb der Gateelektrode, der auf dem Bereich des Körperabschnittes, der in der Draufsicht gesehen, gegenüber dem ersten und zweiten Halbleiterbereich mit der Gateelektrode dazwischen liegt, gebildet ist.
Entsprechend einem zehnten Aspekt der vorliegenden Erfindung enthält in der Halbleitervorrichtung des neunten Aspektes der Körperbereich bevorzugt einen Körperkontaktdefinitionsbe­ reich, in dem erlaubt ist, daß der Körperkontakt gebildet wird. Die Gateelektrode weist eine Öffnung auf, die den Kör­ perkontaktdefinitionsbereich freilegt, und der zumindest eine Körperkontakt enthält weiterhin einen Körperkontakt in der Gateelektrode, der auf dem Körperkontaktdefinitionsbereich gebildet ist.
Entsprechend einem elften Aspekt der vorliegenden Erfindung enthält in der Halbleitervorrichtung des fünften Aspektes der zumindest eine Körperkontakt bevorzugt einen ersten Körper­ kontakt, der auf dem Körperabschnitt in einer Position, die auf einer äußeren Erstreckungslinie bzw. einer sich nach außen erstreckenden Linie von einem Ende der Gateelektrode entlang der Gatebreite angeordnet ist, gebildet ist, und einen zweiten Körperkontakt, der auf dem Körperabschnitt in einer Position, die auf einer sich nach außen erstreckenden Linie von dem anderen Ende der Gateelektrode entlang der Gatebreite angeordnet ist, gebildet ist.
Entsprechend einem zwölften Aspekt der vorliegenden Erfindung enthält in der Halbleitervorrichtung des fünften Aspektes der Körperbereich bevorzugt einen ersten Körperbereich, von dem zumindest ein Teil in einem oberen Teil davon gebildet ist, und einen zweiten Körperbereich, der in dem unteren Teil da­ von gebildet ist, wobei der zweite Körperbereich des zweiten Leitungstypes von einer Dotierungskonzentration ist, die grö­ ßer ist als die Dotierungskonzentration des ersten Körperbe­ reiches des zweiten Leitungstypes.
Entsprechend einem dreizehnten Aspekt der vorliegenden Erfin­ dung enthält in der Halbleitervorrichtung des zwölften Aspek­ tes der erste Halbleiterbereich bevorzugt einen ersten Haupt­ bereich und einen ersten Teilhalbleiterbereich, und der zwei­ te Halbleiterbereich enthält bevorzugt einen zweiten Hauptbe­ reich und einen zweiten Teilhalbleiterbereich. Der erste und der zweite Teilhalbleiterbereich sind in einer gegenüberlie­ genden Beziehung in oberen Teilbereichen des ersten und zwei­ ten Halbleiterbereiches gebildet. Der erste und der zweite Teilhalbleiterbereich des ersten Leitungstyps sind von einer Dotierungskonzentration, die niedriger ist als die Dotie­ rungskonzentration des ersten und des zweiten Hauptbereiches des ersten Leitungstyps. Der zweite Körperbereich enthält einen ersten und einen zweiten Teilkörperbereich. Der erste und der zweite Teilkörperbereich sind unter Teilen des ersten und des zweiten Teilhalbleiterbereiches und in Schnittstel­ lenkontakt mit dem ersten und zweiten Hauptbereich entspre­ chend gebildet. Der Körperbereich in einem anderen als dem ersten und dem zweiten Teilkörperbereich ist als erster Kör­ perbereich definiert, und der erste Körperbereich ist ohne Schnittstellenkontakt mit dem ersten und dem zweiten Hauptbe­ reich gebildet. Der erste und der zweite Teilhalbleiterbe­ reich erstrecken sich um einen vorbestimmten Abstand von dem ersten und dem zweiten Teilkörperbereich zu der Mitte der Gateelektrode.
Entsprechend einem vierzehnten Aspekt der vorliegenden Erfin­ dung enthält in der Halbleitervorrichtung des zwölften Aspek­ tes der erste Halbleiterbereich bevorzugt einen ersten Haupt­ bereich und einen ersten Teilhalbleiterbereich und der zweite Halbleiterbereich enthält bevorzugt einen zweiten Hauptbe­ reich und einen zweiten Teilhalbleiterbereich. Der erste und der zweite Teilhalbleiterbereich sind in gegenüberliegender Beziehung in den Teilbereichen des ersten und des zweiten Halbleiterbereiches gebildet und erstrecken sich senkrecht durch die SOI-Schicht. Der erste und der zweite Teilhalblei­ terbereich des erste Leitungstypes sind von einer Dotierungs­ konzentration, die niedriger ist als die Dotierungskonzentra­ tion des ersten und des zweiten Hauptbereiches des ersten Leitungstypes.
Entsprechend einem fünfzehnten Aspekt der vorliegenden Erfin­ dung enthält bevorzugt in der Halbleitervorrichtung des zwölften Aspektes der erste Halbleiterbereich einen ersten Hauptbereich und einen ersten Teilhalbleiterbereich und der zweite Halbleiterbereich einen zweiten Hauptbereich und einen zweiten Teilhalbleiterbereich. Der erste und der zweite Teil­ halbleiterbereich sind in gegenüberliegender Beziehung in den Teilbereichen des ersten und des zweiten Halbleiterbereiches gebildet. Der erste und der zweite Teilhalbleiterbereich des ersten Leitungstypes sind aus einer Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration des ersten und des zweiten Hauptbereiches des ersten Leitungstypes. Der zweite Körperbereich ist in einem unteren Mittelteil des Kör­ perbereiches und ohne Schnittstellenkontakt mit dem ersten und dem zweiten Hauptbereich gebildet.
Entsprechend einem sechzehnten Aspekt der vorliegenden Erfin­ dung enthält die Halbleitervorrichtung des fünften Aspektes bevorzugt einen MOS-Transistor mit schwebendem Körper, der ein nicht fixiertes Körperpotential aufweist, wobei die SOI- Schicht einen ersten Bereich mit einer ersten Dicke und einen zweiten Bereich mit einer zweiten Dicke, die geringer als die erste Dicke ist, enthält, wobei der MOS-Transistor auf dem ersten Bereich gebildet ist und der MOS-Transistor mit schwe­ bendem Körper auf dem zweiten Bereich gebildet ist.
Ein siebzehnter Aspekt der vorliegenden Erfindung ist auf ein computerlesbares Aufzeichnungsmedium gerichtet, das darauf ein Programm zum Verwirklichen des Verfahrens des ersten oder zweiten Aspektes speichert.
Wie oben beschrieben wurde, wird bei dem Verfahren des ersten Aspektes der vorliegenden Erfindung das Layoutmuster des MOS- Transistors in dem Schritt (b) derart bestimmt, daß der Be­ dingungsausdruck R.C.f < 1 erfüllt wird, wobei C = die Gatekapazität (F) des MOS-Transistors, R = der Widerstand (Ωm) des Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt zu dem Körperbe­ reich erstreckt, f = die Betriebsfrequenz (Hz) des vorbe­ stimmten Taktes und f ≧ 500 MHz. Dies erlaubt den Entwurf des MOS-Transistors mit fixiertem Körperpotential, der stabil in der Betriebsgeschwindigkeit ebenfalls während einem Hochge­ schwindigkeitsbetrieb davon ist.
Bei dem Verfahren des zweiten Aspektes der vorliegenden Er­ findung wird das Layoutmuster des MOS-Transistors derart be­ stimmt, daß der Bedingungsausdruck (R.C)/td < 1 erfüllt wird, wobei C = die Gatekapazität (F) des MOS-Transistors, R = der Widerstand (Ωm) des Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt zu dem Körperbereich erstreckt, td = die Signallaufverzögerungs­ zeit (s), die für den MOS-Transistor benötigt wird, und td ≦ 50 ps. Dies ermöglicht den Entwurf des MOS-Transistors mit elektrisch verbundener Gateelektrode und Körperabschnitt, der stabil in der Betriebsgeschwindigkeit ebenfalls während dem Hochgeschwindigkeitsbetrieb davon ist.
Die Halbleitervorrichtung des dritten Aspektes ist durch das Verfahren des ersten Aspektes entworfen. Dies stellt den MOS- Transistor mit fixiertem Körperpotential bereit, der in der Betriebsgeschwindigkeit ebenfalls während dem Hochgeschwin­ digkeitsbetrieb davon stabil ist.
Die Halbleitervorrichtung des vierten Aspektes ist entspre­ chend dem Verfahren des zweiten Aspektes entworfen. Dies stellt den MOS-Transistor mit kurzgeschlossener Gateelektrode und Körperabschnitt bereit, der in der Betriebsgeschwindig­ keit ebenfalls während dem Hochgeschwindigkeitsbetrieb davon stabil ist.
Bei der Halbleitervorrichtung entsprechend dem fünften Aspekt der vorliegenden Erfindung ist der Widerstand R des Körperab­ schnittes durch R = (ρ.W)/(L.tSOI) bestimmt, wobei W = die Länge des Übertragungspfades des fixierten Potentials in dem Körperbereich entlang der Gatebreite der Gateelektrode, L = die Länge des Übertragungspfades des fixierten Potentials in dem Körperbereich entlang der Gatelänge der Gateelektrode, tSOI = die Dicke der SOI-Schicht und ρ = der spezifische Wi­ derstand des Körperbereiches. Somit kann der zulässige Be­ reich der Größe des Körperbereiches durch vorhergehendes Ein­ stellen der Dicke der SOI-Schicht und des spezifischen Wider­ standes des Körperbereiches bestimmt werden.
In der Halbleitervorrichtung entsprechend dem sechsten Aspekt der vorliegenden Erfindung enthält der MOS-Transistor weiter­ hin die Trennelektrode, die auf dem Isolierfilm gebildet ist, der auf einem Teil des Körperabschnittes, der ein anderer ist als der Körperbereich und in angrenzender Beziehung mit dem ersten und dem zweiten Halbleiterbereich ist, gebildet ist, und den Körperkontakt außerhalb der Trennelektrode, der auf dem Bereich des Körperabschnittes gebildet ist, der in der Draufsicht gesehen gegenüber dem ersten und dem zweiten Halb­ leiterbereich mit der Trennelektrode dazwischen ist. Die elektrische Trennung kann zwischen dem Körperkontakt außer­ halb der Trennelektrode und dem ersten und dem zweiten Halb­ leiterbereich durch Anlegen einer Rückwärtsvorspannung an die Trennelektrode vorgesehen werden, wodurch verhindert wird, daß das fixierte Potential des Körperkontaktes außerhalb der Trennelektrode nachteilig den ersten und den zweiten Halblei­ terbereich beeinflußt.
Bei der Halbleitervorrichtung entsprechend dem siebten Aspekt der vorliegenden Erfindung weist die Gateelektrode die Öff­ nung auf, die den Körperkontaktdefinitionsbereich des Körper­ bereiches freilegt, und der Körperkontakt enthält weiterhin den Körperkontakt in der Gateelektrode, der auf dem Körper­ kontaktdefinitionsbereich gebildet ist.
Somit ist der Übertragungspfad des fixierten Potentials in dem Körperbereich durch den Körperkontakt in der Gateelektro­ de in Körperbereichseinheiten aufgeteilt, von denen jede den Bedingungsausdruck des ersten und des zweiten Aspektes erfül­ len muß. Dies stellt die erhöhte Länge des gesamten Körperbe­ reiches entlang der Gatebreite der Gateelektrode bereit.
Bei der Halbleitervorrichtung entsprechend dem achten Aspekt der vorliegenden Erfindung sind die Mehrzahl von ersten und zweiten Halbleiterbereichen voneinander durch den Körperab­ schnitt getrennt.
Somit ist der Übertragungspfad des fixierten Potentials in dem Körperbereich durch den Körperabschnitt, der die Mehrzahl von ersten und zweiten Halbleiterbereichen trennt, aufge­ teilt. Jeder der Mehrzahl von ersten und zweiten Halbleiter­ bereichen des MOS-Transistors muß den Bedingungsausdruck des ersten oder des zweiten Aspektes erfüllen. Dies stellt die erhöhte Länge des gesamten Körperbereiches entlang der Gate­ breite der Gateelektrode bereit.
Bei der Halbleitervorrichtung entsprechend dem neunten Aspekt der vorliegenden Erfindung ist die Gateelektrode auf dem Teil des Körperabschnittes gebildet, der in angrenzender Beziehung mit dem ersten und dem zweiten Halbleiterbereich angeordnet ist, und erstreckt sich weiterhin von auf dem Körperbereich entlang der Gateelektrode. Der Körperkontakt außerhalb der Gateelektrode ist auf dem Bereich des Körperabschnittes ge­ bildet, der in der Draufsicht gesehen gegenüber dem ersten und zweiten Halbleiterbereich mit der Gateelektrode dazwi­ schen ist.
Die elektrische Trennung kann zwischen dem Körperkontakt außerhalb der Gateelektrode und dem ersten und dem zweiten Halbleiterbereich durch Anlegen einer AUS-Spannung an die Gateelektrode vorgesehen werden, wobei verhindert wird, daß das fixierte Potential des Körperkontaktes außerhalb der Gateelektrode den ersten und den zweiten Halbleiterbereich nachteilig beeinflußt.
Bei der Halbleitervorrichtung entsprechend dem zehnten Aspekt der vorliegenden Erfindung weist die Gateelektrode die Öff­ nung auf, die den Körperkontaktdefinitionsbereich des Körper­ bereiches freilegt, und der Körperkontakt enthält weiterhin den Körperkontakt in der Gateelektrode, der auf dem Körper­ kontaktdefinitionsbereich gebildet ist.
Somit ist der Übertragungspfad des fixierten Potentials in dem Körperbereich durch den Körperkontakt in der Gateelek­ trode in Körperbereichseinheiten aufgeteilt. Der MOS-Transi­ stor muß den Bedingungsausdruck des ersten oder zweiten Aspektes für jede Körperbereichseinheit erfüllen. Dies stellt die erhöhte Länge des gesamten Körperbereiches entlang der Gatebreite der Gateelektrode bereit.
Bei der Halbleitervorrichtung entsprechend dem elften Aspekt der vorliegenden Erfindung enthält der zumindest eine Körper­ kontakt den ersten und den zweiten Körperkontakt, die auf dem Körperabschnitt in Positionen gebildet sind, die an sich nach außen erstreckenden Linien von den entgegengesetzten Enden der Gateelektrode entlang der Gatebreite der Gateelektrode entsprechend angeordnet sind.
Somit wird der Übertragungspfad des fixierten Potentials in dem Körperbereich durch den ersten und den zweiten Körperkon­ takt in Körperbereichseinheiten aufgeteilt. Der MOS-Transi­ stor muß den Bedingungsausdruck des ersten oder zweiten Aspektes für jeden der beiden Körperbereichseinheiten erfül­ len. Dies stellt die erhöhte Länge des gesamten Körperberei­ ches entlang der Gatebreite der Gateelektrode bereit.
Bei der Halbleitervorrichtung entsprechend dem zwölften Aspekt der vorliegenden Erfindung weist der zweite Körperbe­ reich des zweiten Leitungstyps, der in dem unteren Teil des Körperbereiches gebildet ist, die Dotierungskonzentration auf, die größer ist als die Dotierungskonzentration des er­ sten Körperbereiches des zweiten Leitungstypes. Diese Struk­ tur stellt den verringerten spezifischen Widerstand des Kör­ perbereiches relativ zu einer Struktur, bei der der gesamte Körperbereich aus der Dotierungskonzentration des ersten Kör­ perbereiches ist, bereit.
Wenn alle Parameter, die den Bedingungsausdruck des ersten oder zweiten Aspektes erfüllen, mit Ausnahme des spezifischen Widerstandes des Körperbereiches und der Länge des Übertra­ gungspfades des fixierten Potentials in dem Körperbereich entlang der Gatebreite der Gateelektrode in der gleichen Be­ dingung sind, stellt diese Struktur als Ergebnis den verrin­ gerten spezifischen Widerstand des Körperbereiches zum ent­ sprechenden Erhöhen der oben erwähnten Länge entlang der Gatebreite bereit.
In der Halbleitervorrichtung entsprechend dem dreizehnten Aspekt der vorliegenden Erfindung sind der erste und der zweite Teilkörperbereich der relativ hohen Dotierungskonzen­ tration in Schnittstellenkontakt mit dem ersten und dem zwei­ ten Hauptbereich der relativ hohen Dotierungskonzentration gebildet, und der erste Körperbereich der relativ niedrigen Dotierungskonzentration ist ohne Schnittstellenkontakt mit dem ersten und dem zweiten Bereich gebildet. Dies ermöglicht dem ersten und dem zweiten Teilkörperbereich die Unter­ drückung der Ausdehnung einer Verarmungsschicht von dem er­ sten und dem zweiten Hauptbereich sicherzustellen, wodurch der MOS-Transistor widerstandsfähig gegen einen punch-through bzw. Durchgriff wird.
Weiterhin erstrecken sich der erste und der zweite Teilhalb­ leiterbereich der relativ niedrigen Dotierungskonzentration um den vorbestimmten Abstand von dem ersten und dem zweiten Teilkörperbereich zu der Mitte der Gateelektrode. Dies ver­ hindert, daß die relativ hohe Dotierungskonzentration des er­ sten und des zweiten Teilkörperbereiches die Stromeigenschaf­ ten des MOS-Transistors während der Kanalbildung negativ be­ einflussen.
Bei der Halbleitervorrichtung entsprechend dem vierzehnten Aspekt der vorliegenden Erfindung sind der erste und der zweite Teilhalbleiterbereich der relativ niedrigen Dotie­ rungskonzentration in gegenüberliegender Beziehung in Teilbe­ reichen des ersten und des zweiten Halbleiterbereiches gebil­ det und erstrecken sich senkrecht durch die SOI-Schicht.
Somit ist der zweite Körperbereich der relativ hohen Dotie­ rungskonzentration ohne Schnittstellenkontakt mit dem ersten oder zweiten Halbleiterbereich der relativ hohen Dotierungs­ konzentration. Daher wird ein Übergangsleck minimiert.
Bei der Halbleitervorrichtung entsprechend dem fünfzehnten Aspekt der vorliegenden Erfindung ist der zweite Körperbe­ reich der relativ hohen Dotierungskonzentration in dem unte­ ren Mittelteil des Körperbereiches und ohne Schnittstellen­ kontakt mit dem ersten und dem zweiten Hauptbereich gebildet.
Somit kann der fehlende Kontakt zwischen dem zweiten Körper­ bereich der relativ hohen Dotierungskonzentration und dem er­ sten oder zweiten Halbleiterbereich der relativ hohen Dotie­ rungskonzentration das Übergangsleck minimieren.
Bei der Halbleitervorrichtung entsprechend dem sechzehnten Aspekt der vorliegenden Erfindung ist der MOS-Transistor mit fixiertem Körperpotential auf dem ersten Bereich, das relativ dick ist, gebildet und ist der MOS-Transistor mit schwebendem Körper auf dem zweiten Bereich, der relativ dünn ist, gebil­ det.
Wenn alle Parameter, die den Bedingungsausdruck des ersten oder zweiten Aspektes erfüllen, mit Ausnahme der Dicke der SOI-Schicht und der Länge des Körperbereiches entlang der Gatebreite der Gateelektrode in der gleichen Bedingung sind, stellt diese Struktur folglich die erhöhte Dicke der SOI- Schicht derart bereit, daß die Länge des Körperbereiches entlang der Gatebreite des MOS-Transistors mit fixiertem Körperpotential erhöht wird.
Der MOS-Transistor mit schwebendem Körper kann andererseits die SOI-Schicht der verringerten Dicke für die gewünschten Betriebseigenschaften aufweisen, ohne den MOS-Transistor mit fixiertem Körperpotential zu beeinflussen.
Das Aufzeichnungsmedium entsprechend dem siebzehnten Aspekt der vorliegenden Erfindung zeichnet darauf das Programm zum Verwirklichen des Verfahrens des ersten oder zweiten Aspektes auf. Somit ermöglicht das Ausführen des Programmes durch einen Computer den Entwurf eines MOS-Transistors mit fixier­ tem Körperpotential oder eines MOS-Transistors, der eine mit dem Körperbereich kurzgeschlossene Gateelektrode aufweist, die stabil in der Betriebsgeschwindigkeit auch während dem Hochgeschwindigkeitsbetrieb davon sind.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfin­ dung ergeben sich aus der folgenden Beschreibung von Ausfüh­ rungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Draufsicht eines MOS-Transistors mit einer SOI-Struktur, der durch das Entwurfsver­ fahren entsprechend einem ersten bevorzugten Ausführungsbeispiel entworfen ist,
Fig. 2 eine Querschnittsansicht entlang der Linie A-A von Fig. 1,
Fig. 3 eine Draufsicht, die eine Körperkontaktstruk­ tur des ersten bevorzugten Ausführungsbeispie­ les zeigt,
Fig. 4 einen Ablaufplan, der die Prozedur des Ent­ wurfsverfahrens der Halbleitervorrichtung ent­ sprechend dem ersten bevorzugten Ausführungs­ beispiel zeigt,
Fig. 5 ein Blockschaltbild einer Layoutmustererzeu­ gungsvorrichtung zum Verwirklichen des Ent­ wurfsverfahrens des ersten bevorzugten Ausfüh­ rungsbeispieles,
Fig. 6 eine Draufsicht, die eine H-geformte Gateelek­ trodenstruktur des ersten bevorzugten Ausfüh­ rungsbeispieles zeigt,
Fig. 7 einen Ablaufplan, der die Prozedur des Ent­ wurfsverfahrens der Halbleitervorrichtung ent­ sprechend einem zweiten bevorzugten Ausfüh­ rungsbeispiel zeigt,
Fig. 8 eine Querschnittsansicht einer Struktur eines dritten bevorzugen Ausführungsbeispieles,
Fig. 9 eine Querschnittsansicht einer anderen Struk­ tur des dritten bevorzugten Ausführungsbei­ spieles,
Fig. 10 ein Diagramm, das die Beziehung zwischen einer Dotierungskonzentration und einem spezifischen Widerstand zeigt,
Fig. 11 eine Querschnittsansicht einer Struktur eines vierten bevorzugten Ausführungsbeispieles,
Fig. 12 eine Querschnittsansicht, die ein Herstel­ lungsverfahren des vierten bevorzugten Ausfüh­ rungsbeispieles zeigt,
Fig. 13 eine Querschnittsansicht einer Struktur eines fünften bevorzugten Ausführungsbeispieles,
Fig. 14 eine Querschnittsansicht einer Struktur eines sechsten bevorzugten Ausführungsbeispieles,
Fig. 15 eine Querschnittsansicht, die das Herstel­ lungsverfahren des sechsten bevorzugten Aus­ führungsbeispieles zeigt,
Fig. 16 eine Querschnittsansicht einer Struktur eines siebten bevorzugten Ausführungsbeispieles,
Fig. 17 eine Draufsicht einer Struktur eines achten bevorzugten Ausführungsbeispieles,
Fig. 18 eine Draufsicht einer Struktur eines neunten bevorzugten Ausführungsbeispieles,
Fig. 19 eine Draufsicht einer Struktur eines zehnten bevorzugten Ausführungsbeispieles,
Fig. 20 eine perspektivische Ansicht, die die allge­ meine Konstruktion einer Halbleitervorrichtung mit einer Feldtrennstruktur zeigt,
Fig. 21 eine Querschnittsansicht eines SOI-MOS-Tran­ sistors,
Fig. 22 ein Diagramm, das eine Schwierigkeit des der Anmelderin bekannten SOI-MOS-Transistors zeigt,
Fig. 23 eine schematische Ansicht eines MOS-Transi­ stors mit fixiertem Körperpotential, und
Fig. 24 eine schematische Ansicht eines DT-MOS-Transi­ stors.
Erstes bevorzugtes Ausführungsbeispiel
Fig. 1 ist eine Draufsicht eines NMOS-Transistors mit einer SOI-Struktur, die die FS-Trennung verwendet, der durch ein Halbleitervorrichtungsentwurfsverfahren entsprechend dem er­ sten bevorzugten Ausführungsbeispiel entworfen ist. Fig. 2 ist eine Querschnittsansicht entlang der Linie A-A in Fig. 1. Wie in Fig. 1 und 2 gezeigt ist, ist eine FS-Elektrode 5 auf einer FS-Isolierschicht 4, die auf einem Teil eines Körperab­ schnittes 13, der an der Peripherie von und benachbart zu einem N-Drainbereich 11 und einem N-Sourcebereich 12 liegt, vorgesehen ist, gebildet. Der Körperabschnitt 13 ist derart definiert, daß er einen Körperabschnitt 14 zwischen dem N- Drainbereich 11 und dem N-Sourcebereich 12 und einen P-Be­ reich, der sich von dem Körperbereich 14 erstreckt, enthält.
Es ist eine Gateelektrode 6 über dem Körperbereich 14 und Teilen der FS-Elektrode 5 gebildet. Die Gateelektrode 6 ist oberhalb des Körperbereiches 14 mit einem Gateoxidfilm 10 da­ zwischen gebildet und ist über den Teilen der FS-Elektrode 5 mit der FS-Isolierschicht 4 dazwischen gebildet. Obwohl es in Fig. 1 und 2 nicht gezeigt ist, ist ein Körperkontakt auf dem Körperabschnitt 13 auf der äußeren Peripherie der FS-Elektro­ de 5 in der Draufsicht gesehen gebildet.
Eine solche Struktur definiert den MOS-Transistor, der den Drainbereich 11, den Sourcebereich 12 und die Gateelektrode 6 mit einer Gatelänge L und einer Gatebreite W enthält.
In dem MOS-Transistor, der die FS-Trennung verwendet und eine solche Struktur aufweist, wird ein Körperpotential nicht di­ rekt von dem Körperabschnitt 13 an der äußeren Peripherie des Drainbereiches 11 und des Sourcebereiches 12 mit Ausnahme des Körperbereiches 14 zu dem Drainbereich 11 und dem Sourcebe­ reich 12 während der Zeit, zu der die Trennfunktion der FS- Elektrode 5 aktiv ist, übertragen.
Eine Gatekapazität C bzw. eine Gatekapazitanz C der Gateelek­ trode 6 mit der Gatelänge L und der Gatebreite W in einem solchen MOS-Transistor wird durch
bestimmt, wobei tOX die Dicke des Gateoxidfilmes 10 ist, ε0 die Dielektrizitätskonstante des Vakuums ist und K0 die rela­ tive Dielektrizitätskonstante des Gateoxidfilmes 10 ist.
Andererseits ist der Körperwiderstand R des Körperabschnittes 13, der einem Widerstand eines Übertragungspfades des fixier­ ten Potentials, der sich von einem Körperkontakt 16 zu dem Körperbereich 14 erstreckt, entspricht, im wesentlichen durch den Widerstand des Körperbereiches 14 unterhalb der Gateelek­ trode 6 in der Richtung der Linie A-A bestimmt. Dies ist des­ halb, da der Bereich des Körperabschnittes 13 mit Ausnahme des Körperbereiches 14 als Übertragungspfad des fixierten Po­ tentials mit einer ausreichend großen Breite relativ zu der Gatelänge L dient und somit einen Widerstand aufweist, der relativ zu dem Widerstand des Körperbereiches 14 auf einem vernachlässigbaren Niveau ist.
Somit ist der Körperwiderstand R
wobei ρ der spezifische Widerstand des Körperbereiches 14 ist und tSOI die Dicke der SOI-Schicht 3 ist.
Genauer ist die Gatelänge L in dem Ausdruck (2) die Länge des Übertragungspfades des fixierten Potentials in dem Körperbe­ reich 14 entlang der Gatelänge der Gateelektrode 6, und die Gatebreite W in dem Ausdruck (2) ist die Länge des Übertra­ gungspfades des fixierten Potentials in dem Körperbereich 14 entlang der Gatebreite der Gateelektrode 6. Der Ausdruck (2) ist hier unter der Annahme, daß die Länge des Übertragungs­ pfades mit fixiertem Potential in dem Körperbereich 14 ent­ lang der Gatebreite im allgemeinen gleich zu der Gatebreite W der Gateelektrode 6 und die Länge davon entlang der Gatelänge im allgemeinen gleich zu der Gatelänge L der Gateelektrode 6 ist, bestimmt.
Das Ergebnis einer Simulation basierend auf einer Taktbe­ triebsfrequenz f (Hz), bei der der MOS-Transistor die Gate­ kapazität C (F) und den Körperwiderstand R (Ω), die in den Ausdrücken (1) und (2) bestimmt sind, aufweist, hat ergeben, daß, wenn ein Hochgeschwindigkeitsbetrieb mit der Taktbe­ triebsfrequenz f von nicht weniger als 500 MHz benötigt wird, der MOS-Transistor in einem stabilen Zustand arbeitet, wenn die Bedingungen, die durch den Ausdruck (3) dargestellt sind, erfüllt sind.
R.C.f < 1 (3).
Durch Anwenden der Ausdrücke (1) und (2) auf den Ausdruck (3) kann der Ausdruck (3) umgewandelt werden in
Daher arbeitet eine Schaltung, die den SOI-MOS-Transistor mit der Gatebreite W, der Gateoxidfilmdicke tOX und der SOI- Schichtdicke tSOI, die alle den Ausdruck (4) erfüllen, wenn die Taktbetriebsfrequenz f bestimmt ist, aufweist, in einem stabilen Zustand ebenfalls bei hoher Betriebsgeschwindigkeit.
Wenn zum Beispiel ρ = 0,08 (Ω.cm), K0 = 3,9, ε0 = 8,86 × 10-14 (F/cm) und f = 10 (GHz), dann sollten die Gatebreite W, die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI die Bedin­ gungen erfüllen, die durch
dargestellt sind.
Dann sollte, wenn die Gateoxidfilmdicke tOX = 0,007 (µm) und die SOI-Schichtdicke tSOI = 0,1 (µm), die beschränkende Bedin­ gung (i), daß {W2 < 2,52} oder {W < 1,59 (µm)}, erfüllt sein.
Mit Bezug zu Fig. 3 ist jedoch, wenn Körperkontakte 16A und 16B auf dem Körperabschnitt 13 an gegenüberliegenden Seiten der Gateelektrode 6 entlang der Gatebreite W vorgesehen sind, der Übertragungspfad des fixierten Potentials in dem Körper­ bereich 14 in zwei Pfade aufgeteilt, die den Körperkontakten 16A und 16B entsprechend zugeordnet sind. Dann können die Ausdrücke (1) bis (4) für jeden der zwei Körperbereiche mit einer Gatebreite von W/2 angewendet werden. Folglich sollte die beschränkende Bedingung (ii), daß {(W/2) < 1,59 (µm)}, er­ füllt sein. Dies erlaubt, daß die maximal zulässige Gatebrei­ te W doppelt so groß wie die basierend auf der beschränkenden Bedingung (i) ist.
Fig. 4 ist ein Ablaufplan, der die Prozedur des Halbleiter­ vorrichtungsentwurfsverfahrens entsprechend dem ersten bevor­ zugten Ausführungsbeispiel zeigt.
Wie in Fig. 4 gezeigt ist, wird die Taktbetriebsfrequenz f (≧ 500 MHz) anfänglich in dem Schritt S1 eingestellt. Dann werden andere Parameter als die Gatebreite W, wie zum Bei­ spiel die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI, in dem Schritt S2 bestimmt.
Danach wird eine maximal zulässige Gatebreite WMAX, die R.C.f < 1 erfüllt, durch Anwenden des Ausdruckes (4) in dem Schritt S3 bestimmt.
In dem Schritt S4 wird ein Layoutmuster, das einen MOS-Tran­ sistor enthält, der die maximal zulässige Gatebreite WMAX er­ füllt, derart erzeugt, daß eine Halbleitervorrichtung entwor­ fen wird.
Somit verwendet das Halbleitervorrichtungsentwurfsverfahren des ersten bevorzugten Ausführungsbeispieles den Ausdruck {R.C.f < 1} zum Entwerfen der Vorrichtung. Daher kann ein De­ signer basierend auf nur einer objektiven Erkennung als auf Versuch und Fehler die Halbleitervorrichtung, die einen sta­ bilen Betrieb bei einer Frequenz, bei der die Vorrichtung ar­ beiten soll, sicherstellt, konstant erzielen. Das heißt, daß das Verfahren des ersten bevorzugten Ausführungsbeispieles darin effektiv ist, daß die Verwendung des Ausdruckes {R.C.f < 1} die genaue Erkennung der maximal zulässigen Gate­ breite WMAX, die der Vorrichtung ermöglicht, in einer stabilen Art zu arbeiten, wenn eine vorbestimmte Frequenz vorgegeben ist, ermöglicht.
Obwohl die Gatebreite W als der Parameter verwendet wird, dessen endgültiger zulässiger Wert (maximale zulässige Gate­ breite WMAX) in dem in Fig. 4 gezeigten Ablaufplan bestimmt wird, kann der zulässige Wert von jedem Parameter, der {R.C.f < 1} erfüllt, bestimmt werden. Zusätzlich ist natürlich die Technik des ersten bevorzugten Ausführungsbeispieles auf zulässige Werte einer Kombination von zwei oder mehr Parame­ tern anwendbar.
Fig. 5 ist ein Blockschaltbild einer Layoutmustererzeugungs­ vorrichtung zum automatischen Verwirklichen des Halbleiter­ vorrichtungsentwurfsverfahrens des ersten bevorzugen Ausfüh­ rungsbeispieles. Wie in Fig. 5 gezeigt ist, empfängt die Lay­ outmustererzeugungsvorrichtung 100 Schaltungsdaten D1 und Einstellparameter D2. Die Einstellparameter D2 bedeuten die Taktbetriebsfrequenz f und andere Parameter als die Gate­ breite W, wie zum Beispiel die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI.
Die Layoutmustererzeugungsvorrichtung 100 weist eine Funktion wie einen Computer auf, die in der Lage ist, ein Layoutmu­ stererzeugungsprogramm, das auf einem Aufzeichnungsmedium 101, das darin vorgesehen ist, aufgezeichnet ist, auszufüh­ ren. In dem ersten bevorzugten Ausführungsbeispiel enthält das Layoutmustererzeugungsprogramm die Schritte - ähnlich zu den Schritten S1 und S2 von Fig. 4 - des Vorsehens der einzu­ stellenden Taktbetriebsfrequenz f und anderer Parameter als die Gatebreite W und die Schritte des Ausführens der gleichen Bearbeitung wie die Schritt S3 und S4 von Fig. 4.
Somit ist die Layoutmustererzeugungsvorrichtung 100 in der Lage, automatisch Layoutmusterdaten D3, die einen MOS-Tran­ sistor enthalten, der den Ausdruck {R.C.f < 1} erfüllt, basie­ rend auf den vorgesehenen Schaltungsdaten D1 und den Ein­ stellparametern D2 zu erzeugen. Das Aufzeichnungsmedium 101 kann zum Beispiel eine Floppy-Disk, ein CD-ROM und/oder eine Festplatte enthalten.
Obwohl das Entwurfsverfahren des MOS-Transistors mit der FS- Trennstruktur in dem ersten bevorzugten Ausführungsbeispiel beschrieben wird, kann die Technik des ersten bevorzugten Ausführungsbeispieles auf ein Verfahren des Entwerfens einer H-geformten Gatestruktur, wie in Fig. 6 gezeigt ist, angewen­ det werden. Ein Paar von gegenüberliegenden I-geformten Tei­ len einer H-geformten Gateelektrode 26, die den Stämmen bzw. senkrechten Abschnitten des Buchstabens "H" entsprechen, stellen entlang der Gatebreite W eine elektrische Trennung zwischen Körperabschnitten 23, die benachbart zu den Drain- und Sourcebereichen 11 und 12 angeordnet sind, und den Drain- und Sourcebereichen 11 und 12 bereit. Ein Mittelteil der H-geformten Gateelektrode 26, der dem Balken bzw. dem waage­ rechten Abschnitt des Buchstabens "H" entspricht, dient als originale Gateelektrode des MOS-Transistors.
Wenn der Körperkontakt 16 auf dem Körperabschnitt 23 gegen­ über dem Drain- und Sourcebereich 11 und 12 mit Bezug zu der H-geformten Gateelektrode 26 gebildet ist, dann wird das Kör­ perpotential von dem Körperkontakt 16 nicht direkt zu dem Drain- und Sourcebereich 11 und 12 übertragen.
In dieser Art ist der SOI-MOS-Transistor des ersten bevorzug­ ten Ausführungsbeispieles derart entworfen, daß die Gatebrei­ te W, die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI den Ausdruck (3) (Ausdruck (4)) für das Körperpotentialfixie­ ren erfüllen, wodurch eine betriebsstabilisierte Halbleiter­ vorrichtung vorgesehen wird, die Variationen der Betriebsge­ schwindigkeit ebenfalls während dem Hochgeschwindigkeitsbe­ trieb ausschließt.
Das Einstellen der maximalen Gatebreite W, die den Ausdruck (3) erfüllt, stellt den SOI-MOS-Transistor bereit, der bei einer maximalen Geschwindigkeit, die den stabilen Betrieb er laubt, arbeitet.
Die Taktbetriebsfrequenz f in dem Ausdruck (3) bedeutet eine Betriebsfrequenz, eine Taktfrequenz und eine Oszillationsfre­ quenz, wenn der SOI-MOS-Transistor des ersten bevorzugten Ausführungsbeispieles für eine synchrone Logikschaltung, wie zum Beispiel eine CPU, ein DSP (digitaler Signalprozessor) und ein Kommunikationschip, verwendet wird und bedeutet eine Betriebsfrequenz, eine Taktfrequenz und den Kehrwert der Zugriffszeit, wenn der SOI-MOS-Transistor für einen Halblei­ terspeicher, wie zum Beispiel ein DRAM und ein SRAM, verwen­ det wird.
Zweites bevorzugtes Ausführungsbeispiel
Das Ergebnis einer Simulation, die ähnlich zu der des ersten bevorzugten Ausführungsbeispieles ist, die auf einer Signal­ laufverzögerungszeit tpd(S) basiert, die für einen einzelnen DT-MOS-Transistor mit der Gatekapazität C (F) und dem Körper­ widerstand R (Ω), die in den Ausdrücken (1) und (2) bestimmt sind, benötigt wird, hat gezeigt, daß der DT-MOS-Transistor in einem stabilen Zustand ebenfalls während dem Hochgeschwin­ digkeitsbetrieb mit der Signallaufverzögerungszeit tpd von nicht größer als 50 ps arbeitet, wenn die durch den Ausdruck (6) dargestellten Bedingungen erfüllt sind.
Wenn zum Beispiel ρ = 0,08 (Ω.cm), K0 = 3,9, ε0 = 8,86 × 10-14 (F/cm) und tpd = 50 (ps), dann sollten die Gatebreite W, die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI die Bedin­ gungen, die durch
dargestellt sind, erfüllen.
Wenn die Gateoxidfilmdicke tOX = 0,007 (µm) und die SOI- Schichtdicke tSOI = 0,1 (µm), dann sollte die beschränkende Bedingung (iii), daß {W2 < 1,26} oder {W < 1,12 (µm)}, erfüllt sein.
Wenn ein Kurzschluß zwischen der Gateelektrode und den Kör­ perabschnitten an gegenüberliegenden Seiten der Gateelektrode entlang der Gatebreite W davon vorhanden ist, ist der Über­ tragungspfad mit fixiertem Potential in dem Körperbereich 14 in zwei Pfade aufgeteilt, wie in dem ersten Ausführungsbei­ spiel. Folglich sollte die beschränkende Bedingung (iv), daß {(W/2) < 1.12 (µm)}, erfüllt sein. Dies erlaubt, daß die maxi­ mal zulässige Gatebreite W doppelt so groß wie die basierend auf der beschränkenden Bedingung (iii) ist.
Der DT-MOS-Transistor des zweiten bevorzugten Ausführungsbei­ spieles ist in der Konstruktion ähnlich zu dem in Fig. 1 und 2 gezeigten MOS-Transistor mit der Ausnahme, daß die Gate­ elektrode 6 und der Körperabschnitt kurzgeschlossen sind, und kann auf die in Fig. 6 gezeigte H-geformte Gatestruktur ange­ wendet werden.
Fig. 7 ist ein Ablaufplan, der die Prozedur des Halbleiter­ vorrichtungsentwurfsverfahrens entsprechend dem zweiten be­ vorzugten Ausführungsbeispiel zeigt.
Wie in Fig. 7 gezeigt ist, wird anfangs die Signallaufverzö­ gerungszeit tpd (≦ 50 ps), die für den einzelnen DT-MOS-Tran­ sistor benötigt wird, in dem Schritt S11 eingestellt. Dann werden andere Parameter als die Gatebreite W, wie zum Bei­ spiel die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI, in dem Schritt S12 bestimmt.
Danach wird die maximal zulässige Gatebreite WMAX, die (R.C)/tpd < 1 erfüllt, durch Anwenden des Ausdruckes (7) in dem Schritt S13 bestimmt.
In dem Schritt S14 wird ein Layoutmuster, das einen DT-MOS- Transistor, der die maximal zulässige Gatebreite WMAX erfüllt, enthält, derart erzeugt, daß eine Halbleitervorrichtung ent­ worfen wird.
Somit verwendet das Halbleitervorrichtungsentwurfsverfahren des zweiten bevorzugten Ausführungsbeispieles den Ausdruck {(R.C)/tpd < 1} zum Entwerfen der Vorrichtung. Daher kann ein Designer basierend auf nur der objektiven Erkennung und nicht von Versuch und Fehler konstant die Halbleitervorrichtung er­ zielen, die einen stabilen Betrieb für eine vorgeschriebene Signallaufverzögerungszeit sicherstellt. Das heißt, daß das Verfahren des zweiten bevorzugten Ausführungsbeispieles darin effektiv ist, daß die Verwendung des Ausdruckes {(R.C)/tpd < 1} die genaue Erkennung der maximal zulässigen Gatebreite WMAX erlaubt, die der Vorrichtung ermöglicht, in einer stabilen Art zu arbeiten, wenn eine vorbestimmte Signallaufverzöge­ rungszeit bereitgestellt ist.
In dieser Art wird der DT-MOS-Transistor mit der SOI-Struktur des zweiten bevorzugten Ausführungsbeispieles derart entwor­ fen, daß die Gatebreite W, die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI den Ausdruck (6) (Ausdruck (7)) für das Körperpotentialfixieren erfüllen, wodurch eine betriebsstabi­ lisierte Halbleitervorrichtung bereitgestellt wird, die Va­ riationen der Betriebsgeschwindigkeit ebenfalls während des Hochgeschwindigkeitsbetriebes ausschließt.
Obwohl die Gatebreite W als der Parameter verwendet wird, dessen endgültiger zulässiger Wert (maximal zulässige Gate­ breite WMAX) in dem in Fig. 7 gezeigten Ablaufplan bestimmt wird, kann der zulässige Wert von jedem Parameter, der {R.C.f < 1} erfüllt, bestimmt werden. Zusätzlich kann die Tech­ nik des zweiten bevorzugten Ausführungsbeispieles natürlich aufzulässige Werte einer Kombination von zwei oder mehr Pa­ rametern angewendet werden.
Das Einstellen der maximalen Gatebreite W, die den Ausdruck (6) erfüllt, stellt den DT-MOS-Transistor mit der SOI-Struk­ tur bereit, der bei einer maximalen Geschwindigkeit arbeitet, die den stabilen Betrieb bei einer hohen Betriebsgeschwindig­ keit ermöglicht, bei der die Signallaufverzögerungszeit tpd von nicht mehr als 50 ps benötigt wird.
Das zweite bevorzugte Ausführungsbeispiel ist ähnlich zu dem ersten bevorzugten Ausführungsbeispiel darin, daß die in Fig. 5 gezeigte Layoutmustererzeugungsvorrichtung in der Lage ist, automatisch die Layoutmusterdaten D3 zu erzeugen. In dem zweiten bevorzugten Ausführungsbeispiel bedeuten die Ein­ stellparameter D2 die Signallaufverzögerungszeit tpd und an­ dere Parameter als die Gatebreite W, wie zum Beispiel die Gateoxidfilmdicke tOX und die SOI-Schichtdicke tSOI.
In dem zweiten bevorzugten Ausführungsbeispiel enthält das Layoutmustererzeugungsprogramm, das auf dem Aufzeichnungsme­ dium 101 aufgezeichnet ist, die Schritte - ähnlich zu den Schritten S11 und S12 von Fig. 6 - des Vorsehens der einzu­ stellenden Signallaufverzögerungszeit tpd und anderer Parame­ ter als die Gatebreite W und die gleichen Schritte wie die Schritte S13 und S14 von Fig. 7.
Somit kann die Layoutmustererzeugungsvorrichtung 100 die Lay­ outmusterdaten D3, die einen DT-MOS-Transistor enthalten, der den Ausdruck {(R.C)/tpd < 1} erfüllt, basierend auf den vorge­ sehenen Schaltungsdaten D1 und Einstellparameter D2 automa­ tisch erzeugen.
Drittes bevorzugtes Ausführungsbeispiel
Das erste und das zweite bevorzugte Ausführungsbeispiel stel­ len die beschränkenden Bedingungen der Gatebreite W, der Gateoxidfilmdicke tOX und der SOI-Schichtdicke tSOI des MOS- Transistors (DT-MOS-Transistors) mit der SOI-Struktur dar, der den stabilen Betrieb durch Fixieren des Körperpotentials erreicht. Das dritte bis zehnte bevorzugte Ausführungsbei­ spiel, die im folgenden beschrieben werden, sind für Verbes­ serungen bei anderen Parametern der Ausdrücke (3) oder (6) und für ein Hinzufügen von struktureller Raffiniertheit zum Einstellen einer größeren Gatebreite W vorgesehen.
Fig. 8 und 9 sind Querschnittsansichten des MOS-Transistors mit der SOI-Struktur entsprechend dem dritten bevorzugten Ausführungsbeispiel. Der Querschnitt von Fig. 8 entspricht dem entlang der Linie A-A von Fig. 1, und der Querschnitt von Fig. 9 entspricht dem entlang der Linie B-B von Fig. 1.
Wie in Fig. 9 gezeigt ist, sind der Drainbereich 11 und der Sourcebereich 12 derart selektiv gebildet, daß sie sich senk­ recht durch die SOI-Schicht 3 erstrecken. Der Gateoxidfilm 10 ist auf einem Teil der SOI-Schicht 3, der zwischen dem Drain­ bereich 11 und dem Sourcebereich 12 liegt, gebildet, und die Gateelektrode 6 ist auf dem Gateoxidfilm 10 gebildet. Seiten­ wände 15 sind auf Seitenflächen der Gateelektrode 6 gebildet.
Der Drainbereich 11 enthält einen Teildrainbereich 11A, der unterhalb einer der Seitenwände 15 angeordnet ist und in einem oberen Teil der SOI-Schicht 3 gebildet ist. Der Teil­ drainbereich 11A ist ein N-Dotierungsbereich mit niedriger Konzentration (N⁻) und das Verbleibende des Drainbereiches 11 ist aus einem N-Dotierungsbereich mit hoher Konzentration (N⁺). Ähnlich enthält der Sourcebereich 12 einen Teilsource­ bereich 12A, der unterhalb der anderen Seitenwand 15 angeord­ net ist und in einem oberen Teil der SOI-Schicht 3 gebildet ist. Der Teilsourcebereich 12A ist aus einer N-Dotierung mit niedriger Konzentration (N⁻), und das Verbleibende des Sourcebereiches 12 ist aus einer N-Dotierung mit hoher Kon­ zentration (N⁺).
In der SOI-Schicht 3 unterhalb der Gateelektrode 6 ist ein Körperbereich 14A, der in einem oberen Teil davon gebildet ist, aus einer P-Dotierung mit niedriger Konzentration (P⁻), und ein Körperabschnitt bzw. -bereich 14B, der in einem unte­ ren Teil von der SOI-Schicht 3 unterhalb der Gateelektrode 6 gebildet ist, ist aus einer P-Dotierung mit einer Konzentra­ tion (P°), die größer ist als die des Körperbereiches 14A.
In dieser Art ist die Dotierungskonzentration des Körperbe­ reiches 14B, der unterhalb der Seitenwand 15 angeordnet ist und in dem unteren Teil der SOI-Schicht 3 gebildet ist, grö­ ßer als die des Körperbereiches 14A (die für den typischen Körperbereich 14 verwendete Dotierungskonzentration). Dies verringert den spezifischen Widerstand ρ des Körperabschnit­ tes 13 in dem Ausdruck (2).
Das Diagramm von Fig. 10 zeigt, daß der spezifische Wider­ stand des Körperbereiches 14B ein Zehntel von dem des Körper­ bereiches 14A ist, wenn die Dotierungskonzentration des Kör­ perbereiches 14B das Zehnfache von der des Körperbereiches 14A ist. Der spezifische Widerstand des Körperabschnittes 13 wird durch den spezifischen Widerstand ρp0 des Körperberei­ ches 14B bestimmt, da der spezifische Widerstand des Körper­ bereiches 14A vernachlässigbar ist. In diesem Fall muß die SOI-Schichtdicke tSOI mit der Filmdicke tp0 des Körperberei­ ches 14B ersetzt werden.
Somit kann der Ausdruck (5) in dem ersten bevorzugten Ausfüh­ rungsbeispiel in
umgewandelt werden.
Wenn zum Beispiel der Körperbereich 14B einen spezifischen Widerstand ρp0 von 0,008 (Ω.cm) und die Dicke tp0 von 0,02 (µm) aufweist und die anderen Parameter ähnlich zu denen des ersten bevorzugten Ausführungsbeispieles sind, d. h. K0 = 3,9, ε0 = 8,86 × 10-14 (F/cm), f = 10 (GHz) und die Gateoxidfilm­ dicke tOX = 0,007 (µm), dann sollte die beschränkende Bedin­ gung (v), daß {W2 < 5,0} oder {W < 2,23 (µm)}, erfüllt sein.
Ein zwischen den beschränkenden Bedingungen (i) und (v) durchgeführter Vergleich zeigt, daß die maximal erreichbare Gatebreite W des dritten bevorzugten Ausführungsbeispieles ungefähr 1,4 mal größer als die des ersten bevorzugten Aus­ führungsbeispieles ist.
Die Filmdicke tCH des Körperbereiches 14A (die Tiefe, bei der die Fläche des Körperbereiches 14B gebildet ist) übt keinen Einfluß auf die Stromeigenschaften des MOS-Transistors aus, wenn sie größer ist als eine maximale Verarmungsschichtbreite Xdmax, die durch die Kanalkonzentration des MOS-Transistors (die Konzentration des Körperbereiches 14A) bestimmt ist.
Daher ist es erforderlich, daß der Körperbereich 14A tCH < Xdmax ist. Die maximale Verarmungsschichtbreite Xdmax wird durch
bestimmt, wobei KS die relative Dielektrizitätskonstante von Silizium ist, NA die Dotierungskonzentration des Körperberei­ ches 14A ist und ΦS(inv) das Energiepotential während der Ka­ nalbildung ist.
Die Anwendung der Struktur des dritten bevorzugten Ausfüh­ rungsbeispieles auf die DT-MOS-Struktur des zweiten bevorzug­ ten Ausführungsbeispieles ermöglicht den Ausdruck (7) des zweiten bevorzugten Ausführungsbeispieles in
umzuwandeln, wobei die maximal erreichbare Gatebreite W er­ höht wird, ähnlich zu der Anwendung davon auf das erste be­ vorzugte Ausführungsbeispiel.
Ein Herstellungsverfahren der Struktur des in Fig. 8 und 9 gezeigten dritten bevorzugten Ausführungsbeispieles wird un­ ten diskutiert. Zuerst werden vor der Bildung der FS-Isolier­ schicht 4, der FS-Elektrode 5 und der Gateelektrode 6 P-Do­ tierungen in einen unteren Teil der SOI-Schicht 3 zum Bilden eines Halbleiterbereiches der Dotierungskonzentration P° im­ plantiert. Danach werden die FS-Isolierschicht 4, die FS- Elektrode, die Gateelektrode 6, der Drainbereich 11, der Sourcebereich 12 und die Seitenwände 15 in einer vorhandenen Art zum Vorsehen der Struktur des dritten bevorzugten Ausfüh­ rungsbeispieles gebildet.
Der Halbleiterbereich der Dotierungskonzentration P0, der in dem unteren Teil der SOI-Schicht 3 während dem Implantieren der P-Dotierungen gebildet ist, verbleibt nur in anderen Be­ reichen als der Drain- und Sourcebereich 11 und 12, wenn der Drain- und Sourcebereich 11 und 12, die sich senkrecht durch die SOI-Schicht 3 erstrecken, gebildet werden. Der verblei­ bende Teil des Halbleiterbereiches dient als der Körperbe­ reich 14B.
Viertes bevorzugtes Ausführungsbeispiel
Fig. 11 ist eine Querschnittsansicht des MOS-Transistors mit der SOI-Struktur entsprechend dem vierten bevorzugten Ausfüh­ rungsbeispiel. Der Querschnitt von Fig. 11 entspricht dem entlang der Linie B-B von Fig. 1.
Wie in Fig. 11 gezeigt ist, sind die Seitenwände 15 an den Seitenflächen der Gateelektrode 6 gebildet. Der Drainbereich 11 enthält einen Teildrainbereich 11B, der unterhalb einer gesamten Seitenwand 15 und einem Teil der Gateelektrode 6 angeordnet ist und in einem oberen Teil der SOI-Schicht 3 gebildet ist. Der Teildrainbereich 11B ist aus einer N-Do­ tierung mit niedriger Konzentration (N⁻), und das Verblei­ bende des Drainbereiches 11 ist aus einer N-Dotierung mit hoher Konzentration (N⁺). Ähnlich enthält der Sourcebereich 12 einen Teilsourcebereich 12B, der unterhalb des Gesamten der anderen Seitenwand 15 und einem Teil der Gateelektrode 6 angeordnet ist und in einem oberen Teil der SOI-Schicht 3 ge­ bildet ist. Der Teilsourcebereich 12B ist aus einer N-Dotie­ rung mit niedriger Konzentration (N⁻), und das Verbleibende des Sourcebereiches 12 ist aus einer N-Dotierung mit hoher Konzentration (N⁺).
Die SOI-Schicht 3 unterhalb der Gateelektrode 6 (der Seiten­ wände 15) enthält Körperbereiche 14D, die unterhalb der Sei­ tenwände 15 angeordnet sind, und einen Körperbereich 14C, der unterhalb der Gateelektrode 6 angeordnet ist. Der Körperbe­ reich 14C ist aus einer P-Dotierung mit niedriger Konzentra­ tion (P⁻), und die Körperbereiche 14D sind aus einer P-Dotie­ rung mit einer Konzentration (P0), die größer ist als die des Körperbereiches 14C. Somit bilden die Körperbereiche 14D alle PN-Übergangsflächen mit den N⁺-Bereichen des Drain- und Sourcebereiches 11 und 12.
Der Teildrainbereich 11B und der Teilsourcebereich 12B, die ebenfalls unterhalb von Teilen der Gateelektrode 6 sowie un­ terhalb der Seitenwände 15 gebildet sind, erstrecken sich folglich um einen Abstand d1 von den Körperbereichen 14D zu der Mitte der Gateelektrode 6.
Die FS-Isolierschicht 4, die FS-Elektrode 5, die Gateelek­ trode 6 und die Seitenwände 15 des vierten bevorzugten Aus­ führungsbeispieles sind in der Konstruktion ähnlich zu denen des dritten bevorzugten Ausführungsbeispieles, das in Fig. 8 und 9 gezeigt ist.
In dieser Art ist die Dotierungskonzentration der Körperbe­ reiche 14D, die unterhalb der Seitenwände 15 angeordnet sind und in unteren Teilen der SOI-Schicht 3 gebildet sind, höher als die des Körperbereiches 14C (die Dotierungskonzentration, die für den typischen Körperbereich 14 verwendet wird). Dies verringert den spezifischen Widerstand ρ des Körperabschnit­ tes 13 in dem Ausdruck (2).
Folglich kann die Struktur des vierten bevorzugten Ausfüh­ rungsbeispieles ähnlich zu der des dritten bevorzugten Aus­ führungsbeispieles die größere maximal erreichbare Gatebreite W als die des ersten bevorzugten Ausführungsbeispieles vorse­ hen.
Weiterhin können die Körperbereiche 14D, die alle die PN- Übergangsflächen mit den N⁺-Bereichen des Drain- und Source­ bereiches 11 und 12 bilden, verhindern, daß sich eine Verar­ mungsschicht von den N⁺-Bereichen des Drain- und Sourceberei­ ches 11 und 12 erstreckt, wodurch die Struktur des vierten bevorzugten Ausführungsbeispieles widerstandsfähig gegen einen punch-through bzw. Durchgriff wird.
Zusätzlich übt die relativ hohe Dotierungskonzentration P0 der Körperbereiche 14D keine nachteiligen Effekte bei den Stromeigenschaften des MOS-Transistors während dem Kanalbil­ den aus, da der Teildrainbereich 11B und der Teilsourcebe­ reich 12B sich um den Abstand d1 von den Körperbereichen 14D zu der Mitte der Gateelektrode 6 erstrecken.
Das Herstellungsverfahren der Struktur des in Fig. 11 gezeig­ ten vierten bevorzugten Ausführungsbeispieles wird im folgen­ den diskutiert. Zuerst werden vor der Bildung der Seitenwände 15 und nach der Bildung der Gateelektrode 6 mit der durch die Gateelektrode 6 maskierten SOI-Schicht 3 der Dotierungskon­ zentration P⁻ P-Dotierungsionen 31 in der senkrechten Rich­ tung zum Bilden der P0-Halbleiterbereiche 24 und 25 implan­ tiert (zum Beispiel werden Borionen mit einer Dosis von 5 × 1013/cm2 und einer Implantierungsenergie von 30 KeV im­ plantiert), und die Schrägrotationsionenimplantation der N-Dotierungsionen 32 wird derart durchgeführt, daß ein temporä­ rer N⁻-Drainbereich 21 und ein temporärer N⁻-Sourcebereich 22 gebildet werden, wie in Fig. 12 gezeigt ist. Der temporäre Drainbereich 21 und der temporäre Sourcebereich 22, die durch die Schrägrotationsionenimplantation der N-Dotierungsionen 32 gebildet sind, erstrecken sich folglich zu der Mitte der Gateelektrode 6 relativ zu den Halbleiterbereichen 24 und 25.
Nachdem die Seitenwände 15 gebildet sind, werden N-Dotierun­ gen wieder unter Verwendung der Gateelektrode 6 und der Sei­ tenwände 15 als Maske derart implantiert, daß die in Fig. 11 gezeigte Struktur bereitgestellt wird.
Die Halbleiterbereiche 24 und 25 der Dotierungskonzentration P0, die in den unteren Teilen der SOI-Schicht 3 durch Implan­ tieren der P-Dotierungen gebildet sind, verbleiben nur in an­ deren Bereichen als der Drain- und Sourcebereich 11 und 12, wenn der Drain- und Sourcebereich 11 und 12, die sich senk­ recht durch die SOI-Schicht 3 erstrecken, gebildet werden. Die verbleibenden Teile der Halbleiterbereiche dienen als die Körperbereiche 14D.
Fünftes bevorzugtes Ausführungsbeispiel
Fig. 13 ist eine Querschnittsansicht des MOS-Transistors mit der SOI-Struktur entsprechend dem fünften bevorzugten Ausfüh­ rungsbeispiel. Der Querschnitt von Fig. 13 entspricht dem entlang der Linie B-B von Fig. 1.
Mit Bezug zu Fig. 13 sind die Seitenwände 15 auf den Seiten­ flächen der Gateelektrode 6 gebildet. Der Drainbereich 11 enthält einen Teildrainbereich 11C, der unterhalb der einen Seitenwand 15 angeordnet ist und sich vertikal bzw. senkrecht durch die SOI-Schicht 3 erstreckt. Der Teildrainbereich 11C ist aus einer N-Dotierung mit niedriger Konzentration (N⁻), und das Verbleibende des Drainbereiches 11 ist aus einer N- Dotierung mit hoher Konzentration (N⁺). Ähnlich enthält der Sourcebereich 12 einen Teilsourcebereich 12C, der unterhalb der anderen Seitenwand 15 angeordnet ist und der sich senk­ recht durch die SOI-Schicht 3 erstreckt. Der Teilsourcebe­ reich 12C ist aus einer N-Dotierung mit niedriger Konzentra­ tion (N⁻), und das Verbleibende des Sourcebereiches 12 ist aus einer N-Dotierung mit hoher Konzentration (N⁺).
In der SOI-Schicht 3 unterhalb der Gateelektrode 6 ist ein Körperbereich 14E, der in einem oberen Teil davon gebildet ist, aus einer P-Dotierung mit niedriger Konzentration (P⁻), und ist ein Körperbereich 14F, der in einem unteren Teil da von gebildet ist, aus einer P-Dotierung mit einer Konzentra­ tion (P°), die größer ist als die des Körperbereiches 14E.
Die FS-Isolierschicht 4, die FS-Elektrode 5, die Gateelektro­ de 6 und die Seitenwände 15 des fünften bevorzugten Ausfüh­ rungsbeispieles sind in der Konstruktion ähnlich zu denen des in Fig. 8 und 9 gezeigten dritten bevorzugten Ausführungsbei­ spieles.
In dieser Art ist die Dotierungskonzentration des Körperab­ schnittes 14F, der unterhalb der Gateelektrode 6 angeordnet ist und in dem unteren Teil der SOI-Schicht 3 gebildet ist, größer als die des Körperbereiches 14E, der in dem oberen Teil davon gebildet ist. Dies verringert den spezifischen Widerstand ρ des Körperabschnittes 13 in dem Ausdruck (2).
Folglich kann die Struktur des fünften bevorzugten Ausfüh­ rungsbeispieles die größere maximal erreichbare Gatebreite W als die des ersten bevorzugten Ausführungsbeispieles errei­ chen.
Da der Teildrainbereich 11C und der Teilsourcebereich 12C sich senkrecht durch die SOI-Schicht 3 erstrecken, bilden die N⁺-Bereiche des Drain- und Sourcebereiches 11 und 12 und der P°-Körperbereich 14F weiter keine PN-Übergangsflächen. Dies unterdrückt das Übergangsleck.
Das Herstellungsverfahren der Struktur des in Fig. 13 gezeig­ ten fünften bevorzugten Ausführungsbeispieles wird im folgen­ den diskutiert. Zuerst werden vor der Bildung der Gateelek­ trode 6 P-Dotierungen in den unteren Teil der SOI-Schicht 3 derart implantiert, daß ein Halbleiterbereich der Dotierungs­ konzentration P° gebildet wird.
Vor der Bildung der Seitenwände 15 und nach dem Bilden der Gateelektrode 6 wird mit der durch die Gateelektrode 6 mas­ kierten SOI-Schicht 3 der Dotierungskonzentration P⁻ die Schrägrotationsionenimplantation der N-Dotierungen derart durchgeführt, daß ein temporärer N⁻-Drainbereich und ein tem­ porärer N⁻-Sourcebereich gebildet werden. In diesem Implan­ tierungsprozeß wird eine größere Implantierungsenergie als die, die für die Herstellung des vierten bevorzugten Ausfüh­ rungsbeispieles verwendet wird, derart verwendet, daß verur­ sacht wird, daß sich der temporäre Drainbereich und der tem­ poräre Sourcebereich senkrecht durch die SOI-Schicht 3 er­ strecken, und die Schrägrotationsrichtung, in der die N-Do­ tierungsionen implantiert werden, wird näher zu der senk­ rechten Richtung als die, die für die Herstellung des vierten bevorzugten Ausführungsbeispieles verwendet wird, geändert.
Der Halbleiterbereich der Dotierungskonzentration P°, der in dem unteren Teil der SOI-Schicht 3 während der Implantierung der P-Dotierungen gebildet wird, verbleibt nur in anderen Be­ reichen als dem temporären Drainbereich und dem temporären Sourcebereich. Der verbleibende Teil des Halbleiterbereiches dient als der Körperbereich 14F.
Nachdem die Seitenwände 15 gebildet sind, werden N-Dotierun­ gen wieder unter Verwendung der Gateelektrode 6 und der Sei­ tenwände 15 als Maske derart implantiert, daß die in Fig. 13 gezeigte Struktur bereitgestellt wird.
Sechstes bevorzugtes Ausführungsbeispiel
Fig. 14 ist eine Querschnittsansicht des MOS-Transistors mit der SOI-Struktur entsprechend dem sechsten bevorzugten Aus­ führungsbeispiel. Der Querschnitt von Fig. 14 entspricht dem entlang der Linie B-B von Fig. 1.
Mit Bezug zu Fig. 14 sind Seitenwände 15 an den Seitenflächen der Gateelektrode 6 gebildet. Der Drainbereich 11 enthält den Teildrainbereich 11A, der unterhalb der einen Seitenwand 15 angeordnet ist und der in einem oberen Teil der SOI-Schicht 3 gebildet ist. Der Teildrainbereich 11A ist aus einer N-Dotie­ rung mit niedriger Konzentration (N⁻), und das Verbleibende des Drainbereiches 11 ist aus einer N-Dotierung mit hoher Konzentration (N⁺). Ähnlich enthält der Sourcebereich 12 den Teilsourcebereich 12A, der unterhalb der anderen Seitenwand 15 angeordnet ist und der in einem oberen Teil der SOI- Schicht 3 gebildet ist. Der Teilsourcebereich 12A ist aus einer N-Dotierung mit niedriger Konzentration (N⁻), und das Verbleibende des Sourcebereiches 12 ist aus einer N-Dotierung mit hoher Konzentration (N⁺).
Die SOI-Schicht 3 unterhalb der Gateelektrode 6 (der Seiten­ wände 15) enthält einen Körperabschnitt 14H, der direkt un­ terhalb der Gateelektrode 6 und in einem unteren Teil der SOI-Schicht 3 gebildet ist, und einen Körperbereich 14G, der in einem anderen Bereich als der Körperbereich 14H gebildet ist. Der Körperbereich 14G ist aus einer P-Dotierung mit niedriger Konzentration (P⁻), und der Körperbereich 14H ist aus einer P-Dotierung mit einer Konzentration (P0), die grö­ ßer ist als die des Körperbereiches 14G.
Die FS-Isolierschicht 4, die FS-Elektrode 5, die Gateelektro­ de 6 und die Seitenwände 15 des sechsten bevorzugten Ausfüh­ rungsbeispieles sind in der Konstruktion ähnlich zu denen des dritten bevorzugten Ausführungsbeispieles, das in Fig. 8 und 9 gezeigt ist.
In dieser Art ist die Dotierungskonzentration des Körperbe­ reiches 14H, der direkt unterhalb der Gateelektrode 6 ange­ ordnet ist und in dem unteren Teil der SOI-Schicht 3 gebildet ist, größer als die des Körperbereiches 14G. Dies verringert den spezifischen Widerstand ρ des Körperabschnittes 13 in dem Ausdruck (2). Folglich kann die Struktur des sechsten bevor­ zugten Ausführungsbeispieles die größere maximal erreichbare Gatebreite W als die des ersten bevorzugten Ausführungsbei­ spieles vorsehen.
Da der P0-Körperbereich 14H nur in dem unteren Teil der SOI- Schicht 3 direkt unterhalb der Gateelektrode 6 gebildet ist, bilden die N⁺-Bereiche des Drain- und Sourcebereiches 11 und 12 und der P°-Körperbereich 14H keine PN-Übergangsflächen. Dies unterdrückt das Übergangsleck.
Das Herstellungsverfahren der Struktur des in Fig. 14 gezeig­ ten sechsten bevorzugten Ausführungsbeispieles wird im fol­ genden diskutiert. Zuerst werden vor dem Bilden der Seiten­ wände 15 und nach dem Bilden der Gateelektrode 6 P-Dotie­ rungsionen 31 in die gesamte obere Fläche implantiert, wie in Fig. 15 gezeigt ist.
Dieser Implantierungsprozeß wird derart durchgeführt, daß nur einige der implantierten P-Dotierungsionen, die durch die Gateelektrode 6 hindurchgehen, an dem unteren Teil des Kör­ perabschnittes 13 stoppen, aber einige der implantierten P- Dotierungsionen, die nicht durch die Gateelektrode 6 hin­ durchgehen, durch die SOI-Schicht 3 in einen vergrabenen Oxidfilm 2 (nicht gezeigt) unterhalb der SOI-Schicht 3 ein­ gebracht werden. Eine solche Implantierung kann zum Beispiel durch Implantieren von Borionen mit einer Dosis von ungefähr 1 × 1014 /cm2 mit einer Implantierungsenergie von 120 KeV er­ reicht werden, wenn die SOI-Schicht eine Dicke tSOI von 100 nm und die Gateelektrode 6 eine Dicke tgate von 200 nm aufweist.
Als nächstes werden mit der durch die Gateelektrode 6 mas­ kierten SOI-Schicht 3 N-Dotierungsionen derart implantiert, daß ein temporärer N⁻-Drainbereich und ein temporärer N⁻- Sourcebereich gebildet werden.
Nachdem die Seitenwände 15 gebildet sind, werden N-Dotierun­ gen wieder unter Verwendung der Gateelektrode 6 und der Sei­ tenwände 15 als Maske derart implantiert, daß die in Fig. 14 gezeigte Struktur bereitgestellt wird.
Siebtes bevorzugtes Ausführungsbeispiel
Fig. 16 ist eine Querschnittsansicht des MOS-Transistors mit der SOI-Struktur entsprechend dem siebten bevorzugten Ausfüh­ rungsbeispiel. Wie in Fig. 16 gezeigt ist, ist ein Transistor (der einen DT-MOS-Transistor einschließt) mit einem fixierten Körperpotential in einem Transistorbereich A1 mit fixiertem Körper bzw. fixiertem Körperpotential einer SOI-Schicht 3A mit einer Dicke t1 gebildet, und ist ein Transistor mit einem schwebenden Körper in einem Transistorbereich A2 mit schwe­ bendem Körper bzw. mit schwebendem Körperpotential einer SOI- Schicht 3B mit einer Dicke t2 (< t1) gebildet.
Die Dicke t1 der SOI-Schicht 3A ist derart, daß der Ausdruck (4) (oder Ausdruck (6)) erfüllt wird, wenn tSOI = t1, um eine gewünschte Gatebreite W vorzusehen, und die Dicke t2 der SOI- Schicht 3B ist derart, daß der Körperbereich 14 während dem Betrieb dazu gebracht wird, daß er vollkommen verarmt ist.
In der Struktur des siebten bevorzugten Ausführungsbeispieles erreicht der SOI-MOS-Transistor, der in dem Transistorbereich A1 des fixierten Körpers gebildet ist, einen stabilen Be­ trieb, wenn die gewünschte Gatebreite W vorgesehen ist.
Andererseits enthält der SOI-MOS 12694 00070 552 001000280000000200012000285911258300040 0002019854886 00004 12575-Transistor, der in dem Tran­ sistorbereich A2 mit schwebendem Körper gebildet ist, den Körperbereich 14, der während dem Betrieb vollständig verarmt ist, so daß die elektrischen Eigenschaften mit einem guten S-Faktor (Unterschwellenfaktor) bereitgestellt werden. Daher ist es effektiv, eine Schaltung zu bilden, die einen MOS- Transistor, der instabil in Betriebsgeschwindigkeiten ist, ohne Schwierigkeiten in dem Transistorbereich A2 des schwe­ benden Körpers verwenden kann, da die elektrischen Eigen­ schaften eines guten S-Faktors folglich vorgesehen sind.
Achtes bevorzugtes Ausführungsbeispiel
Fig. 17 ist eine Draufsicht des MOS-Transistors mit der SOI- Struktur entsprechend dem achten bevorzugten Ausführungsbei­ spiel.
Wie in Fig. 17 gezeigt ist, umgibt die FS-Elektrode 5 den Drainbereich 11 und den Sourcebereich 12 in der Draufsicht gesehen, und eine Gateelektrode 6A ist zwischen dem Drainbe­ reich 11 und dem Sourcebereich 12 und teilweise auf der FS- Elektrode 5 gebildet.
Die Gateelektrode 6A enthält zwei Rahmenabschnitte 61 und 62, die auf einem Bereich zwischen dem Drainbereich 11 und dem Sourcebereich 12 gebildet sind. Jeder der Rahmenabschnitte 61 und 62 weist eine Öffnung auf, die den Körperbereich 14 frei­ legt. Ein Körperkontakt 16 ist auf dem Körperbereich 14 in jedem der Rahmenabschnitte 61 und 62 vorgesehen. In Fig. 17 ist der Abstand zwischen der FS-Elektrode 5 und dem Rahmenab­ schnitt 61 entlang der Gatebreite W als W1 bezeichnet, ist der Abstand zwischen den Rahmenabschnitten 61 und 62 als W2 bezeichnet und ist der Abstand zwischen der FS-Elektrode 5 und dem Rahmenabschnitt 62 als W3 bezeichnet.
Ein Paar von Körperkontakten 16 ist ebenfalls in dem Körper­ abschnitt 13 an der äußeren Peripherie der FS-Elektrode 5 derart angeordnet, daß sie auf nach außen erstreckenden Li­ nien bzw. äußeren Nebenanschlüssen (nicht gezeigt) von den gegenüberliegenden Enden der Gateelektrode 6A angeordnet sind. Das Paar der Körperkontakte 16 ist in der Draufsicht gesehen zu dem Drain- und Sourcebereich 11 und 12 mit der FS- Elektrode 5 dazwischen gegenüberliegend angeordnet. Der äußerste periphere Rand L1 von Fig. 17 dient als Grenze der Trennung der SOI-Schicht durch den LOCOS-Prozeß und ähnli­ ches.
Die Struktur des achten bevorzugten Ausführungsbeispieles in einem Querschnitt entlang der longitudinalen Richtung der Gateelektrode 6A ist ähnlich zu dem Querschnitt der Struktur des ersten bevorzugten Ausführungsbeispieles, das in Fig. 1 gezeigt ist. Die Struktur des achten bevorzugten Ausführungs­ beispieles in einem Querschnitt entlang der Richtung, in der der Drainbereich 11 und der Sourcebereich 12 angeordnet sind, ist ähnlich zu den in Fig. 9, 11, 13, 14 und 21 gezeigten Strukturen. Entweder der in dem ersten bevorzugten Ausfüh­ rungsbeispiel gezeigte MOS-Transistor mit fixiertem Körper­ potential oder der in dem zweiten bevorzugten Ausführungsbei­ spiel gezeigte DT-MOS-Transistor kann als der MOS-Transistor des achten bevorzugten Ausführungsbeispieles verwendet wer­ den.
Bei dem MOS-Transistor des achten bevorzugten Ausführungsbei­ spieles mit einer solchen ebenen Struktur ist der Übertra­ gungspfad des fixierten Potentials in dem Körperabschnitt 14 in drei aufgeteilt, da die Körperkontakte 16 innerhalb der Rahmenabschnitte 61 und 62 der Gateelektrode 6A vorgesehen sind. Der stabile Betrieb des MOS-Transistors wird erreicht, wenn jede der Gatebreiten W1, W2 und W3 der drei Teilungen des Körperbereiches 14 den Ausdruck (4) oder den Ausdruck (6) erfüllt.
Folglich kann die wesentliche Gatebreite des MOS-Transistors, der den Drainbereich 11, den Sourcebereich 12 und die Gate­ elektrode 6A enthält, auf (W1 + W2 + W3) eingestellt sein. Dies stellt den MOS-Transistor bereit, der im Betrieb stabil ist und ausreichend groß bei der Gatebreite.
Neuntes bevorzugtes Ausführungsbeispiel
Fig. 18 ist eine Draufsicht des MOS-Transistors mit der SOI- Struktur entsprechend dem neunten bevorzugten Ausführungsbei­ spiel.
Wie in Fig. 18 gezeigt ist, weist eine FS-Elektrode 5A vier Schlitze SL1 bis SL4 auf, in denen entsprechend Drainbereiche 41 bis 44 und Sourcebereiche 51 bis 54 gebildet sind. Der Körperabschnitt 13 ist unterhalb der FS-Elektrode 5A gebil­ det. Die Gateelektrode 6 ist zwischen den Drainbereichen 41 bis 44 und den Sourcebereichen 51 bis 54 und teilweise auf der FS-Elektrode 5A gebildet.
Wie in dem achten bevorzugten Ausführungsbeispiel ist das Paar von Körperkontakten 16 in dem Körperabschnitt 13 an der äußeren Peripherie der FS-Elektrode 5A derart gebildet, daß es an sich nach außen erstreckenden Linien bzw. äußeren Ne­ benanschlüssen (nicht gezeigt) von den gegenüberliegenden Enden der Gateelektrode 6 angeordnet ist. Der äußerste peri­ phere Rand L1 von Fig. 18 dient als die Grenze der Trennung der SOI-Schicht durch den LOCOS-Prozeß und ähnliches.
Die Struktur des neunten bevorzugten Ausführungsbeispieles in einem Querschnitt in der longitudinalen Richtung der Gate­ elektrode 6 ist ähnlich zu dem Querschnitt der Struktur des ersten bevorzugten Ausführungsbeispieles, das in Fig. 1 ge­ zeigt ist. Die Struktur des neunten bevorzugten Ausführungs­ beispieles in einem Querschnitt entlang der Richtung, in der die Drainbereiche 41 bis 44 und die Sourcebereiche 51 bis 54 angeordnet sind, ist ähnlich zu den in Fig. 9, 11, 13, 14 und 21 gezeigten Strukturen. Der MOS-Transistor mit körperfixier­ tem Potential, der in dem ersten bevorzugten Ausführungsbei­ spiel gezeigt ist, oder der in dem zweiten bevorzugten Aus­ führungsbeispiel gezeigte DT-MOS-Transistor kann als der MOS- Transistor des neunten bevorzugten Ausführungsbeispieles ver­ wendet werden.
Bei dem MOS-Transistor des neunten bevorzugten Ausführungs­ beispieles mit einer solchen planaren Struktur ist der Kör­ perabschnitt 13 unterhalb von Teilen der FS-Elektrode 5A, die als Grenzen zwischen den Schlitzen SL1 bis SL4 der FS-Elek­ trode 5A dienen, derart gebildet, daß sichergestellt wird, daß der Übertragungspfad mit fixiertem Potential einen aus­ reichend geringeren Widerstand als der des Körperbereiches 14 unterhalb der Gateelektrode 6 aufweist. Der Übertragungspfad des fixierten Potentials in dem Körperbereich 14 ist in vier Teile aufgeteilt. Der stabile Betrieb des MOS-Transistors wird erreicht, wenn jede Gatebreite W11, W12, W13 und W14 den Ausdruck (4) oder den Ausdruck (6) erfüllt.
Folglich kann die wesentliche Gatebreite des MOS-Transistors, der die Drainbereiche 41 bis 44, die Sourcebereiche 51 bis 54 und die Gateelektrode 6 enthält, auf (W11 + W12 + W13 + W14) eingestellt werden. Dies stellt den MOS-Transistor zur Verfü­ gung, der stabil im Betrieb ist und der ausreichen groß in der Gatebreite ist.
Zehntes bevorzugtes Ausführungsbeispiel
Fig. 19 ist eine Draufsicht des MOS-Transistors mit der SOI- Struktur entsprechend dem zehnten bevorzugten Ausführungsbei­ spiel.
Mit Bezug zu Fig. 19 ist eine Gateelektrode 6B zwischen dem Drainbereich 11 und dem Sourcebereich 12 und teilweise auf dem Körperbereich 13 gebildet. Die Gateelektrode 6B enthält zwei Rahmenabschnitte 63 und 64, die auf einem Bereich zwi­ schen dem Drainbereich 11 und dem Sourcebereich 12 gebildet sind. Ein Körperkontakt 16 ist auf dem Körperbereich 14 ge­ bildet, der durch eine Öffnung von jedem der Rahmenabschnitte 63 und 64 freigelegt ist. In Fig. 19 ist der Abstand zwischen einer Grenze der Gateelektrode 6B und des Rahmenabschnittes 63 entlang der Gatebreite W der Gateelektrode 6B als W21 be­ zeichnet, ist der Abstand zwischen den Rahmenabschnitten 63 und 64 als W22 bezeichnet und ist der Abstand zwischen einer anderen Grenze der Gateelektrode 6B und dem Rahmenabschnitt 64 als W23 bezeichnet.
Wie in dem achten und neunten bevorzugten Ausführungsbeispiel ist ein Paar von Körperkontakten 16 ebenfalls derart in dem Körperabschnitt 13 gebildet, daß sie an sich nach außen er streckenden Linien bzw. äußeren Nebenanschlüssen (nicht ge­ zeigt) von gegenüberliegenden Enden der Gateelektrode 6B an­ geordnet sind. Der äußerste periphere Rand L1 von Fig. 19 dient als die Grenze der Trennung der SOI-Schicht durch den LOCOS-Prozeß und ähnliches.
Die Struktur des zehnten bevorzugten Ausführungsbeispieles in dem Querschnitt entlang der Richtung, in der der Drainbereich 11 und der Sourcebereich 12 angeordnet sind, ist ähnlich zu den in Fig. 9, 11, 13, 14 und 21 gezeigten Strukturen. Der MOS-Transistor mit körperfixiertem Potential, der in dem er­ sten bevorzugten Ausführungsbeispiel gezeigt ist, oder der in dem zweiten bevorzugten Ausführungsbeispiel gezeigte DT-MOS- Transistor kann als der MOS-Transistor des zehnten bevorzug­ ten Ausführungsbeispieles verwendet werden.
In dem MOS-Transistor des zehnten bevorzugten Ausführungsbei­ spieles mit einer solchen planaren Struktur können die I-ge­ formten Stammteile der Gateelektrode 6B, die am weitesten links und am weitesten rechts angeordnet sind und die sich in der Richtung erstrecken, in der der Drainbereich 11 und der Sourcebereich 12 angeordnet sind, wie in Fig. 19 gezeigt ist, ähnlich zu den gegenüberliegenden I-geformten Stammteilen des H-geformten Gates eine elektrische Isolierung zwischen dem Körperabschnitt 13 (dem Körperbereich 14) und den Drain- und Sourcebereichen 11 und 12 vorsehen.
In dem MOS-Transistor des zehnten bevorzugten Ausführungsbei­ spieles ist der Übertragungspfad mit fixiertem Potential in dem Körperbereich 14 in drei aufgeteilt, wie in dem achten bevorzugten Ausführungsbeispiel, da die Körperkontakte 16 in­ nerhalb der Rahmenabschnitte 63 und 64 der Gateelektrode 6B vorgesehen sind. Der stabile Betrieb des MOS-Transistors wird erreicht, wenn jede der Gatebreiten W21, W22 und W23 den Aus­ druck (4) oder den Ausdruck (6) erfüllt.
Folglich kann die wesentliche Gatebreite des MOS-Transistors, der den Drainbereich 11, den Sourcebereich 12 und die Gate­ elektrode 6B enthält, auf (W21 + W22 + W23) eingestellt sein. Dies stellt den MOS-Transistor bereit, der im Betrieb stabil ist und der in der Gatebreite ausreichend groß ist.
Zusätzlich kann das Fehlen der FS-Elektrode die Fläche des zu bildenden Körperabschnittes 13 reduzieren. Ein DT-MOS-Transi­ stor mit der Struktur des zehnten bevorzugten Ausführungsbei­ spieles erreicht eine höhere Betriebsgeschwindigkeit.
Modifikationen
Der MOS-Transistor der oben erwähnten bevorzugen Ausführungs­ beispiele kann zum Bilden eines Gatearrays zu dem Ausmaß, daß die Gatebreite W von jedem der bevorzugten Ausführungsbei­ spiele die vorbestimmten Beschränkungsbedingungen erfüllt, verwendet werden. Obwohl der NMOS-Transistor als ein Beispiel in den oben erwähnten bevorzugten Ausführungsbeispielen ver­ wendet wird, kann die vorliegende Erfindung natürlich auch auf einen PMOS-Transistor angewendet werden.

Claims (16)

1. Entwurfsverfahren einer Halbleitervorrichtung, die einen MOS-Transistor, der auf einem SOI-Substrat, das ein Stützsub­ strat (1), einen vergrabenen Oxidfilm (2) und eine SOI- Schicht (3) enthält, gebildet ist, enthält, wobei der MOS- Transistor basierend auf einem vorbestimmten Takt betrieben wird,
wobei der MOS-Transistor
einen ersten Halbleiterbereich (11, 41-44) eines ersten Lei­ tungstyps, der selektiv in der SOI-Schicht (3) gebildet ist,
einen zweiten Halbleiterbereich (12, 51-54) des ersten Lei­ tungstyps, der selektiv in der SOI-Schicht (3) unabhängig von dem ersten Halbleiterbereich (11, 41-44) gebildet ist,
einen Körperabschnitt (13, 23) eines zweiten Leitungstyps, der einen Körperbereich (14, 14A-14H) enthält, wobei der Kör­ perbereich (14, 14A-14H) ein Bereich der SOI-Schicht (3) ist, der zwischen dem ersten und dem zweiten Halbleiterbereich (11, 41-44; 12, 51-54) liegt,
eine Gateelektrode (6, 6A, 6B, 26), die auf einem auf dem Körperbereich (14, 14A-14H) gebildeten Gateoxidfilm (10) ge­ bildet ist, und
zumindest einen Körperkontakt (16), der elektrisch mit dem Körperabschnitt (13, 23) verbunden ist und ein fixiertes Potential empfängt, enthält,
wobei das Verfahren die Schritte
  • (a) Vorsehen einer Betriebsfrequenz des vorbestimmten Taktes und
  • (b) Bestimmen eines Layoutmusters des MOS-Transistors basie­ rend auf der Betriebsfrequenz des vorbestimmten Taktes enthält,
wobei das Layoutmuster des MOS-Transistors in dem Schritt (b) derart bestimmt wird, daß der Bedingungsausdruck
R.C.f < 1
erfüllt wird, wobei
C = die Gatekapazität (F) des MOS-Transistors,
R = der Widerstand (Ω) eines Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt (16) zu dem Körperbereich (14, 14A-14H) erstreckt,
f = die Betriebsfrequenz (Hz) des vorbestimmten Taktes und
f ≧ 500 MHz.
2. Entwurfsverfahren einer Halbleitervorrichtung, die einen MOS-Transistor, der auf einem SOI-Substrat, das ein Stützsub­ strat (1), einen vergrabenen Oxidfilm (2) und eine SOI- Schicht (3) enthält, gebildet ist, enthält,
wobei der MOS-Transistor
einen ersten Halbleiterbereich (11, 41-44) eines ersten Lei­ tungstyps, der selektiv in der SOI-Schicht (3) gebildet ist,
einen zweiten Halbleiterbereich (12, 51-54) des ersten Lei­ tungstyps, der selektiv in der SOI-Schicht (3) unabhängig von dem ersten Halbleiterbereich (11, 41-44) gebildet ist,
einen Körperabschnitt (13, 23) eines zweiten Leitungstyps, der einen Körperbereich (14, 14A-14H) enthält, wobei der Körperbereich (14, 14A-14H) ein Bereich der SOI-Schicht (3) ist, der zwischen dem ersten und dem zweiten Halbleiterbe­ reich (11, 41-44; 12, 51-54) liegt,
eine Gateelektrode (6, 6A, 6B, 26), die auf einem Gateoxid­ film (10), der auf dem Körperbereich (14, 14A-14H) gebildet ist, gebildet ist, wobei die Gateelektrode (6, 6A, 6B, 26) elektrisch mit dem Körperabschnitt (13, 23) verbunden ist, und
zumindest einen Körperkontakt (16), der elektrisch mit dem Körperabschnitt (13, 23) verbunden ist und ein fixiertes Potential empfängt, enthält,
wobei das Verfahren die Schritte
  • (a) Vorsehen einer Signallaufverzögerungszeit, die für den MOS-Transistor benötigt wird, und
  • (b) Bestimmen eines Layoutmusters des MOS-Transistors basie­ rend auf der Signallaufverzögerungszeit enthält,
wobei das Layoutmuster des MOS-Transistors in dem Schritt (b) derart bestimmt wird, daß der Bedingungsausdruck
(R.C)/td < 1
erfüllt wird, wobei
C = die Gatekapazität (F) des MOS-Transistors,
R = der Widerstand (Ω) eines Übertragungspfades des fixierten Potentials, der sich von dem zumindest einen Körperkontakt (16) zu dem Körperbereich (14, 14A-14H) erstreckt,
td = die Signallaufverzögerungszeit (s), die für den MOS-Transistor benötigt wird, und td ≦ 50 ps.
3. Halbleitervorrichtung, die durch das Verfahren in Anspruch 1 oder 2 entworfen werden kann.
4. Halbleitervorrichtung nach Anspruch 3, bei der der Widerstand R des Übertragungspfades des fixierten Potentials durch
R = (ρ.W)/(L.tSOI)
bestimmt ist, wobei
W = die Länge des Übertragungspfades des fixierten Potentials in dem Körperbereich (14, 14A-14H) entlang der Gatebreite der Gateelektrode (6, 6A, 6B, 26),
L = die Länge des Übertragungspfades des fixierten Potentials in dem Körperbereich (14, 14A-14H) entlang der Gatelänge der Gateelektrode (6, 6A, 6B, 26),
tSOI = die Dicke der SOI-Schicht (3) und
ρ = der spezifische Widerstand des Körperbereiches (14, 14A-14H).
5. Halbleitervorrichtung nach Anspruch 4, bei der der Körperabschnitt (13, 23) einen Bereich enthält, der sich von dem Körperbereich (13, 23) in angrenzender Be­ ziehung mit zumindest einem Teil einer äußeren Peripherie des ersten und zweiten Halbleiterbereiches (11, 41-44; 12, 51-54) erstreckt,
wobei der MOS-Transistor weiterhin
eine Trennelektrode (5, 5A), die auf einem Isolierfilm (4), der auf einem Teil des Körperabschnittes (13, 23), der ein anderer als der Körperbereich (14, 14A-14H) ist und in an­ grenzender Beziehung mit zumindest einem Teil der äußeren Peripherie des ersten und des zweiten Halbleiterbereiches (11, 41-44; 12, 51-54) ist, gebildet ist, enthält,
wobei zumindest ein Körperkontakt (16) einen Körperkontakt außerhalb der Trennelektrode, der auf einem Bereich des Kör­ perabschnittes gebildet ist, der in der Draufsicht gesehen gegenüber dem ersten und zweiten Halbleiterbereich (11, 41-44; 12, 51-54) mit der Trennelektrode (5, 5A) dazwischen an­ geordnet ist, enthält.
6. Halbleitervorrichtung nach Anspruch 5, bei der der Körperbereich (14, 14A-14H) einen Körperkontaktdefini­ tionsbereich enthält, in dem erlaubt ist, daß der Körperkon­ takt gebildet wird,
bei der die Gateelektrode (6A) eine Öffnung aufweist, die den Körperkontaktdefinitionsbereich freilegt, und
bei der der zumindest eine Körperkontakt (16) weiterhin einen Körperkontakt in der Gateelektrode aufweist, der auf dem Kör­ perkontaktdefinitionsbereich gebildet ist.
7. Halbleitervorrichtung nach Anspruch 5,
bei der der erste Halbleiterbereich eine Mehrzahl von ersten Halbleiterbereichen (41-44) enthält und der zweite Halblei­ terbereich eine Mehrzahl von zweiten Halbleiterbereichen (51-54) enthält,
bei der der Körperabschnitt (13) einen Bereich enthält, der zwischen der Mehrzahl von ersten und zweiten Halbleiterbereichen (41-44; 51-54) derart gebildet ist, daß die Mehrzahl von ersten und zweiten Halbleiterbereichen (41-44, 51-54) in eine diskrete Beziehung getrennt sind, und
bei der die Trennelektrode (5A) weiterhin auf dem Bereich des Körperabschnittes gebildet ist, der die Mehrzahl von ersten und zweiten Halbleiterbereichen (41-44, 51-54) in die diskre­ te Beziehung trennt.
8. Halbleitervorrichtung nach Anspruch 4,
bei der der Körperabschnitt (23) einen Bereich enthält, der in einer angrenzenden Beziehung mit dem ersten und zweiten Halbleiterbereich entlang der Gatebreite angeordnet ist und sich von dem Körperbereich (23) entlang der Gatelänge er­ streckt,
bei der die Gateelektrode (26) auf einem Teil des Körperab­ schnittes (23) gebildet ist, der in einer angrenzenden Bezie­ hung mit dem ersten und zweiten Halbleiterbereich entlang der Gatebreite angeordnet ist, und sich weiter von auf dem Körperbereich entlang der Gatelänge erstreckt, und
bei der der zumindest eine Körperkontakt (16) einen Körper­ kontakt außerhalb der Gateelektrode enthält, der auf dem Be­ reich des Körperabschnittes (23) gebildet ist, der in der Draufsicht gesehen gegenüber dem ersten und zweiten Halblei­ terbereich mit der Gateelektrode dazwischen ist.
9. Halbleitervorrichtung nach Anspruch 8,
bei der der Körperbereich einen Körperkontaktdefinitionsbe­ reich enthält, in dem erlaubt ist, daß der Körperkontakt ge­ bildet wird,
bei der die Gateelektrode eine Öffnung aufweist, die den Kör­ perkontaktdefinitionsbereich freilegt, und
bei der der zumindest eine Körperkontakt weiterhin einen Kör­ perkontakt in der Gateelektrode aufweist, der auf dem Körper­ kontaktdefinitionsbereich gebildet ist.
10. Halbleitervorrichtung nach einem der Ansprüche 4 bis 9,
bei der der zumindest eine Körperkontakt
einen ersten Körperkontakt, der auf dem Körperabschnitt in einer Position, die auf einer sich nach außen erstreckenden Linie von einem Ende der Gateelektrode entlang der Gatebreite angeordnet ist, gebildet ist, und
einen zweiten Körperkontakt, der auf dem Körperabschnitt in einer Position, die auf einer sich nach außen erstreckenden Linie von dem anderen Ende der Gateelektrode entlang der Gatebreite angeordnet ist, gebildet ist, enthält.
11. Halbleitervorrichtung nach einem der Ansprüche 4 bis 10, bei der der Körperbereich
einen ersten Körperbereich (14A, 14C, 14E, 14G), von dem zu­ mindest ein Teil in einem oberen Teil davon gebildet ist, und
einen zweiten Körperbereich (14B, 14D, 14F, 14H), der in einem unteren Teil davon gebildet ist, enthält,
wobei der zweite Körperbereich (14B, 14D, 14F, 14H) des zwei­ ten Leitungstyps von einer Dotierungskonzentration ist, die höher ist als die Dotierungskonzentration des ersten Körper­ bereiches (14A, 14C, 14E, 14G) des zweiten Leitungstypes.
12. Halbleitervorrichtung nach Anspruch 11,
bei der der erste Halbleiterbereich einen ersten Hauptbereich und einen ersten Teilhalbleiterbereich (11B) enthält und der zweite Halbleiterbereich einen zweiten Hauptbereich und einen zweiten Teilhalbleiterbereich (12B) enthält,
wobei der erste und der zweite Teilhalbleiterbereich (11B, 12B) in einer gegenüberliegenden Beziehung in oberen Teil­ bereichen des ersten und zweiten Halbleiterbereiches gebildet sind,
wobei der erste und der zweite Teilhalbleiterbereich (11B, 12B) des ersten Leitungstyps von einer Dotierungskonzentra­ tion sind, die niedriger ist als die Dotierungskonzentration des ersten und des zweiten Hauptbereiches des ersten Lei­ tungstypes,
bei der der zweite Körperbereich einen ersten und einen zwei­ ten Teilkörperbereich (14D) enthält,
bei der der erste und der zweite Teilkörperbereich (14D) un­ terhalb von Teilen des ersten und zweiten Teilhalbleiterbe­ reiches (11B, 12B) und in Schnittstellenkontakt mit dem er­ sten und zweiten Hauptbereich entsprechend gebildet sind, wobei der Körperbereich in einem anderen Bereich als dem er­ sten und dem zweiten Teilkörperbereich als der erste Körper­ bereich definiert ist, und
bei der der erste Körperbereich ohne Schnittstellenkontakt mit dem ersten und dem zweiten Hauptbereich gebildet ist und der erste und der zweite Teilhalbleiterbereich (11B, 12B) sich einen vorbestimmten Abstand von dem ersten und dem zweiten Teilkörperbereich zu der Mitte der Gateelektrode er­ strecken.
13. Halbleitervorrichtung nach Anspruch 11,
bei der der erste Halbleiterbereich einen ersten Hauptbereich und einen ersten Teilhalbleiterbereich (11C) enthält und der zweite Halbleiterbereich einen zweiten Hauptbereich und einen zweiten Teilhalbleiterbereich (12C) enthält,
wobei der erste und der zweite Teilhalbleiterbereich (11C, 12C) in einer gegenüberliegenden Beziehung in Teilbereichen des ersten und des zweiten Halbleiterbereiches gebildet sind und sich vertikal durch die SOI-Schicht (3) erstrecken,
wobei der erste und der zweite Teilhalbleiterbereich (11C, 12C) des ersten Leitungstyps von einer Dotierungskonzentra­ tion sind, die niedriger ist als die Dotierungskonzentration des ersten und des zweiten Hauptbereiches des ersten Lei­ tungstypes.
14. Halbleitervorrichtung nach Anspruch 11,
bei der der erste Halbleiterbereich einen ersten Hauptbereich und einen ersten Teilhalbleiterbereich (11A) enthält und der zweite Halbleiterbereich einen zweiten Hauptbereich und einen zweiten Teilhalbleiterbereich (12A) enthält,
wobei der erste und der zweite Teilhalbleiterbereich (11A, 12A) in einer gegenüberliegenden Beziehung in Teilbereichen des ersten und des zweiten Halbleiterbereiches gebildet sind, wobei der erste und der zweite Teilhalbleiterbereich (11A, 12A) des ersten Leitungstyps von einer Dotierungskonzentra­ tion sind, die niedriger ist als die Dotierungskonzentration des ersten und des zweiten Hauptbereiches des ersten Lei­ tungstyps, und
bei der der zweite Körperbereich in einem unteren Mittelteil des Körperbereiches und ohne Schnittstellenkontakt mit dem ersten und dem zweiten Halbleiterbereich gebildet ist.
15. Halbleitervorrichtung nach Anspruch 4, weiter mit
einem MOS-Transistor mit schwebendem Körper mit einem nicht fixierten Körperpotential,
wobei die SOI-Schicht (3) einen ersten Bereich mit einer er­ sten Dicke und einen zweiten Bereich mit einer zweiten Dicke, die geringer als die erste Dicke ist, aufweist,
wobei der MOS-Transistor auf dem ersten Bereich gebildet ist,
wobei der MOS-Transistor mit schwebendem Körper auf dem zwei­ ten Bereich gebildet ist.
16. Computerlesbares Aufzeichnungsmedium, das darauf ein Pro­ gramm zum Verwirklichen des Verfahrens, das in Anspruch 1 oder 2 angegeben ist, speichert.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246600A (ja) 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5172056B2 (ja) * 2001-06-04 2013-03-27 ラピスセミコンダクタ株式会社 半導体装置
JP2004071664A (ja) * 2002-08-02 2004-03-04 Sony Corp 半導体装置およびその製造方法
JPWO2004070847A1 (ja) * 2003-02-07 2006-06-01 松下電器産業株式会社 電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ
JP2006059978A (ja) * 2004-08-19 2006-03-02 Toshiba Corp 半導体装置
KR100567069B1 (ko) 2004-12-03 2006-04-04 주식회사 하이닉스반도체 반도체 장치의 설계 방법
JP2006237564A (ja) 2005-01-31 2006-09-07 Renesas Technology Corp 半導体装置及びその製造方法並びに半導体集積回路
US7453122B2 (en) * 2005-02-08 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. SOI MOSFET device with reduced polysilicon loading on active area
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
JP2009123762A (ja) * 2007-11-12 2009-06-04 Sharp Corp 半導体記憶装置およびその製造方法
JP5118946B2 (ja) * 2007-11-20 2013-01-16 シャープ株式会社 半導体装置およびその製造方法と、書込み駆動方法および消去駆動方法ならびに液晶表示装置
US7804140B2 (en) * 2008-03-04 2010-09-28 International Business Machines Corporation Field effect transistor with reduced shallow trench isolation induced leakage current
US20100006912A1 (en) * 2008-07-14 2010-01-14 Honeywell International Inc. Planar Metal-Insulator-Metal Circuit Element and Method for Planar Integration of Same
US7982247B2 (en) * 2008-08-19 2011-07-19 Freescale Semiconductor, Inc. Transistor with gain variation compensation
US20100200918A1 (en) * 2009-02-10 2010-08-12 Honeywell International Inc. Heavy Ion Upset Hardened Floating Body SRAM Cells
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
JP2013511163A (ja) * 2009-11-17 2013-03-28 スボルタ，インコーポレーテッド 電子デバイス及びシステム、並びにその製造方法及び使用方法
US8053325B1 (en) 2010-05-18 2011-11-08 International Business Machines Corporation Body contact structures and methods of manufacturing the same
JP2013004876A (ja) * 2011-06-20 2013-01-07 Lapis Semiconductor Co Ltd 絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および集積回路
US8829610B2 (en) 2012-05-15 2014-09-09 United Microelectronics Corp. Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure
US9524902B2 (en) * 2013-12-12 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit with conductive line having line-ends

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5145438B1 (de) * 1971-06-25 1976-12-03
US4257825A (en) 1978-08-30 1981-03-24 U.S. Philips Corporation Method of manufacturing semiconductor devices having improvements in device reliability by thermally treating selectively implanted test figures in wafers
US4443930A (en) * 1982-11-30 1984-04-24 Ncr Corporation Manufacturing method of silicide gates and interconnects for integrated circuits
JPS61198753A (ja) 1985-02-28 1986-09-03 Toshiba Corp 半導体集積回路
JPS62193170A (ja) 1986-02-19 1987-08-25 Fujitsu Ltd 電界効果半導体装置の製造方法
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US4899202A (en) * 1988-07-08 1990-02-06 Texas Instruments Incorporated High performance silicon-on-insulator transistor with body node to source node connection
JPH0783127B2 (ja) 1989-04-20 1995-09-06 三菱電機株式会社 半導体装置
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
JPH0541437A (ja) 1990-11-28 1993-02-19 Seiko Epson Corp 半導体装置
JPH05218426A (ja) 1992-01-31 1993-08-27 Victor Co Of Japan Ltd 電界効果トランジスタ
JPH05226619A (ja) 1992-02-12 1993-09-03 Ricoh Co Ltd 半導体集積回路装置及び遅延時間プログラム方法
US5457399A (en) 1992-12-14 1995-10-10 Hughes Aircraft Company Microwave monolithic integrated circuit fabrication, test method and test probes
JPH06224302A (ja) * 1993-01-27 1994-08-12 Ricoh Co Ltd 配線遅延を考慮した配線マスク製造装置
JPH0722601A (ja) 1993-06-23 1995-01-24 Sony Corp 半導体装置の製造方法
JPH0864824A (ja) 1994-08-24 1996-03-08 Toshiba Corp 薄膜トランジスタおよびその製造方法
DE4441901C2 (de) 1994-11-24 1998-07-02 Siemens Ag MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung
JP3364559B2 (ja) 1995-10-11 2003-01-08 三菱電機株式会社 半導体装置
US5807771A (en) * 1996-06-04 1998-09-15 Raytheon Company Radiation-hard, low power, sub-micron CMOS on a SOI substrate
US5767549A (en) * 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure

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