DE19926588A1 - Integriertes Schaltkreisbauelement - Google Patents

Abstract

Die Erfindung bezieht sich auf ein integriertes Schaltkreisbauelement mit synchronem Signalbetrieb, wie es beispielsweise für synchrone Speicherbauelemente mit wahlfreiem Zugriff (SDRAM) verwendet wird. DOLLAR A Erfindungsgemäß beinhaltet das integrierte Schaltkreisbauelement einen ersten und einen zweiten Signalgenerator (21, 22) mit synchronisierter Signalerzeugung. Jeder Signalgenerator besitzt einen normalen und einen komplementären Eingang, wobei dem einen Signalgenerator ein Taktsignal und dessen Komplement und dem anderen Signalgenerator umgekehrt das Taktsignal-Komplement und das Taktsignal an den beiden Eingängen zugeführt sind. Daraus generieren sie ein erstes bzw. zweites Ausgangssignal mit einer führenden Flanke synchron zu einer führenden Flanke des ersten Eingangssignals bzw. dessen Komplements, jedoch demgegenüber um ein zugehöriges Zeitintervall verzögert. DOLLAR A Verwendung z. B. zur Steuerung des Betriebs von Eingabe- und Ausgabepuffern von synchronen Speicherbauelementen mit wahlfreiem Zugriff (SDRAM).

Description

Die Erfindung bezieht sich auf ein integriertes Schaltkreis­ bauelement, insbesondere zur Verwendung bei SDRAM-Bauele­ menten.

Integrierte Schaltkreisbauelemente beispielsweise in Form von synchronen Speicherbauelementen mit wahlfreiem Zugriff (SDRAM) benutzen einen Synchronbetrieb zur Erhöhung des Bau­ elementleistungsvermögens. So verwenden z. B. SDRAM mit dop­ pelter Datenrate (DDR) die ansteigenden und fallenden Flanken von Taktsignalen, um einen Betrieb mit höherer Datenrate zu fördern. Wenn SDRAM-Bauelemente im DDR-Modus betrieben wer­ den, werden wichtige Referenzsignale typischerweise synchron mit ansteigenden und fallenden Flanken eines Taktsignals er­ zeugt, um die Betriebsweise solcher Bauelemente als Eingabe- und Ausgabepuffer effektiv zu steuern. Herkömmliche Vorge­ hensweisen zum Detektieren ansteigender und fallender Flanken eines Taktsignals oder anderer Steuersignale können ungün­ sterweise Fehlern unterliegen, wenn Signalrauschen oder Ände­ rungen in den Bauelementherstellungstechniken oder den Pro­ zeßbedingungen signifikant werden. Daher besteht trotz Versu­ chen, integrierte Schaltkreise bereitzustellen, die in einer synchronen Weise arbeiten, weiterhin ein Bedarf an integrier­ ten Schaltkreisen mit verbesserten Synchronisierungseigen­ schaften.

Der Erfindung liegt daher als technisches Problem die Bereit­ stellung eines integrierten Schaltkreisbauelementes der ein­ gangs genannten Art mit verbesserten Synchronisierungseigen­ schaften zugrunde.

Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Schaltkreisbauelementes mit den Merkmalen des Anspruchs 1 bzw. 7. Dieses integrierte Schaltkreisbauele­ ment ist in der Lage, Referenzsignale mit verbesserten Syn­ chronisierungseigenschaften zu erzeugen.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockschaltbild eines ersten erfindungsgemäßen integrierten Schaltkreisbauelementes,

Fig. 2 ein Blockschaltbild eines zweiten erfindungsgemäßen integrierten Schaltkreisbauelementes,

Fig. 3 ein Schaltbild eines in den Bauelementen der Fig. 1 und 2 verwendbaren Differenzverstärkers,

Fig. 4 ein Schaltbild eines in den Bauelementen der Fig. 1 und 2 verwendbaren Impulsgenerators,

Fig. 5 ein Zeitsteuerungsdiagramm zur Veranschaulichung der Betriebsweise des Bauelementes von Fig. 1 und

Fig. 6 ein Zeitsteuerungsdiagramm zur Veranschaulichung der Betriebsweise des Bauelementes von Fig. 2.

In den beispielhaft gezeigten Ausführungsformen der Erfindung sind funktionell gleiche Elemente jeweils mit denselben Be­ zugszeichen bezeichnet.

Das in Fig. 1 gezeigte erste erfindungsgemäße integrierte Schaltkreisbauelement beinhaltet einen Abtastschaltkreis 11 mit einem ersten, normalen Eingang IN und einem zweiten, kom­ plementären Eingang INB, die ein Taktsignal CLK bzw. dessen Inverses CLKB, siehe beispielsweise Fig. 5 und 6, empfangen. Der Abtastschaltkreis erzeugt ein Ausgangssignal BUFOUT11. Dieses Ausgangssignal wird direkt einem Impulsgenerator 13 und einem Inverter 12 zugeführt. Vom Inverter 12 wird ein Ausgangssignal BUFOUT12 erzeugt und einem Impulsgenerator 14 zugeführt. Die Impulsgeneratoren 13 und 14 erzeugen, wie ge­ zeigt, Signale PCLK11 und PCLK12.

Fig 3 zeigt eine bevorzugte Realisierung für den Abtast­ schaltkreis 11. Der dort gezeigte Abtastschaltkreis 11 umfaßt einen Differenzverstärker 31 und einen Inverter 33, dessen Eingang elektrisch an einen Ausgang DET des Differenzverstär­ kers 31 angeschlossen ist. Der Differenzverstärker 31 bein­ haltet eine zwischen eine Signalleitung 31b und ein Massepo­ tential oder negatives Referenzpotential Vss eingeschleifte Stromquelle S1. Des weiteren sind NMOS-Transistoren N1 und N2 zusammen mit PMOS-Transistoren P1 und P2 vorgesehen. Wie für den Fachmann verständlich, haben die NMOS-Transistoren N1 und N2 vorzugsweise gleichartige Charakteristika, und analog ha­ ben die PMOS-Transistoren P1 und P2 vorzugsweise gleiche Cha­ rakteristika. Der Differenzverstärker 31 fungiert dahinge­ hend, daß er eine Potentialdifferenz zwischen dem normalen Eingang IN und dem komplementären Eingang INB verstärkt. Spe­ ziell wird, wenn das Potential des normalen Eingangs IN grö­ ßer als das Potential des komplementären Eingangs INB ist, die Potentialdifferenz verstärkt, und das Ausgangssignal DET wird auf einen logischen 0-Pegel gesteuert, während das Aus­ gangssignal BUFOUT des Inverters 33 auf einen logischen 1- Pegel gesteuert wird. Alternativ wird, wenn das Potential des komplementären Eingangs INB größer als das Potential des nor­ malen Eingangs IN ist, das Ausgangssignal DET auf einen logi­ schen 1-Pegel gesteuert, und das Ausgangssignal BUFOUT des Inverters 33 wird dann auf einen logischen 0-Pegel gesteuert.

Wie aus den Fig. 1 und 5 ersichtlich, wird das Ausgangssignal BUFOUT11 des Abtastschaltkreises 11 direkt dem Impulsgenera­ tor 13 und dem Inverter 12 zugeführt, wegen der mit dem Dif­ ferenzverstärker 31 und dem Inverter 33 verknüpften Verzöge­ rung wird jedoch eine ansteigende Flanke des Ausgangssignals BUFOUT11 um einen Betrag T11 relativ zu einer ansteigenden Flanke des Taktsignals CLK verzögert, und eine fallende Flan­ ke des Ausgangssignals BUFOUT11 wird um einen Betrag T14 re­ lativ zu einer fallenden Flanke des Taktsignals CLK verzö­ gert. Das Ausgangssignal BUFOUT12 des Inverters 12 repräsen­ tiert außerdem eine invertierte und verzögerte Version des Ausgangssignals BUFOUT11, wobei die zusätzliche Inverterver­ zögerung durch ein Zeitintervall T15 repräsentiert wird.

Fig. 4 zeigt eine bevorzugte Realisierung für die Impulsgene­ ratoren 13, 14 von Fig. 1. Diese Impulsgeneratorrealisierung umfaßt ein Paar von NMOS-Transistoren N3 und N4, die elek­ trisch in Reihe zwischen einen intermediären Ausgangsknoten PRES und ein Massepotential oder negatives Referenzpotentio­ nal Vss eingeschleift sind. Außerdem ist ein PMOS-Pull-up- Transistor P3 vorgesehen. Diese Transistoren bilden einen Antwortteil 41. Der PMOS-Pull-up-Transistor P3 ist elektrisch in Reihe zwischen den intermediären Ausgangsknoten PRES und ein Spannungsversorgungspotential Vcc eingeschleift. Die Ga­ te-Elektroden des PMOS-Transistors P3 und des NMOS- Transistors N4 sind elektrisch miteinander und mit dem Aus­ gang PFED einer Rückkopplungsverzögerungsschaltung 45 verbun­ den. Die Rückkopplungsverzögerungsschaltung umfaßt ein Paar von Invertern 45a und 45b, die eine vorgegebene Verzögerung für Signale am intermediären Ausgangsknoten PRES bereitstel­ len. Der intermediäre Ausgangsknoten PRES bilden zudem einen Eingang für einen Inverter 43a. Das Ausgangssignal des Inver­ ters 43a wird einer Gate-Elektrode eines PMOS-Pull-up- Transistors P4 zugeführt. Der Inverter 43a und der PMOS- Transistor P4 bilden zusammen einen Zwischenspeicher 43. Ein Ausgangsinverter 47 erzeugt ein Ausgangssignal POUT.

Nachstehend wird die Betriebsweise des Impulsgenerators von Fig. 4 erläutert. Speziell wird, wenn das Eingangssignal PIN auf einem logischen 0-Pegel liegt, der intermediäre Ausgangs­ knoten PRES auf einem logischen 1-Pegel gehalten. Dem inter­ mediären Ausgangsknoten PRES wird nicht erlaubt, auf einem logischen 0-Pegel zu verbleiben, da ein solcher logischer 0- Pegel durch die Rückkopplungsverzögerungsschaltung 45 zum PMOS-Pull-up-Transistor P3 geleitet wird, der dann dahinge­ hend wirkt, den Knoten PRES hochzuziehen. Außerdem geht das Ausgangssignal des Inverters 43a in einen logischen 0-Zustand über und schaltet den PMOS-Pull-up-Transistor P4 leitend, so­ bald der Knoten PRES einen minimalen logischen 1-Pegel er­ reicht. Daher wird während des Ruhebetriebs der intermediäre Ausgangsknoten PRES auf einem logischen 1-Pegel gehalten, und der NMOS-Pull-down-Transistor N4 wird leitend geschaltet. Wenn dann das Eingangssignal PIN auf einen logischen 1-Pegel gesteuert wird, wird der NMOS-Transistor N3 leitend geschal­ tet und zieht den intermediären Ausgangsknoten PRES auf einen logischen 0-Pegel, da der NMOS-Tansistor N4 ebenfalls ange­ schaltet ist. Dieser logische 0-Pegel wird am Ausgang des In­ verters 47 als ein logisches l-Signal abgegeben, d. h. POUT geht von "0" nach "l" über. Zudem wird nach einem vorgegebe­ nen Zeitintervall, das durch die mit den Invertern 45a und 45b in der Rückkopplungsverzögerungsschaltung 45 verknüpften Verzögerungen bestimmt ist, der logische 0-Pegel am interme­ diären Ausgangsknoten PRES zum Knoten PFED transferiert. Dies bewirkt, daß der NMOS-Transistor N4 sperrend und der PMOS- Transistor P3 leitend geschaltet werden, was den intermediä­ ren Ausgangsknoten PRES wieder auf einen logischen 1-Pegel zieht. Das Ausgangssignal POUT des Inverters 47 geht dann wieder in einen logischen 0-Pegel zurück.

Demgemäß wird, wie in Fig. 5 illustriert, das Signal PCLK11 am Ausgang des Impulsgenerators 13 als ein Impuls bereitge­ stellt, und eine ansteigende Flanke dieses Impulses wird re­ lativ zu einer ansteigenden Flanke des Signals BUFOUT11 um ein Zeitintervall T12 verzögert (und relativ zu einer anstei­ genden Flanke des Taktsignals CLK um ein Zeitintervall T13 verzögert). Analog wird das Signal PCLK12 am Ausgang des Im­ pulsgenerators 14 als ein Impulssignal bereitgestellt, und eine ansteigende Flanke dieses Impulses wird relativ zu einer ansteigenden Flanke des Signals BUFOUT12 um ein Zeitintervall T16 verzögert (und relativ zu einer fallenden Flanke des Taktsignals CLK um ein Zeitintervall T17=T14+T15+T16 verzö­ gert). Da die Dauer des Zeitintervalls T17 größer als die Dauer des Zeitintervalls T13 ist, und zwar um einen Betrag der gleich der mit dem Inverter 12 verknüpften Verzögerung ist, liegt eine Zeitversetzung zwischen der Synchronisation des Impulssignals PCLK11 realtiv zur ansteigenden Flanke des Taktsignals CLK sowie zwischen der Synchronisation des Im­ pulssignals PCLK11 relativ zu einer fallenden Flanke des Taktsignals CLK vor. Ein solcher Zeitversatz kann zur Fehl­ funktion des integrierten Schaltkreises führen, was eine ver­ besserte Synchronisation erstrebenswert macht.

Um diese Eigenschaft beim Bauelement von Fig. 1 zu berück­ sichtigen, wird eine bevorzugtere Ausführungsform der Erfin­ dung gemäß Fig. 2 bereitgestellt. Das Bauelement von Fig. 2 ähnelt demjenigen von Fig. 1, jedoch werden zwei Abtastschal­ tungen 21 und 22 statt der einzigen Abtastschaltung 11 und des Inverters 12 gemäß Fig. 1 verwendet. Diese beiden Abtast­ schaltungen 21 und 22 besitzen "Matching"-Eigenschaften. Auf der Basis dieser bevorzugteren Konfiguration kann die Syn­ chronisation eines Signals BUFOUT21 auf eine ansteigende Flanke des Taktsignals CLK mit der Synchronisation eines Si­ gnals BUFOUT22 auf eine fallende Flanke des Taktsignals CLK in Übereinstimmung gebracht werden, d. h. T21=T24, wie in Fig. 6 illustriert. In gleicher Weise kann die Synchronisation des Impulses PCLK21 mit einer ansteigenden Flanke des Taktsignals CLK in Übereinstimmung mit der Synchronisation des Impulses PCLK22 mit einer fallenden Flanke des Taktsignals CLK ge­ bracht werden, d. h. (T21+T22)=T23=T26=(T24+T25)
Es versteht sich, daß der Fachmann neben den oben beschriebe­ nen weitere Realisierungen der Erfindung erkennt und ausfüh­ ren kann, wie sie durch die beigefügten Patentansprüche fest­ gelegt sind.

Claims (7)

1. Integriertes Schaltkreisbauelement, gekennzeichnet durch folgende Elemente:

• - einen ersten Signalgenerator (11; 21), der ein erstes Eingangssignal (CLK) und das Komplement (CLKB) des ersten Eingangssignals an einem ersten, normalen Eingang (IN) bzw. einem zweiten, komplementären Eingang (INB) empfängt und ein erstes Ausgangssignal (BUFOUT11; BUFOUT21) erzeugt, das eine führende Flanke synchron mit einer führenden Flanke des er­ sten Eingangssignals aufweist, relativ zu diesem jedoch um ein zugehöriges Zeitintervall verzögert ist, und einen zweiten Signalgenerator (11, 12; 22), der das er­ ste Eingangssignal (CLK) und das Komplement (CLKB) des ersten Eingangssignals an einem komplementären Eingang bzw. einem normalen Eingang empfängt und ein zweites Ausgangssignal (BUFOUT12; BUFOUT22) erzeugt, das eine führende Flanke syn­ chron zu einer führenden Flanke des Komplements (CLKB) des ersten Eingangssignals aufweist, jedoch relativ zu diesem um ein zugehöriges Zeitintervall verzögert ist.

2. Integriertes Schaltkreisbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, daß der erste und der zweite Signalgenerator jeweils einen ersten bzw. zweiten Differenz­ verstärker (31) aufweisen.

3. Integriertes Schaltkreisbauelement nach Anspruch 1 oder 2, weiter gekennzeichnet durch einen auf das erste Ausgangs­ signal (BUFOUT11; BUFOUT21) ansprechenden, ersten Impulsge­ nerator (13; 23) und einen auf das zweite Ausgangssignal (BUFOUT12; BUFOUT22) ansprechenden, zweiten Impulsgenerator (14; 24).

4. Integriertes Schaltkreisbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, daß der erste Impulsgenerator (13; 23) und/oder der zweite Impulsgenerator (14; 24) folgen­ de Elemente aufweisen:

• - Einen ersten PMOS-Transistor (P3), der elektrisch in Serie zwischen ein erstes Referenzpotential (Vcc) und einen intermediären Ausgangsknoten (PRES) eingeschleift ist,
• - ein Paar von NMOS-Transistoren (N3, N4), die elektrisch in Reihe zwischen den intermediären Ausgangsknoten (PRES) und ein zweites Referenzpotential (Vss) eingeschleift sind, und
• - eine Rückkopplungsverzögerungsschaltung (45), die elek­ trisch mit einem Eingang an den intermediären Ausgangsknoten (PRES) und mit einem Ausgang an eine Gate-Elektrode des er­ sten PMOS-Transistors (P3) angeschlossen ist.

5. Integriertes Schaltkreisbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, daß ein erster des Paares von NMOS-Transistoren (N3, N4), mit einer Gate-Elektrode elek­ trisch an den Ausgang des ersten Signalgenerators (11; 21) bzw. des zweiten Signalgenerators (11, 12; 22) angeschlossen ist, während der andere der beiden NMOS-Transistoren mit ei­ ner Gate-Elektrode elektrisch an den Ausgang des Rückkopp­ lungsverzögerungsschaltkreises (45) angeschlossen ist.

6. Integriertes Schaltkreisbauelement nach Anspruch 4 oder 5, weiter gekennzeichnet durch:

• - einen zweiten PMOS-Transistor (P4), der elektrisch in Reihe zwischen das erste Referenzpotential (Vcc) und den in­ termediären Ausgangsknoten (PRES) eingeschleift ist, und
• - einen Inverter (43a), dessen Eingang elektrisch an den intermediären Ausgangsknoten (PRES) und dessen Ausgang an ei­ ne Gate-Elektrode des zweiten PMOS-Transistors (P4) ange­ schlossen ist.

7. Integriertes Schaltkreisbauelement, insbesondere nach einem der Ansprüche 1 bis 6, gekennzeichnet durch folgende Elemente:

• - einen ersten Differenzverstärker (21, 31) mit einem er­ sten, normalen Eingang (IN) und einem zweiten, komplementären Eingang (INB) zum Empfang eines Taktsignals (CLK) bzw. des Inversen (CLKB) des Taktsignals,
• - einen zweiten Differenzverstärker (22, 31) mit einem ersten, normalen Eingang (IN) und einem zweiten, komplementä­ ren Eingang (INB) zum Empfang des invertierten Taktsignals (CLKB) bzw. des Taktsignals (CLK),
• - einen ersten Impulsgenerator (23), dessen Eingang elek­ trisch an den Ausgang des ersten Differenzverstärkers ange­ schlossen ist, und
• - einen zweiten Impulsgenerator (24), dessen Eingang elektrisch an den Ausgang des zweiten Differenzverstärkers angeschlossen ist.