DE2159192A1 - Feldeffektspeichertransistor mit isolierter Gate Elektrode - Google Patents
Feldeffektspeichertransistor mit isolierter Gate ElektrodeInfo
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Description
THE NATIONAL CASH REGISTER COMPANY
Dayton, Ohio .(V. St. A. )
Patentanmeldung
Unser Az.: 1348/Germany
Die Erfindung betrifft einen Feldeffektspeichertransistor
mit isolierter Gate-Elektrode aus einem Halbleitersubstrat, das aus einem ersten Leitfähigkeitstyp
besteht und in dem zwei Bereiche aus einer zweiten Leitfähigkeit vorgesehen sind, die als Source-Elektrode und
als Drain-Elektrode wirken, wobei auf dem Halbleitersubstrat eine erste Isolationsschicht angeordnet ist, die
sich von der Source-Elektrode bis zur Drain-Elektrode erstreckt und auf der ersten Isolationsschicht eine zweite
Isolationsschicht angeordnet ist.
Wie aus den Kennlinien eines Feldeffekttransistors
mit isolierter Gate-Elektrode ersichtlich ist, kann dieser als Ladungsspeicher verwendet werden, wobei der Schwellwertpegel
entsprechend einer zu speichernden Information verändert wird. Unter Schwellwertpegel wird die Spannung
verstanden, die an die Gate-Elektrode angelegt werden muß, um den Transistor in seinen leitenden Zustand zu schalten.
Derartige Transistoren können als Speicherelemente verwendet werden. In Abhängigkeit davon, ob eine binäre "1" oder eine
binäre "0" gespeichert werden soll, wird der Schwellwertpegel auf einen hohen oder niedrigen Wert eingestellt.
Wenn die gespeicherte Information gelesen werden soll, muß eine Spannung an die Gate-Elektrode angelegt werden, die
zwischen dem hohen und dem niedrigen Schwellwertpegel liegt . Wenn der Transistor leitet kann z. B. angezeigt
25. H. 197)
:*: 09924/0969
werden, daß eine "1" und wenn er nicht leitet, daß eine
"O" gespeichert ist. Die gespeicherte Information geht nicht verloren, da die dem Schwellwertpegel bestimmende
Ladung für eine sehr lange Zeit beständig ist. Es ist somit nicht notwendig, daß eine kontinuierliche Ladungsregenerierung
vorgesehen werden muß oder daß spezielle Schutzschaltungen beim Ausfall der Spannungsversorgung
die Information übernehmen müssen.
Bekannte Feldeffekttransistoren weisen den Nachteil
auf, daß an dem Drain-Substrat—Übergang beim Anlegen von
niedrigen Spannungen ein Zenereffekt auftreten kann. Die
Durchbruchsspannung kann bei 8 bis 10 Volt liegen. Wenn jedoch z. B. derartige Transistoren in integrierten
Schaltungen verwendet werden, ist es notwendig, daß in
manchen Fällen zwischen der/ Drain—Elektrode und dem
Substrat Spannungen angelegt werden müssen, die höher als die Durchbruchsspannuing sind.
Es ist somit Aufgabe der Erfindung, einen Feldeffekttransistor mit isolierter Gate—Eier"rode aufzuzeigen, der
diese Zener-Durchbruchsspannuiigeii nicht aufweist.
Die Erfindung ist dadwreii gekennzeichnet, daß die
erste Isolationsschicht eineii ersten Abschnitt mit einer
ersten Dicke und einen zweiten Abschnitt mit einer zweiten
Dicke aufweist und daß der zweite Abschnitt'zumindest teilweise
die Drain-Elektrode überdeckt und daß der zweite Abschnitt dicker ist als tier erste Abschnitte
In einem Feldeffekttransistor mit isolierter Gate-Elektrode
gemäß der Erfindung wird der eingangs erwähnte
Nachteil dadurch vermieden, daß die erste Isolationsschicht
in dem Bereich über der Drain-Elektrode eine größere Dicke aufweist. ■ i
Zwei Ausführungsbeispiele der Erfindung werden im folgenden mit Hilfe von Zeichnungen beschrieben. In diesen
zeigt:
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Fig. 1 einen bekannten MNOS-Transistor,
Fig. 2 einen MNOS-Transistor gemäß der Erfindung;
Fig. 3 eine weitere Ausfuhrungsform eines
MNOS-Transistors gemäß der Erfindung, und
Fig. 4 Kennlinien eines MNÖS-Transistors, aus denen hervorgeht, daß die negativen Werte exakt
begrenzt werden können.
Im Fig. 1 ist ein bekannter MNOS-Feldeffekttransistor
(Metall-Siliciumnitrid-Siliciumoxid-Silicium) dargestellt. Der Transistor IO in Fig. 1 besteht aus
einem Silicitnasubstrat 12, in das nach herkömmlichen
Techniken leitende Bereiche 14 und 15 eindiffundiert wurden, die eine entgegengesetzte Leitfähigekeit wie
das SilicitiHJSubstrat aufweisen. Die Bereiche 14 und
werden als Source- und Drain-Elektroden bezeichnet. Wie allgemein bekannt, werden in die Source-Elektrode
Majoritätsladungsträger eingeführt und aus der Drain- *
Elektrode 14 Majoritätsladungsträger entnommen. In dem hier beschriebenen Beispiel wird angenommen, daß
das Substrat 12 mit N Ladungsträgern und die Source-Elektrode 15 und die Drain-Elektrode 14 mit P Ladungsträgern
verunreinigt wurde.
Direkt über dem Siliciumsubstrat 12 ist eine
Isolationsschicht vorgesehen, die etwas die Source-
und die Drain-Elektrode und den zwischen diesen befindlichen
Oberflächenteil des Siliciumsubstrats 12 überdeckt. Diese Isolationsschicht 16 kann z.B. aus
einer Si lic itimd ioxidsch icht (SiO2) bestehen und besitzt
eine geringe Fähigkeit Ladungen zu speichern. Die Dicke der Siliciumdioxidschicht 16 ist so bemessen,
daß sie von Ladungen durchtunnelt werden kann.
Sie kann beispielsweise in der Größenordnung von 15 bis 60 8 liegen. Besonders geeignet ist eine Dicke von 30
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Über der Siliciumoxidschicht 16 ist eine weitere Schicht
angeordnet, die eine große Fähigkeit zur Ladungsspeicherung ''
besitzt und die beispielsweise aus Siliciumnitrid (Si^N.)
bestehen kann. Die Stärke der Schicht 18 kann zwischen 400 und 1000 8 liegen, wobei eine Stärke von 750 S be- ;
sonders geeignet ist. Somit kann sich zwischen der Schicht 16 und der Schicht 18,wie aus Fig. 1 hervorgeht, eine
Ladung aufbauen. Über der Schicht 18 ist eine Schicht angeordnet -, die aus leitendem Material besteht, z.B.
Aluminium, und als Steuerelektrode, d.h. als Gate-Elektrode dient. Die Stärke dieser Schicht 20 kann zwischen 10.000 ;
und 15.000 8 liegen, wobei eine Stärke von 12.000 8 besonders
günstig sind.
Wenn an eine Leitung 22, die mit der Schicht 20
verbunden ist, eine Spannung angelegt wird, die größer als der Schwellwertpegel des Transistors 10 ist, dessen
Siliciumsubstrat 12 mit Masse verbunden ist, entsteht eine Umkehrung der Leitfähigkeit im Substrat 12 in der
Nähe der Siliciumdioxidschicht 16. Diese Umkehrung ist im Bereich 24 in Fig. 1 angedeutet. Der Bereich 24 bildet
einen Kanal zwischen der Source- und der Drain-Elektrode. Wenn dieser Leitfähigkeitskanal 24 vorhanden ist, können
Majoritätsladungsträger zwischen der Source- und der '
Drain-Elektrode transportiert werden. In diesem Fall : befindet sich der Transistor 10 in seinem leitenden
Zustand. Wenn an die Gate-Elektrode eine Spannung angelegt wird, die positiver als der Sjchwellwertpegel des
Transistors 10 ist, ist der Kanal 24 nicht vorhanden
und somit befindet sich der Transistor 10 in seinem gesperrten Zustand. In dem P Kanal des Transistors 10
in Fig. 1 sind die Majoritätsträger Elektronen, so daß .
zwischen der Source-Elektrode 15 und der Drain-EJ,ektrode
14 ein Strom fließt, wenn der Transistor iiv seinen; leitenden
Zustand geschaltet wird. , ■ ..--.,.-
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Wie bereits eingangs beschrieben, zeigt der Transistor
10 gute Speichereigenschaften. Diese beruhen auf der Veränderung des Schwellwertpegels, Diese Eigenschaft der
Speichercharakteristik des Transistors IO ist noch nicht vollständig erforscht. Wenn eine verhältnismäßig große
Spannung V zwischen Gate-Elektrode und Substrat für eine
verhältnismäßig lange Zeit (z. B. plus oder minus 30 Volt für eine Millisekunde) angelegt wird>
baut sich in dem Grenzbereich zwischen den Schichten 16 und 18 eine Ladung
auf. Durch diese Ladung wird bewirkt, daß der Kanal 24 auf verschiedene Schwellwertspannungen anspricht, da durch
die gespeicherte Ladung ein Feld entsteht, das entweder (in Abhängigkeit von der Polarität der Ladung) zu dem
durch die Steuerspannung erzeugten Feld hinzuaddiert oder von diesem abgezogen werden muß. Die Ladung in dem Grenzbereich
zwischen den Schichten 18 und 16 ist permanent, d. h, sie bleibt über eine sehr lange Zeit bestehen (z. B.
über Monate oder sogar über Jahre). Somit wird der Schwellwertpegel des Transistors 10 so lange auf einem eingestellten
Wert bleiben, bis durch eine andere Spannung V ein anderer Schwellwertpegel eingestellt wird.
In einer Theorie wird davon ausgegangen, daß die .in dem Grenzbereich zwischen den Schichten 16 und 18 entstehende
Ladung größer als in den Bereichen oberhalb der Source-Elektrode und der Drain-Elektrode ist, wie aus Fig.
ersichtlich. Diese erhöhte Ladung ist in Fig. 1 durch + dargestellt. Dadurch werden die Elektronen in dem Substrat
in Richtung der Bereiche 26 und 27 in Fig, I geschoben. Die Bereiche 26 und 27 liegen in der Nähe der Übergänge
des Kanals 24 und der Drain-Elektrode 14 und des Kanals und der Source-Elektrode 15. Somit wird der Widerstand
in den Bereichen 26 und 27 kleiner und die Spannung an den als Diode wirkenden Übergängen (Drain-Elektrode 14
und Substrat 12; Source-Elektrade 15 und Substrat 12 an
den Bereichen 26 und 27) wird zusammenbrechen. Normalerweise ist dies kein Problem im Bereich 27, da die Source-Elektrode
15 mit Masse verbunden ist. Die Drain-Elektrode
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14 wird jedoch normalerweise mit dieser Durchbruchsspannung
vorgespannt.
In einer anderen Theorie wird davon ausgegangen, daß die Ladung relativ konstant über dem gesamten Grenzbereich
ist und daß der Widerstand im gesamten Kanal 24 niedriger wird. In diesem Fall ist die Zener-Durchbruchsspannung an
dem als Diode wirkenden Übergang Drain-Elektrode 14 Substrat 12 niedrig.
Es wurde festgestellt, daß das Problem der Zener-Durchbruchsspannung
zwischen Drain-Elektrode 14 und dem Substrat 12■©laminiert wird, wenn der Transistor gemäß
Fig. 2 und 3 aufgebaut wird. In Fig. 2 ist ein MNOS-Transistor
30 dargestellt, der aus einem Substrat 12,
einer Drain-Elektrode 34 und einer Souree-Elektrode 35
besteht. In dem Transistor 30 in Fig. 2 wird eine Siliciumoxidschicht
36 mit unterschiedlicher Dicke verwendet. Der Teil 38 der Schicht 36 ist viel dicker als der mit diesem
Teil korrespondierenden Teil der Schicht 16 in Fig, I. Er
kann zwischen 200 und 1000 8 dick sein, wobei 400 8 besonders vorteilhaft sind. Der Teil 4O der Schicht 36 ist
etwa so dick, wie die Schicht 16 in Fig. 1. Der Transistor 30 in Fig. 2 enthält auch eine Siliciumnitridschicht 42
und eine aus leitendem Material bestehende Schicht 44. Diese beiden Schichten haben die gleiche Funktion und Eigenschaft,
wie die Schichten 18 und 20 in Fig. 1.
Der Teil 38 der Schicht 36 sollte so dick sein, daß sich eine ausreichende Ladung im Grenzbereich zwischen den
Schichten 42 und 36 ausbilden kann, wenn eine Spannung V an die Schicht 44 angelegt wird. Der dünnere Teil 40,
der Siliciumoxidschicht 36 sollte die gleiche Dicke, wie die Siliciumoxidschicht 16 in Fig. 1 besitzen, so daß sich
in der Siliciumoxidschicht 36 und der Siliciumnitridschicht 42 eine Ladung aufbauen kann, wenn eine Spannung V an die
Schicht 44 angelegt wird, um den Schwellwertpegel des Transistors
30 zu verändern. In diesem Fall wirkt lediglich der Teil 40 der Siliciumoxidschicht 36 als Speicherteil. Da sich
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eine Ladung zwischen dem Teil 38 der Siliciumoxidschicht 36
und der Siliciumnitridschicht 42 ausbildet, werden keine
Elektronen in den Übergangsbereich von Drain-Elektrode-Kanal
46 gezogen. Somit ist das Problem der niedrigen Zenerdurchbruchsspannung an diesem Übergang nicht vorhanden . Die Länge der Teile 38 und 40 im Verhältnis zueinander
sind nicht kritisch im Hinblick auf den über der Drain-Elektrode 34 und des Substrats 32 liegenden Teil. Es
muß lediglich sichergestellt werden, daß in der Siliciumoxidschicht
36 im Teil 38 keine Ladung entsteht. Günstig ist es, die Länge des Teils 38 ein Drittel um die Länge des Teils 40
zwei Drittel zu wählen.
Ein weiterer wesentlicher Vorteil, den der Transistor gegenüber den bekannten Transistoren aufweist, besteht darin,
daß die Stärke des Teils 38 eine Begrenzung der maximalen
Schwellwertspannung in negativer Richtung bewirkt. Wenn die
Stärke des Teils 38 der Siliciumoxidschicht 36 größer gewählt wird, muß eine größere negative Spannung an die Schicht 44
angelegt werden, um unterhalb des Teils 38 einen leitenden. Kanal 46 zu erzeugen. Der Kanal, der unterhalb des Teils 38
entsteht, ist unabhängig von der Ladung im Zwischenbereich
der Schicht 36 und 40. Er kann somit ohne Anlegen einer Spannung an die Schicht 44 erzeugt werden. Die zur Erzeugung
des Kanals 46 in Fig. 2 notwendige Spannung wird durch die
Ladung im Bereich zwischen der Schicht 42 und dem Teil 40 bestimmt. Somit dient der Teil 40 im Transistor 30 als
Speicherteil für den MNOS-Transistor und der Teil 38 als
die Speichereigenschaft nichtbeeinflussender Teil. Durch die Verwendung der Schicht 36 mit zwei unterschiedlichen
Dicken entsteht ein Speichertransistor 30 mit einer oberen
negativen Begrenzung der Schwellwertspannung, die notwendig ist, um die Leitfähigkeit des Transistors aufrechtzuerhalten.
In Fig. 3 ist ein zweites Ausführungsbeispiel mit einem MNOS-Transistor 50 dargestellt, der gemäß der Erfindung
aufgebaut ist. In einem Substrat 52 ist eine Drain-
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Elektrode 54 und eine Source-Elektrode 55 angeordnet. Im
Gegensatz zu der Isolationsschicht 36 in Fig. 2 weist die Isolationsschicht 56 in Fig. 3 einen dicken Abschnitt
und einen dicken Abschnit 60 auf, die durch einen dünnen Abschnitt 62 miteinanderbunden sind und teilweise die
Drain-Elektrode und die Source-Elektrode überdecken. Unterhalb der Isolationsschicht 56 kann sich ein leitender
Kanal 68 ausbilden. Die Siliciumnitridschicht 64 und die leitende Schicht 66 entsprechen den Schichten 42 und 44
in Fig. 2. Sie weisen eine konstante Dicke auf. Der für die Speicherfähigkeit verantwortliche Teil im Transistor
50 ist der dünne Teil 62. Die dicken Abschnitte 58 und 60 dienen zur Begrenung der Schwellwertspannung und
zur Eleminierung der Zener-Durchbruchsspannung zwischen
der Drain-Elektrode 54 und dem Substrat 52 und der Source-Elektrode 55 und dem Substrat 52. Somit kann
ein Transistor nach Fig. 3 im Gegensatz zu einem Transistor nach Fig. 2 bezüglich der polaritätsmäßigen Ansteuerung
der Source- und Drain-Elektroden in beiden Richtungen betrieben werden, d.h. Source- und Drain-Elektrode
können untereinander vertauscht werden. Außerdem kann in speziellen Schaltungsanordnungen die
Source-Elektrode 55 über die Durchbruchsspannung hinaus vorgespannt werden.
Die in Fig. 2 und 3 dargestellten Transistoren gemäß der Erfindung können nach herkömmlichen Fertigungstechniken
hergestellt werden. Nach dem Herstellen eines Halbleitersubstrats mit N Dotierung und nach der Eindiffundierung
der P Bereiche für die Source- und Drain-Elektroden wird eine dicke Siliciumoxidschicht aufgebracht.
Anschließend wird ein Teil aus dieser Siliciumoxidschicht z.B. durch ein Ätzverfahren entfernt. Durch
diese oder ähnliche Verfahren können die gewünschten dicken und dünnen Bereiche erzeugt werden. Anschließend
wird eine Siliciumnitridschicht und eine leitende Schicht aus z.B. Aluminium in herkömmlicher Weise aufgebracht.
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In Fig. 4 sind verschiedene Kennlinien dargestellt, mit deren Hilfe der Einfluß der dicken Bereiche in den
erfindungsgemäßen Halbleitertransistoren erläutert werden soll.*Wie bereits vorangehend erläutert, wird der maximale
Wert der Schwellwertspannungen von der Stärke der dicken -Abschnitte abhängen. In Fig. 4 sind zwei gestrichelte Kenn- ■
linien dargestellt, die zu dem bekannten Transistor nach Fig. 1 gehören. Beim Anlegen einer positiven oder negativen
Spannung plus V* oder minus V für eine bestimmte Zeit, deren Dauer aus der Abszisse abgelesen werden, ändert
sich der Schwellwertpegel V.. zwischen bestimmten positiven und bestimmten negativen Werten, wie aus der Ordinate
entnommen werden kann. Wie bereits erläutert, entstehen dadurch unerwünschte Effekte im Transistor. Die beiden
durchgezogenen Kennlinien in Fig. 4 gehören zu den in
Fig. 2 und 3 dargestellten nach der Erfindung aufgebauten Transistoren. Sie repräsentieren die Schwellwertspannung
über eine bestimmte Impulsdauer. Aus diesen beiden Kenn-
werdent
linien kann entnommefftf aaTo infolge der dicken Abschnitte in der Siliciumoxidschicht der maximale Wert der Schwellwertspannung begrenzt ist auf eine bestimmte negative Spannung. Dies ist daraus zurückzuführen, daß in den 'dicken Abschnitten der Siliciumoxidschicht keine Datenspeicherung stattfindet. Somit ist es notwendig, daß eine bestimmte negative Spannung an die Aluminiumschicht angelegt wird, um einen leitenden Kanal unterhalb der dicken. Abschnitte zu erzeugen. Da jedoch die dünnen Abschnitte für die Speichereigenschaft und für die Speichercharakteristik des Transistors verantwortlich sind, kann der Schwellwertpegel, der für die Erzeugung des Kanals zwischen der Drain- und Source-Elektrode verantwortlich ist, bzw. durch den dieser definiert wird, verändert werden. Der Schwellwertpegel in den Transistoren gemäß Fig. 2 und 3 kann somit zwischen einer geringen negativen Spannung und einer hohen negativen Spannung verwendet werden. Die Lesespannung, die an den Transistor angelegt werden kann, muß somit zwischen diesen beiden Werten liegen.
linien kann entnommefftf aaTo infolge der dicken Abschnitte in der Siliciumoxidschicht der maximale Wert der Schwellwertspannung begrenzt ist auf eine bestimmte negative Spannung. Dies ist daraus zurückzuführen, daß in den 'dicken Abschnitten der Siliciumoxidschicht keine Datenspeicherung stattfindet. Somit ist es notwendig, daß eine bestimmte negative Spannung an die Aluminiumschicht angelegt wird, um einen leitenden Kanal unterhalb der dicken. Abschnitte zu erzeugen. Da jedoch die dünnen Abschnitte für die Speichereigenschaft und für die Speichercharakteristik des Transistors verantwortlich sind, kann der Schwellwertpegel, der für die Erzeugung des Kanals zwischen der Drain- und Source-Elektrode verantwortlich ist, bzw. durch den dieser definiert wird, verändert werden. Der Schwellwertpegel in den Transistoren gemäß Fig. 2 und 3 kann somit zwischen einer geringen negativen Spannung und einer hohen negativen Spannung verwendet werden. Die Lesespannung, die an den Transistor angelegt werden kann, muß somit zwischen diesen beiden Werten liegen.
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Somit wird nur eine einzige Spannungsquelle benötigt, und es
ist nicht notwendig, durch verschiedene Techniken die Werte zu begrenzen.
Es wurde im vorangehend beschriebenen Beispiel angenommen, daß ein Transistor mit einem P Kanal verwendet wird.
Es kann selbstverständlich auch ein Transistor mit einem N Kanal gemäß der Erfindung aufgebaut werden, wobei alle
zur Anwendung kommenden Spannungen bezüglich ihrer Polarität umgekehrt werden müssen. Obwohl in den hier beschriebenen
Beispielen MMOS-Transistoren beschrieben wurden, können
auch andere Transistorarten gemäß der Erfindung aufgebaut werden, in denen zwei Isolationsschichten verwendet
werden, wobei eine Isolationsschicht gute Ladungsspeichereigenschaften besitzen muß, wie sie z,B. Siliciumnitridschichten
aufweisen. Die andere Schicht sollte keine guten Ladungspeichereigenschaften aufweisen, wie es beispielsweise
bei Silici'iffioxidschichten der Fall ist. So kann z„B„ die
Siliciumnitridschicht durch eine Aluminiumoxidschicht ersetzt werden. Anstelle von Silicium können ebenfalls
andere Halbleitermaterialien zur Anwendung kommen.
BA0 25.11.1971
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Claims (2)
- Patentansprüche:\.J Feldeffektspeichertransistor mit isolierter Gate-Elektrode aus einem Halbleitersubstrat, das aus einem ersten Leitfähigkeitstyp besteht und in dem zwei Bereiche aus einer zweiten Leitfähigkeit vorgesehen sind, die als Spurce-Elektrode und als Drain-Elektrode wirken, wobei auf dem-Halbleitersubstrat eine erste Isolationsschicht angeordnet ist, die sich von der Source-Elektrode bis zur Drain-Elektrode erstreckt und auf der ersten Isolationsschicht eine zweite Isolationsschicht angeordnet ist, dadurch gekennzeichnet, daß die erste Isolationsschicht (16) einen ersten Abschnitt (40) mit einer ersten Dicke und einen zweiten Abschnitt (38) mit einer zweiten Dicke aufweist und daß der zweite Abschnitt (38) zumindest teilweise die Drain-Elektrode (34) überdeckt und daß der zweite Abschnitt (38) dicker ist als der erste Abschnitt (40).
- 2. Feldeffektspeichertransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke des ersten Abschnitts (40) eine Dicke zwischen 15 8 und 16 8 aufweist.3. Feldeffektspeichertransistor nach Anspruch 2 , dadurch gekennzeichnet, daß der erste Abschnitt (40) 30 8 dick ist.4. Feldeffektspeichertransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der zweite Abschnitt (38) eine Dicke zwischen 200 8 und 1 000 8 besitzt.5. Feldeffektspeichertransistor nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke des zweiten Abschnitts (38) 4 0OO 8 beträgt.6. Feldeffektspeichertransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die25.11.1971 209824/0968Dicke der zweiten Schicht (44) zwischen 400 A* und 1 000 8 liegt.7. Feldeffektspeichertransistor nach Anspruch 6, dadurch gekennzeichnet, daß die Dicke der zweiten Isolationsschicht (44) 450 8 beträgt.8/ Feldeffektspeichertransistor nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß das Substrat (32, 52) aus Silicium, die erste Isolationsschicht (36, 56) aus Siliciumoxid und die zweite Isolationsschicht (42, 64) aus Siliciumnitrid besteht,9. Feldeffektspeichertransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Isolationsschicht in (56) einen dritten Abschnitt (60) aufweist, der die gleiche Dicke wie der zweite Abschnitt (56) besitzt und zumindest einen Teil der Source-Elektrode (55) bedeckt.1Ϊ.1072 0 9 8 2 A /0968L e e r s e i t. e
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2421583A1 (de) * | 1973-05-04 | 1974-11-21 | Commissariat Energie Atomique | Verfahren und anordnung zur speicherung, integration und multiplikation von analogsignalen |
| DE2445079A1 (de) * | 1974-09-20 | 1976-04-01 | Siemens Ag | Fet mit floatendem, isoliertem gate |
| DE2711895A1 (de) * | 1976-03-26 | 1977-10-06 | Hughes Aircraft Co | Feldeffekttransistor mit zwei gateelektroden und verfahren zu dessen herstellung |
| DE2638730A1 (de) * | 1974-09-20 | 1978-03-02 | Siemens Ag | N-kanal-speicher-fet |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5145438B1 (de) * | 1971-06-25 | 1976-12-03 | ||
| JPS5329075B2 (de) * | 1972-02-12 | 1978-08-18 | ||
| GB1363190A (en) * | 1972-05-31 | 1974-08-14 | Plessey Co Ltd | Semiconductor memory device |
| US3845327A (en) * | 1972-08-16 | 1974-10-29 | Westinghouse Electric Corp | Counter with memory utilizing mnos memory elements |
| US3877055A (en) * | 1972-11-13 | 1975-04-08 | Motorola Inc | Semiconductor memory device |
| US3911464A (en) * | 1973-05-29 | 1975-10-07 | Ibm | Nonvolatile semiconductor memory |
| US3947863A (en) * | 1973-06-29 | 1976-03-30 | Motorola Inc. | Charge coupled device with electrically settable shift direction |
| JPS5024084A (de) * | 1973-07-05 | 1975-03-14 | ||
| GB1540450A (en) * | 1975-10-29 | 1979-02-14 | Intel Corp | Self-aligning double polycrystalline silicon etching process |
| US4057821A (en) * | 1975-11-20 | 1977-11-08 | Nitron Corporation/Mcdonnell-Douglas Corporation | Non-volatile semiconductor memory device |
| US4096509A (en) * | 1976-07-22 | 1978-06-20 | The United States Of America As Represented By The Secretary Of The Air Force | MNOS memory transistor having a redeposited silicon nitride gate dielectric |
| US5168075A (en) * | 1976-09-13 | 1992-12-01 | Texas Instruments Incorporated | Random access memory cell with implanted capacitor region |
| US5434438A (en) * | 1976-09-13 | 1995-07-18 | Texas Instruments Inc. | Random access memory cell with a capacitor |
| US4098924A (en) * | 1976-10-19 | 1978-07-04 | Westinghouse Electric Corp. | Gate fabrication method for mnos memory devices |
| DE2723738C2 (de) * | 1977-05-26 | 1984-11-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Halbleiterspeicherzelle für das nichtflüchtige Speichern elektrischer Ladung und Verfahren zu deren Programmierung |
| US4151538A (en) * | 1978-01-30 | 1979-04-24 | Rca Corp. | Nonvolatile semiconductive memory device and method of its manufacture |
| US4307411A (en) * | 1978-01-30 | 1981-12-22 | Rca Corporation | Nonvolatile semiconductor memory device and method of its manufacture |
| US4236167A (en) * | 1978-02-06 | 1980-11-25 | Rca Corporation | Stepped oxide, high voltage MOS transistor with near intrinsic channel regions of different doping levels |
| US4198252A (en) * | 1978-04-06 | 1980-04-15 | Rca Corporation | MNOS memory device |
| US4268328A (en) * | 1978-04-21 | 1981-05-19 | Mcdonnell Douglas Corporation | Stripped nitride MOS/MNOS process |
| US4611308A (en) * | 1978-06-29 | 1986-09-09 | Westinghouse Electric Corp. | Drain triggered N-channel non-volatile memory |
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| US4318216A (en) * | 1978-11-13 | 1982-03-09 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| US4353083A (en) * | 1978-11-27 | 1982-10-05 | Ncr Corporation | Low voltage nonvolatile memory device |
| WO1980001122A1 (en) * | 1978-11-27 | 1980-05-29 | Ncr Co | Semiconductor memory device |
| US4250206A (en) * | 1978-12-11 | 1981-02-10 | Texas Instruments Incorporated | Method of making non-volatile semiconductor memory elements |
| JPS56501028A (de) * | 1979-08-13 | 1981-07-23 | ||
| US4558344A (en) * | 1982-01-29 | 1985-12-10 | Seeq Technology, Inc. | Electrically-programmable and electrically-erasable MOS memory device |
| US4455742A (en) * | 1982-06-07 | 1984-06-26 | Westinghouse Electric Corp. | Method of making self-aligned memory MNOS-transistor |
| US5120672A (en) * | 1989-02-22 | 1992-06-09 | Texas Instruments Incorporated | Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region |
| US5057885A (en) * | 1989-07-28 | 1991-10-15 | Casio Computer Co., Ltd. | Memory cell system with first and second gates |
| US5215934A (en) * | 1989-12-21 | 1993-06-01 | Tzeng Jyh Cherng J | Process for reducing program disturbance in eeprom arrays |
| US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
| US5844271A (en) * | 1995-08-21 | 1998-12-01 | Cypress Semiconductor Corp. | Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate |
| US5741737A (en) * | 1996-06-27 | 1998-04-21 | Cypress Semiconductor Corporation | MOS transistor with ramped gate oxide thickness and method for making same |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| US6124171A (en) * | 1998-09-24 | 2000-09-26 | Intel Corporation | Method of forming gate oxide having dual thickness by oxidation process |
| US6225669B1 (en) * | 1998-09-30 | 2001-05-01 | Advanced Micro Devices, Inc. | Non-uniform gate/dielectric field effect transistor |
| US6740944B1 (en) * | 2001-07-05 | 2004-05-25 | Altera Corporation | Dual-oxide transistors for the improvement of reliability and off-state leakage |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| KR101144218B1 (ko) * | 2004-05-06 | 2012-05-10 | 싸이던스 코포레이션 | 분리 채널 안티퓨즈 어레이 구조 |
| US10276679B2 (en) * | 2017-05-30 | 2019-04-30 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
-
1970
- 1970-12-03 US US00094861A patent/US3719866A/en not_active Expired - Lifetime
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1971
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2421583A1 (de) * | 1973-05-04 | 1974-11-21 | Commissariat Energie Atomique | Verfahren und anordnung zur speicherung, integration und multiplikation von analogsignalen |
| DE2445079A1 (de) * | 1974-09-20 | 1976-04-01 | Siemens Ag | Fet mit floatendem, isoliertem gate |
| DE2638730A1 (de) * | 1974-09-20 | 1978-03-02 | Siemens Ag | N-kanal-speicher-fet |
| DE2711895A1 (de) * | 1976-03-26 | 1977-10-06 | Hughes Aircraft Co | Feldeffekttransistor mit zwei gateelektroden und verfahren zu dessen herstellung |
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