DE2448212C2 - Asynchrone Sammelleitung zur Kommunikation mit selbstbestimmter Priorität zwischen Mutterrechnergeräten und Tochterrechnergeräten - Google Patents

Description

a) eine Zugangsentscheidungs-Logikschaltung (Fi g.2) in jedem Mutterrrechnergerät (Mi, M2, Mn), die einen Zugriff des jeweiligen Mutterrechnergertis auf die Sammelleitung gemäß der zugeordneten Priorität selbsttätig festlegt, wobei alle Zugangsentscheidungs-Logikschaltungen gleich aufgebaut sind, und

b) Schaltungseinheiten (51, 52, 53) in jeder Zugangsentscheidungs-Logikschaltung (Fig.2), die oit den Steuersignalleitungen (42,43,44) verbunden sind, um den Zugriff auf die Sammelleitung in der Reihenfolgeder Priorität zu beschränken und die Verfügbarkeit der Sammelleitung an alle Mutterrechnergeräte (M i, MX Mn)zu meiden.

2. Sammelleitung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Steuersignalleitung (44) in jedem Mutterrechnergerät (MX, M2, Mn) eine einzige Torschaltung (63) enthält, so daß die Signalverzögerung auf eine Torschaltzeit pro Mutterrechnergerät begrenzt wird.

Die Erfindung bezieht sich auf eine asynchrone Sammelleitung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine solche asynchrone Sammelleitung ist aus pdp 11 peripherals and interfacing handbook, digital equipment Corporation, 1971, S. 175 bis 199,201,202 und 215 bis 232 bekannt. Die Sammelleitung umfaßt einen Datenkanal mit 16 parallelen Datenleit'-inger:. einen Adreßkanal mit 20 prallelen Adreßleitungen und zusätzliche Steuerleitungen. Ein zentraler Teil einer digitalen Logikschaltung wird dazu verwendet, alle von den verschiedenen Mutterrechnergeräten in das System eingegebenen Anfragen, betreffend den Zugang zur Sammelleitung, die Übertragung von Adressen oder von Dateninformationen, zu verfolgen. Bei dem System, in dem die bekannte Sammelleitung Anwendung findet, erfolgt der Verbindungsaufbau zwischen zwei an die Sammelleitung angeschlossenen Geräten unter Zuhilfenahme einer zentralen Steuereinheit. Die Prioritätsstre!«tur ist dabei so ausgebildet, daß die von den an die Sammelleitung angeschlossenen Geräten abgegebenen Anforderungswünsche nach einem Zugang zur Sammelleitung jeweils vom Prozessor gewährt werden. Dies heißt aber nichts anderes, als daß die für den Verbindungsaufbau zuständige Steuereinheit ein Teil des Prozessors ist Somit ist eine zentralisierte Sammelleitungssteuerung vorhanden. Ohne Mitwirkung der zentralen Steuereinheit kann somit kein Gerät Zugang zur Sammelleitung erhalten. Es muß daher beim Verbindungsaufbau stets ein Signalaustausch zwischen dem den Zugang zur Sammelleitung wünschenden Gerät und der zentralen Steuereinheit stattfinden, der eine nicht unerhebliche Zeit in Anspruch nimmt.

Der Erfindung liegt die Aufgabe zugrunde, den Aufbau einer Verbindung zwischen an die Sammelleitung angeschlossenen Geräten wesentlich zu beschleunigen.

Die Lösung dieser Aufgabe erfolgt mit den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen, so Die erfindungsgemäß vorgesehene Zugangsentscheidungs-Logikschaltung in jedem Mutterrechnergerät wikkelt über die drei Steuersignalleitungen alle Vorgänge ab, die erforderlich sind, um eine gewünschte Verbindung zwischen einem Mutterrechnergerät und einem Tochterrechnergerät herzustellen. Beim Verbindungsaufbau ist es daher nicht erforderlich, mit einer zentralen Steuereinheit in Verbindung zu treten, so daß hierfür keine besonderen Signalübertragungszeiten vorgesehen werden müssen.
Eine vorteilhafte Ausgestaltung der Erfindung ist im Patentanspruch 2 gekennzeichnet.

Die Erfindung ist im folgenden anhand eines Ausführungsbeispiels und in Verbindung mit der Zeichnung näher beschrieben. Es zeigt

Fig. 1 ein Blockdiagramm mehrerer Mutterrechnergeräte und Tochterrechnergeräte, welche über eine gemeinsame Sammelleitung miteinander verbunden sind,

Fig.2 eine detaillierte Darstellung einer Zugangsentscheidungs-Logikschaltung, wie sie in jedem der verschiedenen Mutterrechnergeräte enthalten ist, welche über eine gemeinsame Sammelleitung miteinader in Verbindung treten sollen,

F i g. 3 ein Zeitlagendiagramm für einen Speicherschreibvorgang,
F i g. 4 ein Zeitlagendiagramm für einen Speicherlesevorgang,

F i g. 5 ein Flußdiagramm, welches den Betrieb der in F i g. 2 gezeigten Logikschaltung darstellt, und
F i g. 6 ein typisches Tochterrechnergerät.

Die Fig. 1 zeigt ein typisches System, bei welchem Mutterrechnergeräte Ml, M 2,... Mn an eine Sammelleitung 10 angeschlossen sind und mit Tochterrechnergeräten Sl, SI, ... Sm in Verbindung treten sollen, die

ebenfalls an die Sammelleitung 10 angeschlossen sind Beim Betrieb eines solchen Systems kann jeweils lediglich ein Mutterrechnergerät die Sammelleitung 10 gleichzeitig benutzen, und deshalb muß eine Form der Entscheidung zwischen Abfragen hergestellt werden. Die Erfindung ist auf ein neues und verteiltes Verfahren ui.d System gerichtet, welche die Selbstbestimmung der Verbindung zwischen Mutterrechnergeräten und Tochterrechnergeräten über eine einzige Sammelleitung 10 ermöglichen.

Die F i g. 2 zeigt eine Ausführungsform des Systems, bei welcher ein Datenkanal 20 und ein Adreßkanal 21 mit Mutterrechnergeräten AfI und M2 verbunden sind. Sie sind ferner mit anderen Mutterrechnergeräten und Tochterrechnergeräten verbunden, wie es in F i g. 1 dargestellt ist

Bei dieser Ausführungsform soll der Datenkanal 20 16 parallele Leitungen umfassen, weiche alle mit jedem Mutterrechnergerät M1, Af 2, ...Mn und mit jedem Tochterrechnergerät S1, 52,... Sm verbunden sind. Der Adreßkanal 21 umfaßt 20 parallele Leitungen, welche sämtlich mit allen Mutterrechnergeräten und mit allen Tochterrechnergeräten verbunden sind. Zusätzlich zu den Kanälen 20 und 21 sind 11 weitere Leitungen 22 für den Betrieb des Systems vorgesehen. Der Datenkanal 20, der Adreßkanal 21 und die Steuerleitungen 22 bilden die Sammelleitung 10 der F i g. 1.

Im allgemeinen Fall enthält ein Mutterrechnergerät, z.B. das Mutterrechnergerät Mi, ein Leitwerk 30, is welches eine Zentraleinheit in einem digitalen Mehrzweckrechner oder ein peripheres Gerät sein kann. Das Leitwerk 30 ist über Leitungen 31—34 mit einem Datenzugriffsschaltwerk 35 verbunden. Der Datenkanal 20 und der Adreßkanal 21 sind über die Datenzugriffsschaltung 35 mit dem Muttergrät M1 verbundeil. An das Leitwerk 30 ist ein Taktgeber 36 angeschlossen.

Das in Fig.2 gezeigte Zugangsentscheidungs-Logikschaltung £rbeitet hauptsachlich in Abhängigkeit von Signalen, welche auf den Steuersignalleitungen 41—44 übertragen werden. Bei Bezeichnung .:>;ser Signale wird das Komplement jeweils durch ein mnemonisches Zeichen angedeutet, dem ein Strich (—) nachbestellt ist Die Steuersignalleitung 41 ist eine Anschlußleitung, weiche von einem Tochterrechnergerät zu einem Mutterrechnergerät ein Signal überträgt, welches die Beendigung der Datenübertragung anzeigt, insbesondere ein Signal TLTM-. welches das Komplement des Signals TLTMist.

Die Steuersignalleitung 42 bildet einen Kanal zur Übertragung eines Signals, welches anzeigt, daß die Sammelleitung für ein Mutterrechnergerät zur Verfugung steht Dieses Signal TLA V wird über die Leitung 42 von einem Mutterrechnergerät zum anderen Mutterrechnergerät übertragen.

Eine Steuersignalleitung 43 überträgt ein Signal, welches anzeigt, daß die Freigabe des Zugriffs bestätigt worden ist Dieses Signal TLAK- wird von Mutterrechnergerät zu Mutterrechnergerät übertragen.

Eine Steuersignalleitung 44 überträgt von Mutterrechnergerät zu Mutterrechnergerät ein Signal TLAC, welches anzeigt, daß der Zugriff gewährt worden ist

' Es wird darauf hingewiesen, daß das Signal TLAG bei dem Mutterrechnergerät mit der höchsten Priorität

nicht von einer Quelle kommt. Für dieses Mutterrechnergerät ist das Signal TLAG wegen eines Anhebewider- !* Standes 44C, welcher an Vcc liegt, stets wahr.

Der Zugangsentscheidungsbetrieb umfaßt die folgenden vier verschiedenen Zustände: (a) Leerlauf; (b) Zugriffsanfrage; (c) Bestätigung und (d) Zugriff.

ι Das System arbeitet in Verbindung mit und durch Betätigung einer logischen Schaltung, welche die drei

Flipflops 51,52 und 53 enthält Im Leerlaufzustand sind alle drei Flipflops 51 —53 zurückgesetzt. Im Zustand der Zugriffyanfrage ist das Flipflop 51 gesetzt. Im Zustand der Bestätigung ist das Flipflop 52 gesetzt. Im Zugriffszustand ist das Flipflop 53 gesetzt

Das System enthält eine Leitung 50, welche mit dem Vurwahlanschluß des Flipflops 51 verbunden ist Das

Leitwerk 30 erzeugt ein Zugriffsanfragesignal SDAR- auf der Leitung 50, welches den Zugriffsbetrieb initiiert.

* Der Ausgangsanschluß Q— des Flipflops 51 ist über einen Inverter 61 mit Eingängen einer AND-Schaltung 62

verbunden. Der andere Eingang der AN D-Schaltung 62 ist mit der Steuersignalleitung 44 verbunden.

Der ^sgang Q— des Flipflops 51 ist außerdem mit einem Eingang einer AND-Schaltung 63 verbunden. Der Ausgang der AND-Schaltung 63 ist mit einer Leitung 44a verbunden, weiche mit der Sammelleitung zu dem nächsten Mutterrechnergerät M2 führt. Eine Leitung 446 führt zum Mutterrechnergerät M2. Der Ausgang der AND-Schaltung 62 ist über einen Inverter 64 mit einer NAND-Schaltung 65 verbunden. Der Ausgang der AND-Schaltung 62 bt.außerdem über eine Leitung 66 mit einem Eingang einer NAND-Schallung 67 verbunden. Die Steuersignalleitung 43 ist über einen invertierenden Emfänger 69 und einen Inverter 69a mit einem Eingang der NAND-Schaltung 67 verbunden. Der Ausgang einer NAND-Schaltung 67 ist über einen Inverter 67a mit dem Steuertakteingang des Flipflops 52 verbunden.

Der Ausgange?— des Flipflops 52 ist mit einem Eingang ei.ierNOR-Schaltung 70 und mit einem Eingang der AND-Schaltur;g 63 verbunden. Der dritte Eingang der AND-Schaltung 63 ist mit der Steuersignalleitung 44 verbunden.

Der Ausgang Q des Flipflops 52 ist über einen invertierenden Treiber 71 mit der Steuersignalleitung 43

verbunden. Der zweite Eingang einer NOR-Schaltung 70 ist über einen invertierenden Empfänger 72 mit der Steuersignalleitung 42 verbunden. Der Ausgang der NOR-Schaltung "0 ist mit dem Steuertakteingang des Flipflops 53 verbunden.

_Vi Der Ausgangsanschluß Q des Flipflops 53 ist mit einem Eingang einer NOR-Schaltung 74 und über einen

© invertierenden Treiber 73 mit der Steuersignalleitung 42 verbunden. Der Ausgang der NOR'Schaltung 74 ist mit

p einem Eingang einer AND-Schaltung 75 verbunden, deren Ausgang mit dem Rückstellanschluß des FlipflopsSl

[!>' verbunden ist Der zweite Eingang der NOR-Schaltung 74 wird von dem Ausgangsanschluß Q des Flipflops 52

(,'; gespeist Der Rückstelleingang des Flipflops 52 empfängt Impulse von ein-;r AND-Schaltung 76, deren einer

ff; Eingang über einen Inverter 77 mit dem Ausgangsaiischluß Q des Flipflops 53 verbunden ist. Der Rückstellein-

|iji gang des Flipflops 53 empfängt Signale von einer AND-Schaltung 78. Je ein Rücksteileingang der Schaltungen

!;: 75,76 und 78 empfängt Impulse über eine Leitung 79, welche eine Leistungsrückstelleitung der Steuerleitüngen

22 ist. Der Null-Zustand auf der Leitung 79 zwingt die gesamte Einheit zum Leerlauf, unabhängig davon, an welcher Stelle ihres Programms sie sich gerade befinden mag.

Das Signal des Ausgangs Q des Flipflops S3 erscheint auf der Leitung 80. welche eine Gerätezugriffsleitung bildet, die zum Leitwerk 30 führt. Der Ausgang des Inverters 77 ist außerdem mit dem Eingang einer NOR-Schaltung 81 und mit einem Eingang einer NOR-Schaltung 82 verbunden. Der zweite Eingang der NOR-Schaltung 82 wird Ober einen invertierenden Empfänger 83 von einer Leitung 41 versorgt.

Die mil dem Ausgang der NOR-Schaltung 82 verbundene logische Schaltung dient zur Freigabe der Sammelleitung 10 für den Fall, daß ein bestimmtes Mutterrechnergerät den Zugriff /u der Sammelleitung 10 erhalten hat, diese jedoch nicht benutzt. Diese Schaltung dient zur Erzeugung eines Taktsteuerfehlersignats auf einer ίο Ausgangsleitung 83, welche zu dem Leitwerk 30 führt. Insbesondere signalisiert die Steuersignalleitung 41 die Tätigkeit der Kommunikationssammelleitung. Bei Abwesenheit eines solchen Signals wird der Zustand 1 über die Leitung 84 dem Eingang einer Zeitsteuerschaltung zugeführt, welche einen Inverter 85, eine NAND-Schal- ■'.,

tung 86, eine RC-Verzögerungsschaltung und eine NAND-Schaltung 90 umfaßt. Der Ausgang der NAND-Schaltung 90 ist mit einer Leitung 83 verbunden, welche außerdem mit dem Vorwahlanschluß des Flipflops 91 '

verbunden ist. Der Rückstellanschluß des Flipflops 91 wird über eine RC-Verzögerungsschaltung 92 versorgt.

Der Ausgangsanschluß <?— des Flipflops 91 ist mit dem zweiten Eingang der A ND-Schaltung 78 verbunden. Das '

Zeichen des Ausgangs der NOR-Schaltung 82 wird über die Leitung 84 zusammen mit dem Ausgangszeichen der RC-Verzögerungsschaltung 87 den Eingängen der NAND-Schaltung 90 zugeführt.

Der EiiigangsanschlüS Ddcs Füpflops 9i wird vor·, dem Leitwerk 30 über eine Leitung 93 versorgt.
Der Steuertaktanschluß des Flipflops 91 wird von dem Taktgeber 36 über eine Leitung 94 versorgt.

Der Aufbau und die Verbindungen zwischen den Datenkanälen 20. den Adreßkanälen 21, dem Datenzugriffsschaltwerk 35, dem Leitwerk 30 und dem Taktgeber 36 entsprechen im allgemeinen denen der üblichen Mehrzweckrechenanlagen. Deshalb werden Einzelheiten des Leitwerks 30, des Da'enzugriffsschaltwerks 35 und des Taktgebers 36 nicht weiter beschrieben.

Bei der Reihenschaltung der Steuersignalleitung 44 zu der AND-Schaltung 63 und über diese zu der Leitung 44a in dem Mutterrechnergerät M1 und von dort zum Mutterrechnergerät M 2 hat das Mutterrechnergerät M1 eine höhere Priorität als das Mutterrechnergerät M 2. Irgendwelche anderen Vtutterrechnergeräte, welche eine höhere Priorität, als das Mutterrechnergerät M 1 haben, wür ien vor dem Mutterrechnergerät M1 in die Leitung 44 eingeschaltet sein.

Das oben beschriebene Ausführungsbeispiel bildet ein System, welches im folgenden TILINE-Sammelleitung genannt wird. Die TILlN Ε-Sammelleitung ist eine schnelle 16-Bit-Datenübertragungsleitung, welche den Adreßleitungen und den Steuerleitungen und einem Satz der Mutterlogikschaltung zugeordnet ist. Sie kann dazu dienen. Daten zwischen schnellen Systemelementen zu übertragen, z. B. zwischen einem zentralen Rechner, einem Speicher und schnellen peripheren Geräten wie einer Plattendatei oder einer Magnetbandeinheit. Die TILINE-Sammelleitung dient außerdem als Verbindung von einer Rechenanlage zur anderen Rechenanlage und kann somit das Rückgrat eines Systems bilden, welche aus mehreren Rechenanlagen besteht.

Die TILINE-Sammelleitung arbeitet asynchron. Die Geschwindigkeit der Datenübertragung über diese TILINE-Sammelleitung wird durch den Abstand und die Geschwindigkeit der Geräte bestimmt, mit welchen sie gekoppelt ist. Folglich kann die Arbeitsweise des Systems durch geeignete Wahl der Elemente auf die gewünschte Anwendungsform zugeschnitten werden.

Geräte, welche mit der Tl LI N Ε-Sammelleitung verbunden sind, konkurrieren auf einer Prioritätsbasis um den Zugang. Vorzugsweise wird den schnellen peripheren Geräten die höchste Priorität und dem zentralen Rechner die niedrigste Priorität zugeordnet. Beim Betrieb tritt eine wirksame Cycle-Stealing-Wirkung ein. Die Gesamtumschaltdauer von einem Zentraleinheitszugriff zu einem anderen Gerät beträgt etwa 60 ns. Dies erlaubt eine hohe Geschwindigkeit von Geräteumschaltungen ohne Opferung eines großen Teils der gesamten Datenbandbreite.

Eine TILINE-Sammelleitung wird als einziger Weg der Datenkommunikation zwischen allen schnellen Systemelementen verwendet. Ein Steuerpult des Rechners, eine Zentraleinheit, Hauptspeicherblöcke und alle schnellen peripheren Geräte wie Plattendatei und Magnetbandeinheiten werden direkt mit der TILINE-Sammelleitung gekoppelt. Langsamer arbeitende periphere Geräte können über Kommunikationsregistereinheiten angeschlossen sein.

TILINE-Mutterrechnergeräte steuern die Datenübertragungen. TILINE-Tochterrechnergeräte erzeugen

oder empfangen Daten in Abhängigkeit von einem Mutterrechnergerät. Datenübertragungen erfolgen in jeder

Richtung immer zwischen einem Mutterrechnergerät und einem Tochterrechnergerät. Eine Zentraleinheit ist ein Beispiel eines Mutterrechnergeräts und ein Speichermodul ist ein Beispiel für ein Tochterrechnergerät Alle Tochterrechnergeräte erkennen spezifische Adressen und werden durch diese aktiviert. Ein Speichermodul wird

z. B. dann aktiviert, wenn ein Mutterrechnergerät unter einer bestimmten Adresse innerhalb der Grenzen dieses Speichermoduls eine Ablesung vornimmt Das System erlaubt lediglich einem Tochterrechnergerät, irgendeine besondere Adresse zu erkennen. Falls mehrere Speichermodulen vorgesehen sind, können Vorwahladressen die Startadresse und die Größe des Moduls anzeigen.

Im folgenden werden 47 Signalleitungen definiert, weiche die TILINE-Sammelleitung bilden. Die Signale werden entsprechend ihrer Funktion in drei Gruppen beschrieben. Die Signale, weiche der E/A-Datenübertragung zugeordnet sind, werden in einer Gruppe beschrieben. In einer zweiten Gruppe werden diejenigen Signale beschrieben, welche der Erreichung der Beherrschung der Sammelleitung zugeordnet sind. In einer dritten Gruppe werden verschiedene Signale beschrieben, welche zur Ausführung besonderer Funktionen dienen.

Inder Tabelle 1 sind alle Signale derTILINE-Sammelleitungaufgeführtzusarnmen mit einer kurzen Beschrei- ■

bung und einer logischen Konvention. Bei der beschriebenen Ausführungsform der TfLINE-Sammelleitung 10 !

werden 40 Signale ausschließlich für den E/A-Datenübertragungsbetrieb verwendet 36 Signale von diesen 40 \:

Signalen sind in zwei Teilsammelleitungsanordnungen für die Übertragung einer 20-Bit-Adresse und für die Übertragung von 16 Datenbits gruppiert, während die übrigen vier Signale hauptsächlich zur Steuerung des tatsächlichen Übertragungsbetriebes verwendet werden. Alle in Tabelle 1 definierten Signale werden zwischen einem Tl LI N R-Mutterrechnergerät und einem Tl LI N E-Tochterrechnergeräl gesendet und empfangen.

Tabelle I

Signal

TLGO-TLTM- TLADROO TLADROi TLADR 02 TLA DR 03 TLA DR 04 TLA DR 05 TLADR 06 TLADR 07 TLADR 08 TLADR 09 TLADR 10 TLADRU TLADR 12 TLADR 13 TLADR 14 TLADR 15 TLADR 16 TLADR 17 TLADR 18 TLADR 19 TLO4 700 TLDATOi TLDAT02 TLDAT03 7Y.D/4T04

710/4TOb-TLDAT 07-TLDATOi- TLDAT 09-TLDATiO-TLDATU-TLDAT12-ΓΖ.Ο47Ί3-

ΓΖ.Ο4 Γ15-TLMER- TLREAD TLAG

TLAK- TLAV

TLPRES- TLPFWP TLIORES-

TLWAIT-GROUND

TILINE-Signale

Beschreibung

Go: Von Mutter zu Tochter, initiiert eine Datenübertragung.
Beendigung: Von Tochter zu Mutter, beendet eine Datenübertragung
höchstwertiges Bit

Adreßlcitungen: Von Mutter zu Tochter

niedrigstwertiges Bit
höchstwertiges Bit

Datenieitungcn: Von Mutier zu Tochter

niedrigstwertiges Bit
Speicherfehler: Von Tochter zu Mutter
Lesesteuerung: Von Mutter zu Tochter

TILINE-Zugriff gewährt: Von Mutter zu Mutter, etabliert Hauptpriorität
Bestätigung des gewährten Zugriffs: Von Mutter zu Mutter
TILINE-verfügbar: Von Mutter zu Mutter
Hauptrückstellung: Von Stromversorgung zu allen anderen Moduln.
Warnimpuls bei Stromausfall: Von der Stromversorgung zu allen Mutierrechnergeräten.
Eingabe/Ausgabe-Rückstellung: Von Zentraleinheit zu allen anderen Mutterrechnergeräten.

TILINE-Wartesignal: Von TILINE-Expandern und Schaltern zu allen anderen Moduln. Wird zur Auflösung eines Stockens der Kommunikation von System zu System verwendet.
Masse für Signal und Stromversorgung.

40

50

Im Betrieb erzeugt das Leitwerk 30, wenn es Zugang zu der Sammelleitung 10 begehrt, ein Signal SDAR-, weiches dem Vorwahleingang des Flipflops 51 zugeführt wird. Das Leitwerk 30 erzeugt also das Signal SDAR-, wenn ein Speicherzyklus durchgeführt werden soll. Beim Erscheinen des logischen Zustands SDA R— wird das Flipflop 51 betätigt, so daß an seinem Ausgang Q— ein Signal erscheint, welches der AND-Schaltung 63 zugeführt wird. Dies tritt ein, wenn das Signal von der AND-Schaltung 75 einen hohen Signalwert hat. Falls jedoch die Logik bereits in einer vorhergehenden Anforderung verwickelt ist wird das Ausgangssigna! der AND-Schaltung 75 einen niedrigen Signalwert haben und die Anforderung des Leitwerks 30 wird dann automatisch so lange verschoben, bis die Logik die zuvor begonnene Operation beendet hat Der Ausgang Q— des

65

Flipflops 51 ist außerdem über einen Inverter 61 mit einer AND-Schaltung 62 verbunden. Das Signal TLAG wird außerdem der AND-Schaltung 62 zugeführt. Der Ausgang der AND-Schaltung 62 wird dann mit einer Zeitsteuerschaltung verbunden, welche einen Inverter 64, eine NAND-Schaltung65, eine NAND-Schaltung 67 und eine Verzögerungsschaltung 68 umfaßt. Das verzögerte Signal, welches vom Ausgang der NAND-Schaltung 67 über

den Inverter 67a dem zweiten Flipflop 52 zugeführt wird, hat eine Dauer von 200 ns. Es wird darauf hingewiesen, daß das Signal TLAK- über einen invertierenden Empfänger 69 und einen Inverter 69a der NAND-Schaltung 67 zugeführt wird. Falls das Signal TLAK- nach Beendigung der Verzögerung von 200 ns einen hohen Signalwerf annimmt, wird das Flipflop 52 gesetzt. Wenn das Flipflop 52 gesetzt ist, erscheint am Ausgang Q ein hoher Signttfwert und am Ausgang Q— ein niedriger Signalwert. Das Signal am Ausgang Q— wird zusammen

!0 mit dem Signal des Ausgangs Q— des Flipflops 51 und dem Signal TLAG auf der Steuersignalleitung 44 der AND-Schaltung 63 zugeführt. Die unmittelbare Wirkung des Setzens des Flipflops 52 ist die Löschung oder Rückstellung des DAR-Flipflops 51. Diese Rückstellung geschieht über die NOR-Schaltung 74 und die AND-Schaltung 75. Gleichzeitig wird der Ausgang Q des Flipflops 52 über die TLAK- Steuersignalleitung 43 mit dem invertierenden Treiber 71 verbunden. Dadurch geht das Signal an der Leitung in den niedrigen Zustand über, wodurch allen anderen Mutterrechnergeräten des Systems angezeigt wird, daß das Mutterrechnergerät M1 sich im Bestätigungszustand befindet. Danach hängt der Übergang von dem Bestätigungszustand zu dem Zugriffszustand von der Steuersignalleitung 42 ab, auf welcher das Signal TLA V in den hohen Zustand übergeht. Dieses Signal wird über den invertierenden Empfänger 72 der NOR-Schaltung 70 zugeführt, welche zu dem Steuertakteingang des Flipflops 53 führt. Im Zugriffszustand kann das Mutterrechnergerät M1 mit der Übertragung der

Daten über die TILINE-Sammelleitung 10 fortfahren. Am Ende des Betriebs, währenddessen unter der Steuerung des Mutterrechnergeräts M1 eine Informationsübertragung zugunsten des Leitwerks 30 stattfindet, erzeugt das Leitwerk 30 auf der Leitung 93 ein Signal DLCY, welches dem Anschluß D des Flipflops 91 zugeführt wird. Dieses Signal zeigt an, daß das Leitwerk wunschgemäß die Benutzung der TILlNE 10 beendet hat und sich in einem Zustand zur Freigabe der TILlNE 10 befindet. Beim Erscheinen des nächstfolgenden Gerätesystem-

taktimpulses DCLK- wird das Flipflop 91 eingestellt, so daß an seinem Ausgang Q— ein niedriger Signalwert erscheint. Dieser stellt das Flipflop 53 zurück, wodurch das Zugriffsschaltwerk aus dem Zugriffszustand herausgeführt wird. Wenn das Flipflop 53 zurückgestellt wird, bewirkt es die Rückstellung des Flipflops 91. Dieser Rückstellvorgang wird durch einen Zustand ausgeführt, welcher sich durch den Inverter 77, die NOR-Schaltung 81 und die Zeitschaltung 92 fortpflanzt.

Zur Gewährleistung der Vollständigkeit der TILINE-Sammelleitung überwacht die Logikschaltung der F i g. 2 die Benutzung der Sammelleitung durch ein bestimmtes Mutterrechnergerät. Dies geschieht während des Zugriffszustands durch Messung der Aktivität des Signals TLTM- der Leitung 41. Das Signal TLTM- wird in Abhängigkeit von der Aktivität der Übertragung der Daten über die Sammelleitung 10 erzeugt. Falls während einer Zeitdauer von 10 Mikrosekunden keine Aktivität festgestellt wird, wird die Logikschaltung des Systems MX automatisch in ihren Leerlaufzustand übergeführt. Dies geschieht durch Verwendung des Signals am Ausgang Q des Flipflops 53 in der NOR-Schaltung 82, zusammen mit dem Signal TLTM- und durch die darauffolgende Zuführung des Signals am Ausgang der NOR-Schaltung 82 über die Leitung 84 zu dem System, welches die Zeitschaltung 87 enthält. Am Ausgang der NAND-Sehaliung 90 erscheint das niedrige Signa! DTER-. Dieses Signal stellt das Flipflop 91 ein und liefert über die Leitung 83 an das Leitwerk 30 ein Zeitsteuerfehlersignal. Dieses zwingt die logische Schaltung in ihren Leerlaufzustand.

Die Fig.3 zeigt ein Zeitlagendiagramm der obigen Signale beim Einschreiben in den Speicher. Die Fig.4 zeigt ein Zeitlagendiagramm beim Auslesen aus dem Speicher.

Wenn ein TILINE-Mutterrechnergerät Zugang zur TILINE-Sammelleitung hat, kann es in der folgenden Weise einen Speicherschreibzyklus ausführen. Das Mutterrechnergerät gibt ein Signal TLGO— ab. Gleichzeitig

gibt es einen Schreibbefehl ab, indem es das Signal TLREAD auf den niedrigen Signalwert umschaltet Das Mutterrechnergerät erzeugt außerdem gleichzeitig ein gültiges Signal TLDAT- auf der Leitung 32 und ein gültiges 20-Bit-Signal TLADR- auf der Leitung 34.

Alle Tochterrechnergeräte, welche mit der TILINE-Sammelleitung verbunden sind, empfangen das GO-Signal TLGO—, welches vom Mutterrechnergerät übertragen wird. Die Tochterrechnergeräte decodieren die

Adresse, um festzustellen, welches Tochterrechnergerät adressiert ist. Dies geschieht im Tochterrechnergerät durch Erzeugung eines verzögerten GO-Signals (mit Hilfe einer Zeitgeberschaltung) und durch Verwendung dieses Signals zur Abtastung einer gültigen Adressendecodierung. Im Falle eines Speichermoduls erzeugen das verzögerte GO-Signal und eine gültige Adressendecodierung ein Speicherstartsignal. Das Tochterrechnergerät verzögert das GO-Signal hinreichend lange, um der längstmöglichen Adressendecodierzeit und dem ungünstig-

sten Fall einer Verzerrung oder Asymmetrie auf der TILINE-Sammelleitung Rechnung zu tragen. Wenn das Tochterrechnergerät das GO-Signal verzögert hat und die gültige Adresse decodiert hat, gibt es das Signal TL TM— ab. Gleichzeitig taktet das Tochterrechnergerät die Steuerbefehle »Schreiben der Daten« (TLDA T—), »Adresse« (TLADR-) und »Lesen/Schreiben« auf der Leitung 33 von der TILINE-Sammelleitung in das Register. Die im obigen Absatz beschriebene Aktion läuft während der Zeit (1) der F i g. 3 ab.

Wenn das TILINE-Mutterrechnergerät das abgegebene Signal »Beendigung« (TLTM-) empfängt, gibt es die Signale »GO« (TLGO-), »Lesen« (TLREAD), »Adresse« und »Schreiben der Daten« frei. Dies geschieht während der Zeit (2) der F i g. 3.

Wenn das Tochterrechnergerät das freigegebene Signal »GO« empfängt, muß es das Signal »Beendigung« freigeben. Dies ist während der Zeit (3) der F i g. 3 angezeigt.

Wenn das Mutterrechnergerät das Signal »Beendigung« empfängt, kann es einen neuen Zyklus beginnen oder die TILINE-Sammelleitung an ein anderes Mutterrechnergerät abgeben. Dies ist während der Zeit (4) der F i g. 3 angezeigt

Wenn ein Mutterrechnergerät beim Mutter-Tochter-Lesezyklus den Zugriff zu der TILINE-Sammelieitung

erhalten hat, kann es auf folgende Weise einen Speicherlesezyklus durchführen. Das Mutterrechnergerät gibt ein || Signal TLOC- ab, und außerdem ein gültiges Signal TLADR-.

;' Alle Tochterrechnergeräte empfangen das von dem Mutterrechnergerät ausgesendete Signal »GO«. Die

ΐ Tochterrechnergeräte verzögern dieses Signal »GO« und decodieren die Adresse wie für einen Schreibzyklus.

■ '; Sie verzögern dieses Signal so lange, wie es für den ungünstigsten Fall der Verzerrung auf der TILINE-Sammel-.■' leitung und für die am längsten dauernde Adreßdecodierung notwendig ist. Wenn dies geschehen isU'jnc! eine

;.■ gültige Adresse decodiert ist, beginnt das Tochterrechnergerät Lesedaten zu erzeugen. Im Fall eines Speicher-

i\ moduls bedeutet dies den Beginn eines Lesezyklus. Wenn auf der Leitung 31 der F i g, 2 der Zustand xiLesen der

k Daten« gültig ist, gibt das Tochterrechnergerät das Signal TLTM- ab. Falls ein Lesefehler während des

v. Lesezyklus festgestellt wird, wird von dem Tochtergerät das Signal TLPER— abgegeben. Dieses Signal hat ro

■'-. dieselbe Zeitlage wie die Signale TLDAT— sie haben würden. Dies geschieht während der Zeitlage (1) der

Fig. 4.

Wenn das TILINE-Mutterrechnergerät das Signal TLTM- empfängt, bewirkt es eine Verzögerung, welche dem ungünstigsten Fall der Verzerrung auf der TILINE-Sammelleitung entspricht, und gibt dann GO und die Adresse f'ei. Während das Mutterrechnergerät das Sigrtal GO freigibt, taktet es das Signal »Lesen der Daten«

■ auf der Tl LI N Ε-Sammelleitung in ein Register. Dies geschieht während der Zeitlage (2) der F i g. 4.

Wenn das Tochterrechnergerät das Signal GO empfängt, gibt es die Signale TLTM- und TLDA T— frei. Dies ist als Zeitlage (3) in F i g. 4 dargestellt.
Wenn das Mutterrechnergerät das freigegebene Signal TLTM- empfängt, kann es einen neuen Zyklus

ι beginnen oder aber die I iLiNE-Sammeiieitung fur ein anderes Mutterrechnergerät freigeben. Dies ist ais

, Zeitlage (4) in der Figur dargestellt.

; Bei Erreichung der Herrschaft über die Sammelleitung werden oie 3 Signale TLAC-, TLAK— und TLAV

ausschließlich vondenTILINE-Mutterrechnergeräten verwendet. Sie dienen dazu, das nächste TILINE-Mutterrechnergerät während des letzten E/A-Betriebs des gegenwärtigen TILINE-Mutterrechnergerätes einzuteilen.

Jedes TILINE-Mutterrechnergerät hat eine identische Logikschaltung, wie sie in Fig.2 dargestellt ist. Die F i g. 5 zeigt ein Flußdiagramm, welches den Betrieb der in F i g. 2 gezeigten Logikschaltung darstellt, welche den Zugriff steuert.

Wenn ein TILINE-Mutterrechnergerät inaktiv oder zurückgestellt ist, befindet sich seine Logikschaltung im Leerlaufzustand 100. In diesem Zustand wird ein Signal TLAG zu einem Mutterrechnergerät mit niedrigerer Priorität weitergeleitet, und die Logikschaltung überwacht ein Zugriffsanfragesignal von ihrem Leitwerk 30, wie es in dem Leerlaufteil 100 des Flußdiagramms der F i g. 5 gezeigt ist.

/ Sobald das Leitwerk ein Zugriffsanfragesignal auf einer Leitung 50 der F i g. 2 erzeugt, welches anzeigt, daß es

' den Zugriff zur TILINE-Sammelleitung begehrt, geht die Logikschaltung des Mutterrechnergeräts von dem

, Leerlaufzustand in den Zustand der Zugriffsanfrage DAR 101 der Fig.5 über. In diesem DA/?-Zustand 101

überwacht die Logikschaltung die Signale TLAC und TLAK-. Die Logikschaltung des Mutterrechnergeräts sperrt außerdem das Signal TLAC für Mutterrechnergeräte mit niedrigerer Priorität.

Das Signal TLAG muß mindestens 200 ns lang vorhanden sein. Wenn am Ende einer solchen Zeitdauer die Logikschaltung des Muaerrechnergeräts 200 ns lang sich im Zustand DAR befunden hat und wenn dann das Signal TLAK— wahr ist, geht die Logikschaltung des Mutterrechnergeräts in den Bestätigungszustand DAK-102 über.

In diesem Zustand 102 macht die Logikschaltung des Mutterrechnergerätes das Signal TLAG weiterhin für Mutterrechnergeräte mit niedrigerer Priorität unwirksam und zieht das Signal auf der Steuersignalleitung 43 auf das niedrige Niveau herab. In diesem Zustand überwacht die Logikschaltung des Mutterrechnergeräts das Signal TLAV auf der Steuersignalleitung 42. Wenn das Signal auf der Steuersignalleitung 42 wahr wird, ^eht die Logikschaltung des Mutterrechnergeräts in den Zugriffszustand 103 (DACC) über. In diesem Zustand 103 wird das Signal TLAC zu einem Mutterrechnergerät mit niedrigerer Priorität weitergeleitet, und die Logikschaltung des Mutterrechnergeräts zieht das Signal auf der Steuersignalleitung 42 auf das niedrige Niveau herunter. Im Zustand 103 hat das Mutterrechnergerät Zugriff zu der TILINE-Sammelleitung und kann Daten an ein Tochterrechnergerät übertragen. Während das Mutterrechnergerät die letzten Daten überträgt, erzeugt es ein Signal «Letzter Zyklus«, welches die Logikschaltung des Mutterrechnergeräts am Ende der Datenübertragung in den Leerlaufzustand 100 zurückführt

Zusätzlich zu den Signalen, welche den Datenübertragungen und der Beherrschung der TILINE-Sammelleitung zugeordnet sind, gibt es vier Signale mit besonderen Funktionen, nämlich die Signale TLlORES-, TLPFWP, TLPRES- und TLWAIT-.

'■ Das Signal TLfORES- wird von einem Rechner erzeugt, während er seine E/A-Rückstellanweisung ausführt,

oder in Abhängigkeit von der Betätigung eines Rückstellschalters am Steuerpult. Das Signal TLIORES— ist ein

r negativer Impuls von 250 ns Dauer auf einer Leitung mit normalerweise hohem Signalwert. Sie ist Teil der

TILINE-Sammelleitung und somit für alle Geräte verfügbar, welche an die Sammelleitung angeschlossen sind. Die Funktion dieses Signals besteht darin alle E/A-Geräte anzuhalten und zurückzustellen. Solche Geräte

' werden beim Empfang dieses Signals zurückgestellt, und jeder Speichrzyklus, welcher gerade durchlaufen wird,

,: wird normalerweise beendet. Falls zum Beispiel gerade Platten beschrieben werden, wird der Sektor, welcher

gerade abläuft, mit Daten beschrieben, deren Wert Null ist. Falls gerade ein Band beschrieben wird, wird eine Aufzeichnungsendefolge aufgezeichnet Wenn ein gerade aktives Gerät zurückgestellt wird, kann es eine ano-

": male Beendigung melden.

Das Signal TLPFWP wird von der Stromversorgung erzeugt, um anzuzeigen, daß die Energieabschaltung unmittelbar bevorsteht Dieses Signal ist ein positiver Impuls mit einer Länge von ungefähr 1,5 ms. Die Vorderes flanke dieses Impulses bewirkt, daß die Zentraleinheit auf den Energieausfallplatz springt Die Vorderflanke

^:-ΐ dieses Impulses TLPFWP hat die gleiche Wirkung auf E/A-Geräte wie eine E/A-Mutterrückstellung. Das Signal

TLPFWPmuB beendet sein, bevor das Signal TLPRESabgegeben wird.

Das Sginal TLPRES— hat normalerweise ein hohes Niveau; es geht wenigstens to ms vor dem Ausfall einer Versorgungs-Gleichspannung aufgrund einer normalen Abschaltung oder eines Ausfalls der Wechselstromversorgung in das niedrige Niveau über. Das Signal TLPRES— wird von der Energieversorgung erzeugt Dieses Signal hält während und nach dem Ausfall der Stromversorgung einen Weg mit weniger als 1 Ohm Widerstand zur Masse aufrecht. Während der Einschaltung der Wechselstromversorgung bleibt TLPRES— an Masse, bis alle Versorgungswechselspannungen stabil sind. Dieses Signal TLPRES— dient dazu, alle Leitwerke und die Zentraleinheit während des Ausfalls der Versorgungsenergie zurückzustellen und alle kritischen Leitungen zu den externen Einrichtungen, weiche von einer separaten Energiequelle versorgt werden, direkt zu sperren.

to Beispielsweise verhindert das Signal TLPRES—, daß ein Bandgerät einen Rücklaufimpuls erhält wenn eine Zentraleinheit ein- und ausgeschaltet wird.

Während der Einschaltfolge setzt das Signal TLPRES—, welches ein niedriges Niveau hat alle Logikschaltungen in ihren Leerlaufzustand zurück und löscht sämtliche Gerätezustandsinformationen. Wenn das Signal TLPRES— auf sein hohes Niveau übergeht und dadurch eine vorhandene und stabile Stromversorgung anzeigt, führt die Zentraleinheit einen Einschal tun terbrechungssprung aus.

Das Signal TLWAiT- löst gewisse Konflikte, welche bei der Kommunikation zwischen zwei Rechnern über die TILINE-Sammelleitung auftreten können. Dieses Signal hat normalerweise ein hohes Niveau und wird von bestimmten Expandern und Schaltern erzeugt

Das Signal TLWAfT- dient dazu, von alien TILINE-Muttergeräten einschließlich der Zentraleinheit die

folgenden Signale fernzuhalten:

1. TLCO-

2. TLREAD

3. TLADR-

4. TLDAT— Diese Funktion wird in den Tochtergeräten nicht gesperrt.

Diese Signale sind so lange gesperrt, wie das Signal TL WAIT— an Masse liegt Dieser Vorgang verursacht keine Zustandsänderungen in den Mutterrechnergeräten. Das Mutterrechnergerat sollte, mit Ausnahme seiner Schnittstellentreiber, nicht wissen, daß das Signal TLWAFT- vorliegt

Das Signal TL WA IT— erlaubt den Expandern und Schaltern auf der Tl LI N E eine vor allen anderen vorrangige Priorität auszuüben.

In Fig.6 ist eine Schaltungsanordnung einer Grundausführung eines einfachen Tochterrechnergerätes gezeigt

Die Datensammelleitung ist über eine Reihe von invertierenden Empfängern 110 mit den Eingängen D eines

Tochterdatenregisters 111 verbunden. Die Ausgangsanschlüsse Q sind über eine Reihe von NOR-Schaltungen 112 mit der Dstensarnmeüeitung 120 verbunden, Der Adreßkanal 21 ist über eine Reihe von invertierenden Empfängern 113 mit einer Decodereinheit 114 verbunden. Eine Ausgangsleitung 115 des Decoders ist mit einem Eingang einer AND-Schaltung 116 verbunden. Der zweite Eingang der AND-Schaltung 116 wird von der Leitung TLCO— über einen invertierenden Empfänger 117 und eine Verzögerungseinheit 118 versorgt, welcher ein Inverter 119 nachgeschaltet ist. Der Ausgang der AND-Schaltung 116 ist über eine Treiber-NAND-Schaltung 120 mit der Leitung TLTM- verbunden. Er ist außerdem über eine AND-Schaltung 121 mit dem zweiten Eingang einer jeden NAND-Schaltung der Reihe 112 verbunden. Der zweite Eingang der AND-Schaltung 121 empfängt über einen empfangenden Inverter 122 und einen Inverter 123 Signale von der Leitung TLREAD. Der Ausgang des Inverters 122 ist außerdem mit einem Eingang einer AND-Schaltung 124 verbunden, deren zweiter Eingang mit dem Ausgang der AND-Schaltung 116 verbunden ist Der Ausgang der AND-Schaltung 124 ist mit dem Taktanschluß des Datenregisters 111 verbunden.

Das dargestellte Tochterrechnergerät ist ein 16-Bit-E/A-Schnittstellenregister 111. Es wird von einem Mutterrechnergerät ais ein spezifischer Speicherplatz adressiert Wenn nach einer Verzögerung des Signals TLGO— eine gültige Adressendecodierung vorliegt, wird ein Tochter-Startsignal erzeugt. Das Signal TLGO— wird 100 ns lang verzögert. Eine Verzögerung von 50 ns trägt der Verzerrung Rechnung, und eine Verzögerung von 50 ns entspricht der Zeit zur Decodierung der Adresse. Falls das Signal TtLlNE-LESEN ein hohes Niveau hat, wodurch ein Auslesevorgang von dem Tochter-Datenregister angezeigt wird, werden die Datenlesetreiber eingeschaltet welche die Daten des Tochterregisters an die Leitungen für die Signale TLDAT- der Sammelleitung abgegeben. Sobald das Signal »Lesen der Daten« gültig ist, wird ein Becndigungssignal erzeugt. Falls das Signal »Lesen der TILINE« niedrig ist, wodurch angezeigt wird, daß ein Tochter-Datenregister beschrieben wird, wird die vordere Flanke des Tochter-Startsignals zu dem Steuertakteingang des Tochter-Datenregisters hindurchgelassen. Dies taktet das Signal TLDAT— von dem Mutterrechnergerät in das Datenregister ein. Das Beendigungssignal kann gleichzeitig abgegeben werden. Falls das Tochterrechnergerät ein Speichermodul ist, wird das Tochter-Startsignal einen Speicherzyklus auslösen, und das Beendigungssignal wird nicht vor Ende der Lesizugriffszeit (für Lesezyklen) des Speichers erzeugt. Für Speicherschreibzyklen kann das Beendigungssignal durch ein Tochter-Startsignal festgelegt werden, falls Schreibdaten, Adreßdaten und die Lese-Schreib-Steuerung in die Register eingetaktet werden. Der Speicherschreibzyklus wird beendet, während die TILINE für die Übertragung anderer Daten freigegeben wird. Die in dem Ausführungsbeispiel der F i g. 2 gezeigten Flipflops 51,52,53 und 91 sind vom Typ 74 H74.

Die RC-Schaltung 68 enthält einen Widerstand mit 320 Ohm und einen Kondensator mit einer Kapazität von 1500 pF.

Die RC-Schaltung 92 enthält einen Widerstand von 50 Ohm und einen Kondensator mit einer Kapazität von 470 pF.

8 ·

Die RC-Schaltung 87 enthält einen Widerstand von 3000 Ohm und einen Kondensator mit einer Kapazität von
0,0047 μΚ

Die Einheit führt Schaltvorgänge von einem Mutterrechnergerät zum anderen innerhalb von 60 ns aus,
während bei den bisher bekannten Systemen 400 ns erforderlich waren. Dieses Ergebnis ist auf die Tatsache
zurückzuführen, daß die Leitung 44 lediglich über eine Logikschaltung 63 mit der Leitung 44a verbunden ist. Ein 5 Signal, welches die Gewährung des Zugriffs anzeigt, kann über die Leitung 44 übertragen werden, wobei es in
jedem Mutterrechnergerät lediglich die Verzögerung durch eine Torschaltung erfährt Infolgedessen treten die
in Fig.5 gezeigten Entscheidungsverzögerungen gleichzeitig oder parallel zueinander auf, während sie bei
bekannten Systemen nacheinander auftraten.

Das beschriebene System weist den Vorteil auf, daß al!e Daten durch Wörter mit einer Länge von 16 Bit und io alle Adressen durch Wörter mit einer Länge von 20 Bit ausgedrückt werden. Aus der Beschreibung ergibt sich,
daß die Breite der Sammelleitung 10 zur Anpassung des Betriebs in Systemen mit verschiedenen Formaten
vergrößert oder verkleinert werden kann.

Hierzu 4 Blatt Zeichnungen 15

Claims (1)

Patentansprüche:

1. Asynchrone Sammelleitung zur Kommunikation mit selbstbestimmter Priorität zwischen Mutterrechnergeräten (Master Mt, M 2, Mn) und Tochterrechnergeräten (Slave Si, S 2, Sm) mit einem Mehrbit-Datenkanal (20) und einem Mehrbit-Adressenkanal (21), die beide von allen Geräten gemeinsam benutzt werden, mit einer ersten Steuersignalleitung (44) zur Übertragung eines die Gewährung eines Zugriffs zur Sammelleitung durch eines der Mutterrechnergeräte anzeigenden Steuersignals, die die Mutterrechnergeräte seriell in der Reihenfolge der zugeordneten Priorität verbindet, mit einer zweiten Steuersignalleitung (43) aur Übertragung eines die Freigabe des Zugriffs zur Sammelleitung bestätigenden Steuersignals und mit einer aritten Steuersignalleitung (42) zur Übertragung eines die Verfügbarkeit der Sammelleitung für einen Zugriff anzeigenden Steuersignals, wobei die zweite und die dritte Steuersignalleitung parallel mit allen Mutterrechnergeräten verbunden sind, gekennzeichnetdurch