DE2644441A1 - Datenverarbeitungssystem - Google Patents
DatenverarbeitungssystemInfo
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- DE2644441A1 DE2644441A1 DE19762644441 DE2644441A DE2644441A1 DE 2644441 A1 DE2644441 A1 DE 2644441A1 DE 19762644441 DE19762644441 DE 19762644441 DE 2644441 A DE2644441 A DE 2644441A DE 2644441 A1 DE2644441 A1 DE 2644441A1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/383—Operand prefetching
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6028—Prefetching based on hints or prefetch instructions
Description
SCHIFF ν. FÜNER STREHL SCHÜBEL-HÜPF EBBINGHAUS
MARIAHILFPLATZ 2 & 3, MDNCHEN 9O
POSTADRESSE: POSTFACH 95O16O, D-8OOO MÖNCHEN 95
HITACHI, LTD. 1. Oktober 1976
DA-12 285
Die Erfindung betrifft ein Datenverarbeitungssystem gemäss dem Oberbegriff des Anspruchs 1- Die Erfindung betrifft insbesondere
ein Datenverarbeitungssystem mit einem Sehnellpufferspeicher.
Um Befehlswörter schnell verarbeiten zu können, bzw. um die Ausführung
der durch Befehlswörter vorgegebenen Befehle schnell durchführen zu können, ist ein Schhellpufferspeicher (ein Pufferspeicher,
der als Schnellzugriff zu einem grossen Pufferspeicher dient und im Englischen mit bache memory bezeichnet wird) mit
kleiner Speicherkapazität in einem Datenverarbeitungssystem
vorgesehen.
Bei herkömmlichen Datenverarbeitungssystemen werden die Daten von einem Hauptspeicher in den Schnellpufferspeicher nur dann
•übertragen, wenn ein Rechenwerk Daten benötigt bzw. anfordert.
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Da der Rechenvorgang im Rechenwerk bei solchen Datenverarbeitungssystemen während der Datenübertragung nicht abläuft bzw. unterbrochen
wird, ist die Rechenkapazität des Rechenwerkes gering, bzw. dessen Rechenzeit gross.
Der Erfindung liegt daher unter anderem die Aufgabe zugrunde, ein Datenverarbeitungssystem zu schaffen, mit dem es möglich ist,
die Rechengeschwindigkeit des Rechenwerkes zu verkürzen bzw. die Rechenkapazität des Rechenwerkes zu erhöhen, das aufeinanderfolgend
Daten in zusammenhängenden Bereichen des Hauptspeichers verwendet bzw. verarbeitet, sowie ein Datenverarbeitungssystem
zu schaffen, bei dem der Schnellpufferspeicher wirkungsvoll eingesetzt und verwendet werden kann.
Diese Aufgabe wird erfindungsgemäss durch die im kennzeichnenden
Teil des Anspruchs Λ angegebenen Merkmale gelöst.
Vorteilhafte Ausgestaltungen des erfindungsgemässen Datenverarbeitungssystems
sind in den UnteranSprüchen angegeben.
Erfindungsgemäss werden also Daten, die im Hauptspeicher in zusammenhängenden Bereichen bzw. Speicherplätzen gespeichert
sind, vorher vom Hauptspeicher in den Schnellpufferspeicher übertragen, wenn ein Befehlswort festgestellt wird, bei dem das
Rechenwerk die im Hauptspeicher an zusammenhängenden Speicherplätzen gespeicherten Daten verarbeitet.
Das erfindungsgemässe System besitzt einen Hauptspeicher, einen
Pufferspeicher, ein Leitwerk bzw. eine Befehlssteuereinheit und " ein Rechenwerk. Das Datenverarbeitungssystem umfasst weiterhin
ein Register zum Speichern einer Adresse für die verschiedenen Datenübertragungen sowie eine Addierstufe, die den Inhalt des
Registers sukzessive erhöht, so dass Daten, die im Hauptspeicher an zusammenhängenden Speicherbereichen gespeichert sind, dem
Pufferspeicher übertragen werden, wenn ein Befehl festgestellt wird, bei dem das Rechenwerk die Daten verarbeitet bzw. verwendet.
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"I"
Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild mit einer schematisehen Darstellung
des erfindungsgemässen Datenverarbeitungssystems,
Fig. 2 ein Schaltbild für eine Ausführungsform des grundsätzlichen
Aufbaues eines Hauptteils des in Fig. 1 dargestellten Datenverarbeitungssystems,
Fig. 3 eine Schaltungsanordnung, die den Aufbau des in Fig. 2
dargestellten Systems in weiteren Einzelheiten wiedergibt und
Fig. 4- und 5 Flussdiagramme, die der Erläuterung der Arbeitsweise
des in den Fig. 2 und 3 dargestellten Systems dienen.
In Fig. 1 ist eine Ausführungsform eines erfindungsgemässen Datenverarbeitungssystems
mit einem Befehls-Steuerwerk bzw. Leitwerk
1, einem Schnellpufferspeicher 3i einem Hauptspeicher 4,
einer Zu- und Abgang-Steuereinheit 5 und Signalleitungen IA bis
Iß dargestellt.
Üblicherweise wird ein Befehlswort über den Schnellpufferspeicher
3 vom Hauptspeicher 4 dem Leitwerk 1 übertragen und darin decodiert.
Eine Operandenadresse wird dann vom Leitwerk 1 erzeugt. Das decodierte Befehlswort und die Operandenadresse gelangen
zum Rechenwerk 2. Vom Rechenwerk 2 wird der Operand aus dem Hauptspeicher 4- über den Schnellpufferspeicher 3 in Abhängigkeit von
der Operandenadresse ausgelesen. Weiterhin werden die Rechenoperationen des Befehls durch das Rechenwerk 2 ausgeführt. Die
Zu- und Abgang-Steuereinheit 5 dient der Fehlerverarbeitung bzw.
-überwachung.
Die genannten Funktionen entsprechen denen bei bekannten Datenverarbeitungssystemen.
Erfindungsgemäss werden die folgenden Funktionen durchgeführt. Wenn vom Leitwerk Λ festgestellt wird,
dass ein auszuführender Befehl einem Befehl entspricht, bei dem das Rechenwerk 2 nacheinander die Daten in kontinuierlich aufeinanderfolgenden
Adressen des Hauptspeichers 4- verwendet, werden ein Vorabruf-Abfragesignal und die Operandenadresse durch
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das Rechenwerk 2 dem Pufferspeicher 3 übertragen. Ein Abrufsignal
zum Auslesen des Operanden wird vom Pufferspeicher 3 an den
Hauptspeicher 4 bereitgestellt. Gleichzeitig wird die Operandenadresse
dem Hauptspeicher 4- zugeleitet. Ein Operand wird vom Hauptspeicher 4 ausgelesen und in den Pufferspeicher 3 eingegeben,
Der Operand wird dann im Pufferspeicher gespeichert. Eine der
Operandenadresse folgende Adresse wird dem Hauptspeicher 4- übertragen
und die diese Adresse entsprechenden Daten werden vom Hauptspeicher 4- ausgelesen. Diese Operationen wiederholen sich,
bis die Zahl der ausgelesenen Daten einen vorgegebenen Wert erreicht.
Kurz zusammengefasst, wird erfindungsgemäss also folgendes durchgeführt.
Wenn festgestellt wird, dass die in kontinuierlich aufeinander folgenden Adressen des Hauptspeichers 4- enthaltenen
Daten vom Rechenwerk 2 für die Rechenoperationen verwendet werden, werden diese Daten vorher vom Hauptspeicher 4- in den Pufferspeicher
3 übertragen. Daher können .die vom Rechenwerk 2 benötigten
Daten schnell aus dem Pufferspeicher 3 in das Rechenwerk
2 gelangen- Die Schaltungseinrichtungen zur Durchführung dieser Funktionen sind im Leitwerk 1 und im Schnellpufferspeicher
3 enthalten. Im Leitwerk 1 ist eine Stufe vorgesehen, die feststellt, ob - das Rechenwerk 2 die Daten verwendet oder
nicht verwendet, die in aufeinanderfolgenden Bereichen des Haupt-•speichers
gespeichert sind.Eine derartige Feststellung wird dadurch durchgeführt, dass die Art des zu verarbeitenden Befehlswortes
untersucht und geprüft wird. Eine derartige Prüfung kann durch Verwendung eines Teiles des im Rechenwerk 2 enthaltenen
Decpders durchgeführt werden. Da ein solcher Decoder dem Fachmann bekannt ist, soll er hier nicht im einzelnen dargestellt
und beschrieben werden.
Fig. 2 zeigt den Grundaufbau für eine Ausführungsform des erfindungsgemässen
Schnellpufferspeichers.
Ein Adressenregister 10 speichert zeitweilig eine vom Rechenwerk 2 kommende Operandenadresse, ein Adressenregister 20 speichert
zeitweilig die vom Register 10 kommende Operandenadresse und
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überträgt diese Adresse dem Hauptspeicher 4, eine Addierstufe 30 erhöht die Adresse des Registers 20 um eins und überträgt
die um eins erhöhte Adresse dann dem Register 20.· Ein Datenregister 40 speichert zeitweilig die vom Hauptspeicher 4 kommenden
Daten. Ein Pufferspeicher 50 besitzt mehrere Spalten, wobei jeweils
eine Spalte für die Adressen, die Daten, die Prüfbits V und die Vorabrufbits P vorgesehen ist. Ein Vorabruf-Zähler 60
zählt die Zahl der Adressen von den Daten, die vorabgerufen wurden, ein Register 70 weist Registerabschnitte 71 * 72, 73 und
auf, in denen die Adresse, die Daten, der Prüfbits V bzw. der Vorabrufbit P vom Pufferspeicherteil 50 gespeichert werden. In
einem Register 80 wird die Vorabruf-Betriebsweise gespeichert.
Darüberhinaus sind in Fig. 2 die Signalleitungen L2, IA, L8,
1/11 bis LI3, L21 bis L23, L30, L40, L5I bis L54, L60, L74 und
L80 dargestellt.
In Fig. 3 ist ein Ausführungsbeispiel für den in Fig. 2 dargestellten
Schnellpufferspeicher im einzelnen dargestellt, wobei Steuerstufen vorgesehen sind.
Eine Vergleicherstufe 61 stellt fest, ob die Inhalte der Vorabruf-Zählers
60 grosser als ein vorgegebener Wert sind oder nicht,
eine Vergleicherstufe 90 stellt fest, ob die Adresse im Registerabschnitt
71 des Registers 70 mit der Adresse im Register 10
übereinstimmt und in einem Register 95 wird ein Abrufsignal für das
Auslesen des Operanden gespeichert·. Darüberhinaus sind
in der Zeichnung eine Verzögerungsschaltung 91, ein Flip-Flop 92,
ein ODER-Glied 93 und ein UND-Glied 94 dargestellt.
Über eine Leitung L24 wird die Operandenadresse vom Rechenwerk,
über die Leitung L25 das Vorabruf-Abfragesignal vom Rechenwerk, und über eine Leitung L26 das Abrufsignal für das Auslesen des
Operanden vom Rechenwerk bereitgestellt. An den Leitungen L41 und L42 liegen die Daten bzw. ein Vergleichssignal vom Haupt- '
speicher und an den Leitungen L81 und L82 das Abrufsignal für das Auslesen bzw. die Adresse zum Hauptspeicher an.
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Die Fig. 4 und 5 zeigen Flussdiagramme, die der Erläuterung
der in Fig. 3 dargestellten Schaltung dienen. Fig. 4 zeigt die Operationen dieser Schaltung nach Abruf zum Auslesen des
Operanden.
Wie bereits zuvor erwähnt, wird durch die Art des auszuführenden Befehles festgelegt, ob die Daten in kontinuierlichem, aufeinander
folgenden Bereichen des Hauptspeichers vom Rechenwerk als
Operanden verwendet werden oder nicht. Wenn ein Befehl, bei dem das Rechenwerk die Daten in den kontinuierlich aufeinanderfolgenden
Bereichen des Hauptspeichers verwendet, vom Leitwerk festgestellt wird, gelangt ein Vorabruf-Abfragesignal und ein
Abrufsignal zum Auslesen des Operanden über die Leitungen L25 bzw. L26 vom Rechenwerk zu den Registern 80 und 95· Diese Signale
werden dann in die Register 80 und 95 eingegeben. Gleichzeitig wird die Operandenadresse vom Rechenwerk über die Leitung L24
in das Adressenregister 10 eingegeben.
Wenn dagegen vom Leitwerk ein normaler Befehl festgestellt wird, werden das Abrufsignal zum Auslesen des Operanden und die Operandenadresse
über die Leitungen L26 -bzw. L24 in die Register 95 bzw. 10 eingegeben.
Wenn der Abruf zum Auslesen des Operanden in das Register 95 eingegeben wird (vgl. den Kasten 110 in Fig. 4), wird ein Teil
der Operandenadresse des Registers 10 über die Leitung L12 in den Pufferspeicher 50 als Spalteninformation übertragen. Die
Adresse, die Daten, der Prüfbit und der Vorabrufbit in der durch das Register 10 angezeigten Spalte werden über die Leitungen
51, 52, 53 und 54 in die Registerabschnitte 71, 72, 73
bzw. 74 des Registers 70 nacheinander übertragen. Die im Registerabschnitt
71 des Registers 70 gespeicherte Adresse gelangt über
die Leitung L7I zur Vergleichsstufe 90 und wird mit der Adresse
des Registers 10 verglichen. In Abhängigkeit davon, ob die Adresse des Registers 70 mit der Adresse des Registers 10 übereinstimmt
oder nicht, tritt an der Leitung L92 oder 91 ein Signal auf. Das heisst, die Vergleichsstufe 90 prüft, ob die
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Daten der vom Register 10 angegebenen Adresse im Pufferspeicher 50 enthalten ist oder nicht (vgl- das Kästchen 111 in Fig. 4).
Der Binärwert"1"oder "0" des Gültigkeitsbits V gibt an, ob die
entsprechenden Daten gültig oder nicht gültig sind. Die Daten sind nur dann gültig, wenn der entsprechende Gültigkeitsbit den
Binärwert "1" aufweist. Mit dem Binärwert "1" oder "0" des Vorabfragebits wird angegeben, ob die entsprechenden Daten
die durch den Vorabfrage-Abruf ausgelesenen Daten sind oder nicht.
Das heisst, der Binärwert "1" des Vorabfragebits gibt an, dass die entsprechenden Daten zuvor vom Hauptspeicher ausgelesen worden
sind. Wenn die gültigen Daten im Pufferspeicher 50vorliegen und das Vorabfragebit P den Binärwert "1" aufweist (Kästchen
112 in Fig. 4), wird der Vorabfragebit auf den Binärwert "0" rückgesetzt (vgl. das Kästchen II3 in Fig. 4) und gleichzeitig
wird der Inhalt bzw. der Zählerstand des Vorabfragezahlers 60 um eins verringert (vgl. das Kästchen 114 in Fig. 4-), und zwar
entsprechend einem Signal auf der Leitung L74. Die Daten im Registerabschnitt 72 des Registers 70 werden dann über die Leitung
L2 dem Rechenwerk übertragen (vgl. das Kästchen 115 in
Fig. 4).
Wenn die Daten der vom Register 10 angegebenen Adresse nicht
im Pufferspeicher 50 sind, wird die im Register 10 enthaltene
Adresse über die Leitung L11 durch ein Signal auf der Leitung L91 im Register 20 übertragen. Das Abrufsignal zum Auslesen
und die Adresse werden über die Leitungen L81 bzw. L82 vom Register 20 zum Hauptspeicher übertragen (vgl. das Kästchen
in Fig· 4-). Wenn die entsprechenden Daten aus dem Hauptspeicher ausgelesen werden, wird ein Ende-Signal vom Hauptspeicher an die
Leitung L4-2 gelegt. Wenn das Ende-Signal vom Hauptspeicher kommt (vgl. das Kästehen 117 in Fig. 4-),werden die vom Hauptspeicher
ausgelesenen Daten über die Leitung L4-1 in das Register 40 eingegeben (vgl. Kästchen 118 in Fig. 4). Diese Daten sowie
die vom Register 20 bereitgestellte:. Adresse werden in einer durch das. Register 20 angegebenen Spalte des Pufferspeichers
gespeichert (vgl. das Kästchen 119 in Fig. 4) und der entsprechende Gültigkeitsbit V erhält den Binärwert "1". Darüberhinaus
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werden die iia Pufferspeicher 50 gespeicherten Daten sofort in
das Register 70 eingegeben (vgl. das Kästchen 120 in Fig. 4) und dann über die Leitung L2 dem ""Rechenwerk übertragen (vgl.
das Kästchen 115 in Fig. 4).
Fig. 5 zeigt ein Flussdiagramm der Operationen der in Fig. 3
dargestellten Schaltung beim Vorabfrage-Vorgang.
Wenn der Vorabfrage-Vorgang in das Register 80 eingegeben wird (vgl. das Kästchen 100 in Fig. 5)i wird geprüft, ob die vorangegangene
Datenübertragung im Moment ausgeführt wird oder nicht (vgl. Kästchen 101 in Fig. 5)· Dieser Zustand entspricht dem Zustand,
bei dem das Abrufsignal zum Auslesen zum Hauptspeicher gelangt und das Ende-Signal nicht vom Hauptspeicher übertragen
wird. Der Flip-Flop 92 wird durch ein an der Leitung 394 auftretendes
Signal gesetzt und durch ein an der Leitung^93 auftretendes
Signal rückgesetzt. Das Signal an der Leitung 194- wird durch
das Abruf signal an der Leitung L81 erhalten und das Signal an der Leitung L93 wird durch das Ende-Signal an der Leitung L42
herbeigeführt. Daher gibt der Gesetzt- und Rückgesetzt-Zustand
des .Flip-Flops 92 an, ob die vorausgegangene Übertragung der
Daten im Moment ausgeführt wird oder nicht. Wenn die vorausgegangene Datenübermittlung ni-cht ausgeführt wird, d. h., wenn
der Flip-Flop 92 rückgesetzt ist, gelangt über die Signalleitungen L95 und L96 dieses Signal an die Vergleichsstufe 61. Die
Vergleichsstufe 61 prüft, ob der Zählerstand des Vorabfrage-Zählers 60 kleiner als ein vorgegebener Wert ist (vgl. Kästchen
102 in Fig. 5).
Wenn der Zählerstand des Vorabfrage-Zählers 60 kleiner als ein vorgegebener Wert ist, tritt an der Leitung L60 ein Signal mit
dem Binärwert "1" auf. Bei Auftreten dieses Signals wird das Flip-Flop 92 in den Binärzustand "1" gebracht. Gleichzeitig
wird der Inhalt des Registers 20 mittels der Addierstufe 30
um eins erhöht und dieser erhöhte Inhalt wird in das Register 20 eingegeben (vgl. das Kästchen 103 in Fig. 5). Darüberhinaus
werden der Inhalt des Registers 20 und das Abrufsignal zum Aus-
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legen über die Leitungen L82 bzw. L81 dem Hauptspeicher übertragen
(vgl. das Kästchen 104 in Fig. 5)· Die Inhalte des Vorabfrage-Zählers
60 werden dann mittels eines an der Leitung L23 auftretenden Signales um eins erhöht (vgl. Kästchen 105 in Fig.5).
Wenn das Ende-Signal über die Leitung L42 vom Hauptspeicher an das Datenregister 40 gelangt (vgl. Kästchen 106 in Fig. 5)?
werden die auf der Leitung L41 auftretenden Daten im Datenregister 40 gespeichert (vgl. Kästchen 107 in Fig. 5)· Die im Register
40 enthaltenen Daten werden in einer durch ein vom Register 20 bereitgestelltes Signal angegebene Spalte des Pufferspeichers
50 gespeichert (vgl. Kästchen 108 in Fig. 5)· In entsprechender
Weise wird die im Register 20 enthaltene Adresse in dieser Spalte gespeichert. Darüberhinaus werden der Gültigkeitsbit und der
Vorabfragebit auf den Binärwert "1" gebracht (vgl. Kästchen 109 in Fig.5)· Nach einem durch die Verzögerungsschaltung 91
festgelegten Zeitraum wird der Flip-Flop 92 rückgesetzt. Diese Operationen werden wiederholt, bis die Inhalte der Vorabfrage-Zählers
60 einen vorgegebenen Zählerstand überschreiten.
Gemäss" der zuvor beschriebenen Ausführungsform ist es möglich,
die im Rechenwerk benötigten Daten vom Hauptspeicher in den Schnellpufferspeicher vorher zu übertragen. Daher ist es möglich,
die Rechenkapazität bzx*. die Datenverarbeitungsfähigkeit des
Rechenwerkes zu erhöhen bzw. zu verbessern.
Es sei beispielsweise angenommen, dass die Datenübertragung zwischen
dem Hauptspeicher und dem Pufferspeicher mit 32 Byte
pro 8 Zykluszeiten vorgenommen wird und die Verarbeitungskapazität des Rechenwerkes 4 Bytes pro einer Zykluszeit ist.
Um die Daten der 96 Bytes, die in nebeneinanderliegenden Bereichen
des Hauptspeichers gespeichert sind,zu verarbeiten,werden bei den
herkömmlichen Systemen 48 Zykluszeitdauern,nämlich 24 Zykluszeitdauern
für die Rechenoperation plus 24 Zykluszeitdauern für die Datenübertragung
benötigt. Beim erfindungsgemässen Datenverarbeitungssystem werden nur 32 Zykluszeitdauern,' nämlich 24 Zyklus-
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Zeitdauern für die Rechenopration plus 8 Zykluszeitdauern für die
Datenübertragung benötigt, weil während der Rechenoperation für die Daten der 32 Bytes, die vom Hauptspeicher übertragen worden
sind, die nachfolgenden Daten vom Hauptspeicher übertragen werden.
Obgleich bestimmte erfindungsgemässe Ausführungsformen dargestellt
und beschrieben worden sind, ist die Erfindung nicht auf diese Ausführungsbeispiele begrenzt. Vielmehr sind zahlreiche Änderungen,
Modifikationen und Weiterbildungen für einen Fachmann möglich, ohne dass dadurch der Erfindungsgedanke verlassen wird.
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Leerseite
Claims (5)
1.' Datenverarbeitungssystem, mit einem Hauptspeicher, der Daten
einschliesslich der Befehlsworte und der Operandenadressen
speichert, einen Pufferspeicher, der einen Teil der im
Hauptspeicher enthaltenen Daten speichert, ein Leitwerk, das ein Befehlswort decodiert und eine Operandenadresse
bereitstellt sowie einem Rechenwerk, das das Befehlswort verarbeitet, indem in Abhängigkeit von der Operandenadresse
aus dem Pufferspeicher ausgelesene Operanden benutzt werden, gekennzeichnet durch einen ersten
Schaltungsteil (90), der feststellt, ob ein zu verarbeitendes Befehlswort einem Befehlswort entspricht oder nicht,
durch das das Rechenwerk (2) nacheinander eine Datenfolge, die in zusammenhängenden Bereichen des Hauptspeichers (4)
gespeichert ist,verwendet^ und zv/eite Schaltungsteile,die wenigstens
einen Teil der Datenfolge aus dem Hauptspeicher (4) vorher in den Pufferspeicher (3» 50) überträgt, wenn ein
Befehlswort, bei dem das Eechenwerk (2) nacheinander die Datenfolge verwendet, vom ersten Schaltungsteil (90) festgestellt
wird.
2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet,
dass die zweiten Schaltungsteile ein erstes, eine Adresse für die vorausgehende Datenübertragung speicherndes
Register (20), eine Addierstufe (30), die nacheinander den Inhalt des ersten Registers (20) erhöht^ und Einrichtungen
(IA, 40, L40) umfassen, die Daten entsprechend der Adresse
im ersten Register (20) vom Hauptspeicher (4) in den Pufferspeicher (3, 50) übertragen.
3. Datenverarbeitungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zweiten Schaltungsteile Einrichtungen
(70, L2) aufweisen, die die im Pufferspeicher (3, 50) enthaltenen Daten an das Rechenwerk (2) übertragen.
ORIGINAL INSPECTED
709815/0847
p i 1 geändert |
4. Datenverarbeitungssvßtem nach Anspruch 2, dadurch, gekennzeichnet,
dass die weiten Schaltungsteile eine Schaltungsstufe (60) aufweinen, die die Übertragungseinrichtungen
(LA-, 40, MO) nur dann wirksam machen, wenn die Zahl der
vorausgegangenen Übertragungen kleiner als eine vorgegebene Zahl ist.
5. Datenverarbeitungssystem nach Anspruch 4, dadurch gekennzeichnet,
dass die zweiten Schaltungsteile eine Schaltungsstufe (80) zum Einstellen eines Vorabfrage-Anrufbetriebs
in Abhängigkeit von der Feststellung des ersten Schaltungsteils (90) , Schaltungsstufen (92) zum .
Feststellen, dass die Datenübertragung zwischen dem Hauptspeicher (4) und dem Pufferspeicher (35 50) im Moment durchgeführt
wird, sowie eine Schaltungseinrichtung (61) ,umfassen,die
die Übertragungseinrichtungen (IA, 40, L40) in Abhängigkeit der Ausgangssignale der Schaltungsstufe (60), der Einstellstufe
(80) und der Peststeilstufe (92) wirksam macht.
10981 5/084?
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50117732A JPS5263038A (en) | 1975-10-01 | 1975-10-01 | Data processing device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2644441A1 true DE2644441A1 (de) | 1977-04-14 |
Family
ID=14718905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19762644441 Pending DE2644441A1 (de) | 1975-10-01 | 1976-10-01 | Datenverarbeitungssystem |
Country Status (4)
Country | Link |
---|---|
US (1) | US4095269A (de) |
JP (1) | JPS5263038A (de) |
DE (1) | DE2644441A1 (de) |
GB (1) | GB1561091A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0010197A1 (de) * | 1978-10-23 | 1980-04-30 | International Business Machines Corporation | Datenverarbeitungssystem für das Zusammenwirken eines Hauptspeichers mit einem Steuerteil und einem Datenverarbeitungsteil |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4371927A (en) * | 1977-11-22 | 1983-02-01 | Honeywell Information Systems Inc. | Data processing system programmable pre-read capability |
US4245304A (en) * | 1978-12-11 | 1981-01-13 | Honeywell Information Systems Inc. | Cache arrangement utilizing a split cycle mode of operation |
US4292674A (en) * | 1979-07-27 | 1981-09-29 | Sperry Corporation | One word buffer memory system |
US4371924A (en) * | 1979-11-09 | 1983-02-01 | Rockwell International Corp. | Computer system apparatus for prefetching data requested by a peripheral device from memory |
US4315312A (en) * | 1979-12-19 | 1982-02-09 | Ncr Corporation | Cache memory having a variable data block size |
DE3176840D1 (en) * | 1980-02-25 | 1988-09-15 | Toshiba Kk | An information-processing system consisting of an arithmetic control unit into a one-chip type by application of a highly-integrated semiconductor device |
FR2479532B1 (fr) * | 1980-04-01 | 1986-09-19 | Bull Sa | Procede et dispositif pour gerer les transferts d'informations entre un ensemble memoire et les differentes unites de traitement d'un systeme de traitement numerique de l'information |
US4479180A (en) * | 1980-06-06 | 1984-10-23 | Westinghouse Electric Corp. | Digital memory system utilizing fast and slow address dependent access cycles |
US4370710A (en) * | 1980-08-26 | 1983-01-25 | Control Data Corporation | Cache memory organization utilizing miss information holding registers to prevent lockup from cache misses |
JPS5856277A (ja) * | 1981-09-29 | 1983-04-02 | Toshiba Corp | 情報処理装置ならびに方法 |
US4450525A (en) * | 1981-12-07 | 1984-05-22 | Ibm Corporation | Control unit for a functional processor |
US4551799A (en) * | 1983-02-28 | 1985-11-05 | Honeywell Information Systems Inc. | Verification of real page numbers of stack stored prefetched instructions from instruction cache |
USRE34052E (en) * | 1984-05-31 | 1992-09-01 | International Business Machines Corporation | Data processing system with CPU register to register data transfers overlapped with data transfer to and from main storage |
US4630195A (en) * | 1984-05-31 | 1986-12-16 | International Business Machines Corporation | Data processing system with CPU register to register data transfers overlapped with data transfer to and from main storage |
US4896264A (en) * | 1986-09-08 | 1990-01-23 | American Telephone And Telegraph Company | Microprocess with selective cache memory |
JP2690921B2 (ja) * | 1987-12-25 | 1997-12-17 | 株式会社日立製作所 | 情報処理装置 |
US4994962A (en) * | 1988-10-28 | 1991-02-19 | Apollo Computer Inc. | Variable length cache fill |
JPH0452741A (ja) * | 1990-06-14 | 1992-02-20 | Toshiba Corp | キャッシュメモリ装置 |
US5357618A (en) * | 1991-04-15 | 1994-10-18 | International Business Machines Corporation | Cache prefetch and bypass using stride registers |
JP3204323B2 (ja) * | 1991-07-05 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | キャッシュメモリ内蔵マイクロプロセッサ |
US5367657A (en) * | 1992-10-01 | 1994-11-22 | Intel Corporation | Method and apparatus for efficient read prefetching of instruction code data in computer memory subsystems |
CA2123442A1 (en) * | 1993-09-20 | 1995-03-21 | David S. Ray | Multiple execution unit dispatch with instruction dependency |
US5854911A (en) * | 1996-07-01 | 1998-12-29 | Sun Microsystems, Inc. | Data buffer prefetch apparatus and method |
JP3694005B2 (ja) * | 2003-05-21 | 2005-09-14 | 沖電気工業株式会社 | デジタル信号処理装置及びデジタル信号処理方法 |
EP1505491A3 (de) * | 2003-08-06 | 2005-03-02 | Agilent Technologies Inc | Sequenzierungsgerät mit befehlenzwischenspeichern |
WO2008093399A1 (ja) | 2007-01-30 | 2008-08-07 | Fujitsu Limited | 情報処理システムおよび情報処理方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB979632A (en) * | 1960-04-20 | 1965-01-06 | Nat Res Dev | Improvements in or relating to electronic digital computing machines |
DE1190706B (de) * | 1963-07-17 | 1965-04-08 | Telefunken Patent | In zwei abwechselnden Zyklen arbeitende programmgesteuerte elektronische digitale Rechenmaschine |
US3297999A (en) * | 1963-08-26 | 1967-01-10 | Burroughs Corp | Multi-programming computer |
US3341817A (en) * | 1964-06-12 | 1967-09-12 | Bunker Ramo | Memory transfer apparatus |
US3701977A (en) * | 1969-10-27 | 1972-10-31 | Delaware Sds Inc | General purpose digital computer |
US3810117A (en) * | 1972-10-20 | 1974-05-07 | Ibm | Stack mechanism for a data processor |
GB1441817A (en) * | 1973-07-19 | 1976-07-07 | Int Computers Ltd | Data processing apparatus |
GB1443777A (en) * | 1973-07-19 | 1976-07-28 | Int Computers Ltd | Data processing apparatus |
NL7317545A (nl) * | 1973-12-21 | 1975-06-24 | Philips Nv | Geheugensysteem met hoofd- en buffergeheugen. |
-
1975
- 1975-10-01 JP JP50117732A patent/JPS5263038A/ja active Granted
-
1976
- 1976-09-30 GB GB40694/76A patent/GB1561091A/en not_active Expired
- 1976-10-01 US US05/728,625 patent/US4095269A/en not_active Expired - Lifetime
- 1976-10-01 DE DE19762644441 patent/DE2644441A1/de active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0010197A1 (de) * | 1978-10-23 | 1980-04-30 | International Business Machines Corporation | Datenverarbeitungssystem für das Zusammenwirken eines Hauptspeichers mit einem Steuerteil und einem Datenverarbeitungsteil |
Also Published As
Publication number | Publication date |
---|---|
JPS5420380B2 (de) | 1979-07-23 |
GB1561091A (en) | 1980-02-13 |
JPS5263038A (en) | 1977-05-25 |
US4095269A (en) | 1978-06-13 |
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Date | Code | Title | Description |
---|---|---|---|
OHW | Rejection |