DE2746805A1 - Fehlerkorrektursystem mit einer bedingten umgehung fuer einen adressierbaren hauptspeicher - Google Patents

Fehlerkorrektursystem mit einer bedingten umgehung fuer einen adressierbaren hauptspeicher

Info

Publication number
DE2746805A1
DE2746805A1 DE19772746805 DE2746805A DE2746805A1 DE 2746805 A1 DE2746805 A1 DE 2746805A1 DE 19772746805 DE19772746805 DE 19772746805 DE 2746805 A DE2746805 A DE 2746805A DE 2746805 A1 DE2746805 A1 DE 2746805A1
Authority
DE
Germany
Prior art keywords
memory
address
line
signal
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19772746805
Other languages
English (en)
Other versions
DE2746805C2 (de
Inventor
James Herman Scheuneman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sperry Corp
Original Assignee
Sperry Rand Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sperry Rand Corp filed Critical Sperry Rand Corp
Publication of DE2746805A1 publication Critical patent/DE2746805A1/de
Application granted granted Critical
Publication of DE2746805C2 publication Critical patent/DE2746805C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1052—Bypassing or disabling error detection or correction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

DR. BERG DIPL.-ING. STAPF DIPL.-ING. SCHWABE DR. DR. SANDMAIR
PATENTANWÄLTE 27 A 6805 Postfach 860245 · 8000 München 86 Anwaltsakte: 28 488 1 8. Oht, 1977
Sperry Rand Corporation New York 10019, N.Y./USA
Fehlerkorrektursystem mit einer bedingten Umgehung für einen adressierbaren Hauptspeicher
M089) 988272 Tefc*nimne: A rt _ „ „ ie , * η ft L """""1^ Hypo-BuikMBndwiMIOmiSO
Zlh BEROTTAPFPATENÄAAS 1J6 / 1 U 0 * (BLZ TOW)»!) Swift Code: HYPO DE MM
B Vibk MOb 453IQO(BLZ 70 BEROTTAPFPATENÄAAS 16 / 1 ( TELEX' Btyct Vereiiubank MOncboi 453IQO(BLZ 70020270)
„,3,0 052456OBERGd Postscheck Manchen 6534340t (BLZ 700lOOSO)
Anwaltsakte: 28 488
Beschreibung
Die Erfindung betrifft ein Fehlerkorrektursystem mit einer
bedingten Umgehung für einen adressierbaren Hauptspeicher.
Es ist bekannt, daß LSI-Halbleiterspeicher, d.h. Halbleiterspeicher mit einem hohen Integrationsgrad fehlerhafte Daten
beim Auslesen der eingespeicherten Information schaffen können. Derartige Fehler beim Auslesen von Daten können ihre
Ursache in fehlerhaften Speicherzellen haben, wobei die fehlerhafte Speicherzelle unbedingt als einen Ausgang ein Signal schafft, das die Speicherung beispielsweise einer 0 anzeigt, während andererseits derartige Fehler in den ausgelesenen Daten zufällige Fehler infolge von elektronischen Störungen während des Einschreibens oder Auslesens sein können. Folglich sind viele Verfahren von Ingenieuren für die elektronische Datenverarbeitung geschaffen worden, um die Fehlerwirkung in ausgelesenen Daten auf den Betrieb des zugeordneten
Datenverarbeitungssystems und insbesondere bei einem LSI-Speicher (d.h. einem Speicher mit hohem Integrationsgrad) zu verhindern, welchem die Fehler zugeordnet werden. In der US-PS 3 800 286 ist ein System beschrieben, bei welchem ein inhaltsadressierter oder Assoziativspeicher (CAM) nach einer
Adresse durchsucht wird. Wenn die Adresse in dem Assoziativspeicher nicht verfügbar bzw. vorhanden ist, wird auf den
809816/1004
Hauptspeicher bezug genommen; wenn die Adresse in dem Assoziativspeicher verfügbar ist, wird auf den diesem Speicher zugeordneten Pufferspeicher bezug genommen. In der US-PS 3 234 521 ist ein System beschrieben, in welchem ein Assoziativspeicher nach einer Adresse abgesucht wird. Wenn die Adresse in dem Assoziativspeicher gespeichert ist, was eine unbrauchbare Adresse in dem Hauptspeicher anzeigt, erzeugt der Assoziativspeicher eine Ersatzadresse in dem Hauptspeicher, auf die dann in dem Hauptspeicher bezug genommen wird. Es ist auch eine Änderung in der üblichen Hauptspeicheransteuerung vorgesehen, um eine zusätzliche Zeit vorzusehen, die erforderlich ist, um auf den Hauptspeicher bei der Ersatzadresse bezug zu nehmen. Ferner ist in der US-PS 3 331 058 ein Speicher mit regulären Datenstellen und gespeicherten Datenstellen beschrieben, welche gegen fehlerhafte reguläre Datenstellen ausgetauscht werden, wobei ein Adressendekodierer verwerdnet wird, um Daten in einer gespeicherten Datenstelle an der Adresse der regulären Datenstelle zu speichern, welche fehlerhaft ist.
Mit der Erfindung sollen diese herkömmlichen Speichersysteme verbessert werden.
Bei dem Speichersystem gemäß der Erfindung sind daher ein Randomspeicher bzw. ein Speicher mit wahlfreiem Zugriff (RAM) und ein Assoziativ- bzw. inhaltsadressierter Speicher (CAM) verwendet (wobei nachfolgend diese Speicher nur noch als RAM-
80981.6/1004 ORIGINAL INSPECTED -
40
Speicher und CAM-Speicher bezeichnet werden), in welchen die Adressen der adressierbaren Stellen in dem RAM-Speicher gespeichert sind, in welchem ein Fehler vorher durch eine dem RAM-Speicher zugeordnete Fühl- und Korrekturschaltung (ECC/ weshalb nachfolgend nur noch von ECC-Schaltung gesprochen wird) gefühlt worden ist. Bei jeder Bezugnahme auf einen Speicher (RAM) werden sowohl der RAM-Speicher als auch der CAM-Speicher gleichzeitig durch die RAM-Speicheradresse adressiert, welche an das Speicheradressenregister durch eine Anforderungseinheit angekoppelt ist, durch welche eine Priorität gewährt wird. Bei einer Bezugnahme auf einen Speicher werden die nicht korrigierten, aus dem RAM-Speicher ausgelesenen Daten laufend unmittelbar an das Kopplungsregister und die ECC-Schaltung angekoppelt, und die korrigierten ausgelesenen Daten werden dann an das Kopplungsregister angekoppelt. Wenn bei der Bezugnahem auf den Speicher der CAM-Speicher die Adresse nicht enthält, werden die unkorrigierten, ausgelesenen Daten, die von dem RAM-Speicher aus an das Kopplungsregister angekoppelt sind, bei einem ersten, verhältnismäßig frühen Ansteuerimpuls, welcher die Speicherzugriff zeit festlegt, aus dem Kopplungsregister heraus in die Anforderungseinheit getastet. Wenn jedoch der CAM-Speicher die Adresse enthält, werden die korrigierten, ausgelesenen Daten von der ECC-Schaltung aus dann bei einem zweiten, entsprechend späteren Impuls, welcher die Speicherzugriffzeit festlegt, von dem Kopplungsregister in die Anforderungseinheit getastet. Hierzu werden die ECC-Schaltung beim Fühlen eines korrigierbaren Fehlers in den ausgelesenen Daten und der CAM-Speicher bei der
80981^6/1004 - 5 -
INSPECTED
Feststellung, daß die adressierbare Stelle in dem RAM-Speicher nicht in dem CAM-Speicher gespeichert ist, zusammengefaßt, um
ein Prüf- oder Kontrollsignal zu erzeugen, daß wiederum an
die Anforderungseinheit angekoppelt wird. Zu diesem Zeitpunkt
ist dann auch die Adresse der adressierbaren Stelle- in dem RAM-Speicher, in welchem der Fehler durch die ECC-Schaltung gefühlt wurde, in dem CAM-Speicher gespeichert. Die Anforderungseinheit überspringt entsprechend dem Prüfsignal die fehlerhaften, unkorrigiert ausgelesenen Daten, die sie von dem Kopplungsregister erhält, und leitet eine weitere Speicherbezugnahme mit derselben Adresse ein. Bei dem zweiten Versuch, die adressierten Daten auszulesen, korrigiert die ECC-Schaltung die ausgelesenen Daten und koppelt dann die korrigierten, ausgelesenen
Daten an das Kopplungsregister und von dort an die Ankopplungseinheit an.
Gemäß der Erfindung ist somit ein System geschaffen, um bedingt die Fehlerkorrekturfunktion eines Halbleiter-Randomspeichers
(RAM-Speichers, d.h. eines Halbleiter-Speichers mit direktem
Zugriff) mit hohem Integrationsgrad (LSI) zu umgehen. Ein Assoziativ- oder inhaltadressierter Speicher (ein CAM-Speicher)
wird verwendet, um die Adressen der adressierbaren Stellen in
dem RAM-Speicher zu speichern, in welchem vorher ein Fehler gefühlt wurde, und bei jeder Bezugnahme auf einen Speicher wird
durch dieselbe Adresse gleichzeitig sowohl auf den CAM- als
auch auf den RAM-Speicher bezug genommen. Bei einer Speicherbezugnahme werden die ausgelesenen Daten von dem RAM-Speicher,
80981.6/1004
d.h. die aus dem RAM-Speicher ausgelesenen Daten, laufend unmittelbar an ein Kopplungsregister und unmittelbar an die Fehlerfühl- und Korrekturschaltung (die ECC-Schaltung) und von dort an das Kopplungsregister angekoppelt. Wenn der CAM-Speicher die Adresse nicht enthält, werden die ausgelesenen Daten, die an das Kopplungsregister angekoppelt sind, bei einem ersten, verhältnismäßig frühen Ansteuerimpuls ausgesteuert. Wenn jedoch der CAM-Speicher die Adresse enhält, dann werden die korrigierten ausgelesenen Daten von der ECC-Schaltung aus bei einem zweiten, entsprechend späteren Ansteuerimpulus aus dem Kopplungsregister ausgetastet. Wenn infolgedessen kein Fehler in den ausgelesenen Daten vorhanden ist, wird bei dem RAM-Speicher mit einer entsprechend schnellen Zugriffszeit zugegriffen, während, wenn ein Fehler in den ausgelesenen Daten vorhanden ist, bei den RAM-Speicher mit einer entsprechend langsameren Zugriffszeit zugegriffen wird, um eine zusätzliche Zeit zu schaffen, die für die ECC-Schaltung erforderlich ist, um die ausgelesenen Daten zu korrigieren.
Nachfolgend wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:
Fig.1 ein Blockschaltbild eines Speichersystems gemäß der Erfindung;
Fig.2a bis 2f Beispiele von Zeitsteuerdiagrammen, die dem Spei-
809816/1004
— /Τ —
chersystem der Fig.1 zugeordnet sind;
Fig.3 eine Darstellung eines Flußdiagramms mit einer funktioneilen Beschreibung der Arbeitsweise des Speichersystems der Fig.1;
Fig.4 eine Darstellung, wie die auswechselbaren 1024-Bitebenen,in dem Speicher mit direktem Zugriff der Fig.1 angeordnet sind;
Fig.5 eine Darstellung des Aufbaus eines Adressenwortes, das verwendet wird, um eine adressierbare Stelle in dem Speicher mit direktem Zugriff der Fig.1 zu adressieren; und
Fig.6 eine Darstellung des Aufbaus von Syndrom-Bits,
die durch die Fehlerfühl- und Korrekturschaltung der Fig.1 erzeugt werden.
In den Fig.1, 2a bis 2f und 3 sind ein Blockschaltbild des Speichersystems gemäß der Erfindung, Zeitsteuerdiagramme der Operationen des Systems und ein Flußdiagramm einer funktionellen Beschreibung des Betriebs dargestellt. In dem elektronischen Datenverarbeitungssystem, in welchem das Speichersystem der Fig.1 vorgesehen ist, werden eine Anzahl von, beispielsweise N=8, Anforderungseinheiten RO bis R7 verwendet. Alle Anforderungseinheiten RO bis R7 können über ihr zugeordnetes
-R-
809816/1004
-JT-
Prioritäts-Anforderungssignal gleichzeitig einen Zugriff an dem zugeordneten Hauptspeicher mit direktem Zugriff (dem RAM-Speicher) 10 anfordern, für welchen es schwierig sein würde, die Anforderungen durchzuführen. Folglich koppeln in einem derartigen elektronischen Datenverarbeitungssystem die Anforderungseinheiten, welche verschiedenen numerischen Prioritäts-Betriebsdaten zugeordnet sind, ihre Prioritäts-Anforderungssignale an eine Prioritätsbestimmungslogik an. Die Prioritätsbestimmungslogik 12 legt fest, welcher von den beispielsweise bis zu 8 Anforderungseinheiten RO bis R7, welche gleichzeitig einen Zugriff an dem zugeordneten RAM-Speicher anfordern können, Priorität zu gewähren ist. Modernere Prioritätssysteme können eine Drehpriorität zwischen Anforderungseinheiten schaffen, welche auf der zugeordneten Prioritätsentstehung beruhen (siehe die am 18.2.1975 eingereichte US-Patentanmeldung S.N. 550 800).
In der Ausführungsform der Fig.1 koppelt jede der Anforderungseinheiten RO bis R7, wenn ein Zugriff an einem RAM-Speicher gefordert wird, laufend an die Prioritätslogik 12 über eine Leitung 13 deren zugeordnetes Prioritätsanforderungssignal an und koppelt an ein Speicheradressenregister (MAR) 14 über eine Leitung 15 deren zugeordnete Adresse an die adressierbare Stelle in dem RAM-Speicher 10 an, an welchem sie einen Zugriff zu bekommen sucht.
Zu vorgegebenen Zeitpunkten, die üblicherweise durch den Emp-
809816/1004
fang eines Prioritätsanforderungssignals auf einer Leitung 13 von einerAnforderungseinheit oder durch eine interne zeitliche Steuerung des RAM-Speichers 10 bestimmt sind, wird die Prioritätslogik 12 durch ein neues Taktgeberprioritätssignal (CNP-Signal) beispielsweise auf einer Leitung 16 beeinflußt. Das CNP-Signal schaltet alle Prioritätsanforderungssignale, die zu diesem (CNP-)Zeitpunkt angekoppelt sind, zu der Prioritätslogik 12 durch. Die Prioritätslogik 12 legt dann fest, welchem von den bis zu 8 Prioritätsanforderungssignalen von den zugeordneten Anforderungseinheiten RO bis R7 aus Priorität zu gewähren ist. Die Prioritätslogik 12 erzeugt dann ein Einleitungssignal, welches eine zeitliche Speicherzugriffssteuerung über eine Leitung 20 und eine Steuereinrichtung 18 einleitet, und koppelt auch an das Speicheradressenregister (MAR-Register) 14 den dekodierten Ausgang der Prioritätslogik 12 über eine angeschalteteLeitung der Sammelleitung 22 an. Durch eine angeschaltete Leitung der Sammelleitung 22 wird das MAR-Register 14 freigegeben, damit es die Adresse aufnimmt, die der einen Anforderungseinheit zugeordnet ist, welcher durch die Prioritätslogik 12 Priorität gewährt worden ist. Diese Adresse wird dann von dem MAR-Register 14 aus über eine Leitung 24 laufend an den RAM-Speicher 10 und an den inhaltsadressierten Speicher (den CAM-Speicher) 26 über eine Leitung 28 angekoppelt.
Die von dem RAM-Register 14 erhaltene Adresse der Anforderungseinheit, die sowohl an den RAM-Speicher 10 als auch an den CAM-Speicher 26 angekoppelt wird, kann dieselbe Mehrbi ;-Wortlänge
- 10 -
809816/1004
haben; jedoch kann es in diesem Fall bzw. unter diesen Umständen erforderlich sein, daß der CAM-Speicher 26 dieselbe Anzahl adressierbarer (Speicher)Stellen hat wie der RAM-Speicher 10. Dies würde dann natürlich auf einen unhandlich großen CAM-Speicher 26 hinauslaufen. Andererseits könnte der CAM-Speicher 26 eine vorbestimmte Größe mit einer wesentlich kleineren Zahl inhaltsadressierter Speicherstellen haben, um als ein Fehlersamme 1 speicher mit einer minimalen Kapazität, wie der Speicher in der US-PS 3 917 933, zu arbeiten. In der bevorzugten Ausführungsform der Erfindung wird ein derartiges Verfahren angewendet, um korrigierbare Fehler in dem RAM-Speicher 10 bei dem Wortgruppen-Adressenpegel abzutrennen.
Der Speicher mit direktem Zugriff (der RAM-Speicher) 10 weist einen bekannten Aufbau gemäß Fig.4 auf. Der RAM-Speicher 10 ist ein Halbleiterspeicher mit hohem Integrationsgrad, der beispielsweise 131K-Worte mit jeweils einer Länge von 45 Bits hat, die 38 Datenbits und 7 Prüf bits aufweisen. Der RAM-Speicher 10 ist in 128 Wortgruppen organisiert, wobei jede Wortgruppe 45 Bitebenen aufweist und jede Bitebene eine Ebene mit hohem Integrationsgrad (LSI) von 1024 Bits oder Speicherstellen ist. Die gleich angeordneten Bitebenen jeder der 128 Wortgruppen sind auch in 45 Bitebenen-Gruppen ausgebildet, von denen jede 128 Bitebenen aufweist. Der RAM-Speicher 10 wird laufend durch Auswählen einer der 128 Wortgruppen und eines gleich angeordneten Bits aus den 1024 Bits jeder 45 Bitebenen in der einen ausgewählten Wortgrappe adressiert. Dies hat das gleich-
- 11 -
809816/1004
- vr -
zeitige Auslesen, d.h. ein paralleles Auslesen, der 45 gleich angeordneten Bits zur Folge, welche das eine ausgewählte oder adressierte Wort darstellen, das an der adressierten und adressierbaren Speicherstelle gespeichert ist.
Insbesondere in Fig.5 ist der Aufbau einers Adressenwortes dargestellt, welches dazu verwendet wird, um ein Wort aus den 131k-Worten auszuwählen oder zu adressieren, die in dem RAM-Speicher 10 gespeichert sind.In dieser Konfiguration des Adressenwortes wählen oder adressieren die 7 Bits mit höherem Stellenwert, nämlich 2 bis 2 , entsprechend den 1'en oder O1en an den jeweiligen Bitstellen 2 bis 2 eine Wortgruppe aus den 128 Wortgruppen, während die 10 Bits mit niedrigerem Stellenwert ,nämlich 2 bis 2 , ein Bit aus den 1024 Bits in jeder der 45 Bitebenen in der Wortgruppe auswählen oder adressieren, welche durch die Bits 2 bis 2 mit höherem Stellenwert ausgewählt ist.
In dem RAM-Speicher ist eine Doppelfehler-Fühl- und Einzelfehler-Korrekturschaltung (ECC) 30 verwendet, (siehe hierzu die Veröffentlichung "Fehlerfühl- und Korrekturkode11 von R.W. Hamming in The Bell System Journal, Band XXVI vom April 1950, Nr. 2, Seiten 147 bis 160) zum Fühlen und Korrigieren von Einzelbitfehlern in jedem der 45 Bitworte, die darin gespeichert sind. Das MAR-Register 14 ist das Speicheradressenregister, welches das Adressenwort des in Fig.5 wiedergegebenen Aufbaus aufnimmt, wenn es durch die entsprechend zugeordnete Anforde-
- 12-
809816/1004
rungseinheit angekoppelt wird, um eines von den 131k-45 Bitworten zu adressieren oder auszuwählen, die in dem RAM-Speicher 10 gespeichert sind.
Der RAM-Speicher 10 koppelt bei der Auswahl der ausgelesenen Daten, die an der adressierbaren Stelle gespeichert sind, welche durch die Adresse in dem MAR-Register 14 festgelegt ist, in Parallelbetrieb die unkorrigierten ausgelesenen Daten über eine Leitung 34 an ein Kopplungsregister 32 und an die ECC-Schaltung 30 die unkorrigiert ausgelesenen Daten plus die zugeordneten Prüfbits über eine Leitung 36 an. Die ECC-Schaltung 30 arbeitet mit den unkorrigiert ausgelesenen Daten plus den zugeordneten Prüfbits ,um Fehler zu fühlen und festzustellen, und wenn ein korrigierbarer Fehler,d.h. ein einzelnes Bit gefühlt wird, korrigiert sie einen derartigen Fehler und koppelt dann über eine Leitung 38 die korrigierten, ausgelesenen Daten an das Kopplungsregister 32 an. Während die ECC-Schaltung 30 irgendeinen korrigierbaren Fehler in dem einen Wort, das in dem RAM-Speicher 10 adressiert worden ist, korrigiert, erzeugt sie auch:
ein Signal auf einer Leitung 40, welches das Fühlen eines korrigierbaren Fehlers anzeigt;
ein Signal auf einerLeitung 42, welches das Fühlen eines korrigierbaren Fehlers anzeigt, und
auf einer Leitung 44 6 Syndrom-Bits, welche die Gruppe der 1 Bitebene kennzeichnet, welche das schadhafte Bit aus den 45 Bitebenen-Gruppen enthält, in welchen der RAM-Speicher 10 ausgebildet
- 13 -
809816/1004
ist, wie vorher anhand der Fig.4 ausgeführt worden ist. Die 6 Syndrom-Bits, die von der ECC-Schaltung 30 erzeugt worden sind, sind so angeordnet, wie in Fig.6 dargestellt ist.
Wie oben ausgeführt, werden bei jeder Bezugnahme auf den Speicher (RAM) 10 sowohl der RAM-Speicher 10 als auch der CAM-Speicher 26 gleichzeitig durch die RAM-Adresse adressiert, die durch die Anforderungseinheit, der durch die Prioritätslogik eine Priorität gewährt wird, an das MAR-Register 14 angekoppelt ist. Bei einer Speicherbezugnahme werden die unkorrlgiert ausgelesenen Daten von dem RAM-Speicher 10 laufend unmittelbar an das Kopplungsregister 32 und auch unmittelbar an die ECC-Schaltung 30 und von dort (die korrigierten, ausgelesenen Daten, wenn sie korrigierbar sind) an das Kopplungsregister 32 angekoppelt. Wenn bei der Speicherbezugnahme der CAM-Speicher 26 die RAM-Adresse nicht enthält, werden die nicht korrigierten, ausgelesenen Daten, welche an das Kopplungsregister 32 angekoppelt sind in das Kopplungsregister 32 eingegeben und aus dem Kopplungsregister 32 über eine Leitung 33 an die Anforderungseinheit bei einem ersten, verhältnismäßig frühen Steuerimpuls ausgetastet, welcher die Speicherzugriffszeit über die Steuereinrichtung 18 und ein ausgewähltes, nicht korrigiertes, ausgelesenes Datensignal auf einer Leitung 46 festlegt. Wenn jedoch der CAM-Speicher 26 die RAM-Adresse enthält, werden die korrigierten ausgelesenen Daten von der ECC-Schaltung 30 aus dann in das Kopplungsregister 32 eingegeben und aus dem Kopplungsregister 32 an die Anforderungseinheit .bei einem zweiten,
- 14 809816/1004
ZO
-Vf-
entsprechend späteren Steuerimpuls ausgetastet, welcher eine Speicherzugriffzeit über die Steuereinrichtung 18 und ein ausgewähltes, korrigiertes, ausgelesenes Datensignal auf der Leitung 48 festlegt.
Es werden die ECC-Schaltung 30 bei Fühlen eines korrigierbaren Fehlers in den unkorrigiert ausgelesenen Daten und in dem korrigierbaren, ausgelesenen Datenfehlersignal auf der Leitung 42 und der CAM-Speicher 26 bei der Festlegung, daß die adressierte und adressierbare Stelle in dem RAM-Speicher 10 nicht in dem CAM-Speicher 26 gespeichert ist und ein nicht passendes oder passendes Signal auf der Leitung 52 vorhanden ist, zusammengefaßt, um an dem Generator 50 ein Prüf- oder Kontroisignal zu erzeugen, welches über eine Leitung 51 an die Anforderungseinheit angekoppelt wird. Zu diesem Zeitpunkt wird dann auch die Adresse der adressierbaren Stelle in dem RAM-Speicher 10, in welchem der korrigierbare Fehler durch die ECC-Schaltung 30 gefühlt wurde, über das korrigierte, ausgelesene Datenfehlersignal auf den Leitungen 42 und 43 in dem CAM-Speicher 26 gespeichert.
Die Anforderungseinheit überspringt dann entsprechend dem Prüf- oder Kontrollsignal auf der Leitung 51 das fehlerhafte, unkorrigierte Signal, das sie von dem Kopplungsregister 32 über die Leitung 33 erhalten hat, und sie leitet mit derselben Adresse eine weitere Bezugsnahme auf den Speicher ein, wenn als nächstes eine Priorität gewährt wird. Bei dem zweiten Versuch,
- 15 -809816/1004
- VlT-
die adressierten Daten auszulesen, korrigiert die ECC-Schaltung 30 die ausgelesenen Daten, und die korrigierten ausgelesenen Daten werden dann dem Kopplungsregister 32 zugeführt bzw. an dieses angekoppelt, da nunmehr eine Anpassung in dem CAM-Speicher und infolgedessen auch an der Anforderungseinheit bei dem zweiten, entsprechend späteren Ansteuerimpuls vorhanden
ist, welcher die Speicherzugriffszeit festlegt.
Wenn bei dem Auslesen der adressierten Daten die ECC-Schaltung 30 unkorrigierbare, ausgelesene Daten fühlt, koppelt die ECC-Schaltung 30 über eine Leitung 40 ein unkorrigierbares, ausgelesenes Datenfehlersignal an einen Generator 54 für ein Datenparitäts-Fehlersignal und damit über die Leitung 55 an die Anforderungseinheit an. Bei Anliegen des Datenparitäts-Fehlersignals auf der Leitung 55 kann die Anforderungseinheit eine
von vielen möglichen Betriebsarten zur Regenerierung bzw. Rückgewinnung einleiten, um die Wirkung des Empfangs der unkorrigiert ausgelesenen Daten über das Kopplungsregister 32 und die Leitung 33 zu überwinden.
In der nachfolgend wiedergegebenen Tabelle A ist in tabellarischer Form die Arbeitsweise des Speichersystems der Fig.1 wiedergegeben, das funktionell durch das Flußdiagramm der Fig.3
beschrieben ist; jede der Betriebsbedingungen der Tabelle A
ist deutlicher durch die Steuerungsdiagramme der Fig.2a bis 2f beschrieben.
- 16 809816/1004
Anpassen N Fehler
t 		N C ü Verzögerung
d.Koppl.-
Reg.Anst.		 N Kontrolle N Laden des
CAM-Spei
chers . >		 N Datenpari
tätsfeh
ler		 N Steuerungs-
diagraitin
Y - X - - Y - Y X Y X Y X
X X X - - X X - X - X - X Fig.2a
- - - X - - - - X - X - X Fig.2b
X X - X - X X - - - - -> X Fig.2c
- - - - X - - X X X X - - Fig.2d
X X - - X X X - X - X X - Fig.2e
- - - - X Fig.2f
Y = ja
N = nein
C = korrigierbar
N = nicht korrigierbar
Tabelle A
Zl
- 274B805
Bei keinem Fehler und der Anpassungsbedingung derFig. 2a geben die Anforderungseinheiten laufend ihre Prioritätsanforderungssignale über die Leitung 13 an die Prioritätslogik 12 und ihre RAM-Adressen über die Leitung 15 an das MAR-Register 14 ab. Wenn ein CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird, wird der Anforderungseinheit mit der höchsten Priorität gewährt, daß sie auf der zugeordneten Leitung der Sammelleitung 22 das Signal schafft, welches ihre zugeordnete RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt die Prioritätslogik 12 über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 ab, wobei dieses Einleitungssignal dann die zeitliche Steuerungskette startet, welche den Betriebs des Speichersystems der Fig.1 steuert. Als nächstes gibt dann die Steuereinrichtung 18 über eine Leitung 61 eine Ladeadresse an das MAR-Register 14 ab, wodurch die Adresse durchgeschaltet wird, welche der Anforderungseinheit zugeordnet ist, welcher an dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressen-Signal wird die nunmehr in das MAR-Register 14.geladene Adresse an die Leitung 23 angekoppelt, wodurch die RAM-Gruppenadresse über dieLeitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse über eine Leitung 24 an den RAM-Speicher 10 angekoppelt ist. Als nächstes erzeugt und koppelt die Steuereinrichtung 18 ein RAM-Einleitungssignal über eine Leitung 60 an den RA^-Speicher 10 und ein CAM-Einleitungs-
- 18 -
809816/1004
signal über eine Leitung 62 an den CAM-Speicher 26 an. Bei Erhalt des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf einerLeitung 28 mit den Adressen der
adressierbaren Stellen des RAM-Speichers 10, die vorher in dem CAM-Speicher 26 gespeichert worden sind und in welchem adressierbare Speicherstellen vorher als korrigierbare Fehler festgelegt worden sind. Bei einer Anpassungsbedingung, d.h. wenn
die Adresse auf der Leitung 28 einer vorher in dem CAM-Speicher 26 gespeicherten Adresse entspricht, erzeugt der CAM-Speicher 26 ein Anpassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssignal auf der Leitung 64
bewirkt über eine Leitung 66, daß die Steuereinrichtung 18
ein verzögertes, das Kopplungsregister ansteuerndes Signal erzeugt, welches auf einer Leitung 48 ein ausgewähltes, korrigiertes Datensignal an das Kopplungsregister 32 ankoppelt;
bewirkt über eine Leitung 68 ,daß die Steuereinrichtung 18 an
einem hierfür vorgesehenen Generator 58 ein verzögertes Anförderungs-Bestätigungssignal auf einer Leitung 59 erzeugt;
koppelt über eine Leitung 52 ein Sperrkontrollsignal an den
Generator 50 für korrigierbare Fehlersignale an, um die Erzeugung eines Prüf- oder Kontrollsignals auf der Leitung 51 zu
verhindern; und
koppelt über eine Leitung 70 ein die Ladeadresse sperrendes
Signal zu sich selbst zurück, um das Laden der Adresse auf der Leitung 28 in eine der inhaltsadressierten Stellen in dem CAM-Speicher 26 zu verhindern.
- 19 -
809816/1004
Gleichzeitig wird bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher das unkorrigiert ausgelesene Signal plus den zugeordneten Prüfbits ,welche an der adressierten, adressierbaren Speicherstelle in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36 an die ECC-Schaltung 30 angekoppelt, und die unkorrigiert ausgelesenen Daten werden über die Leitung 34 an das Kopplungsregister 32 angekoppelt. Wenn nun kein Fehler in den ausgelesenen Daten vorhanden ist, verarbeitet die ECC-Schaltung 30 die unkorrigiert ausgelesenen Daten plus die Prüfbits auf der Leitung 36, um die korrigierten, ausgelesenen Daten zu erzeugen und sie über die Leitung 38 dem Kopplungsregister 32 zuzuführen.
Durch die zeitliche Steuerungskette der Steuereinrichtung 18 wird, nachdem die Zeit die für die korrigierten, ausgelesenen Daten erforderlich ist, auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, korrigiertes ausgelesenes Datensignal (ein verzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 48 an das Kopplungsregister 32 abgegeben. Auch etwa zur gleichen Zeit wird durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über eine Leitung 72 an den Generator 54 für unkorrigiefbare Fehlersignale sowie an den Generator 5o für korrigierbare Fehlersignale sowie über eine Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares ausgelesenes Datenfehlersignal auf der Leitung 40 noch ein korrigierbares ,ausgelesenes Datenfehlersignal auf der Leitung 42 anliegt,
- 20 -
809816/1004
wenn aber ein die Ladeadresse sperrendes Signal auf der Leitung 70 vorhanden ist, werden kein entsprechendes Datenparitäts-Fehlersignal oder ein Prüfsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt und es befindet sich auch nicht die Gruppenadresse auf der Leitung 28, welche an einer der inhaltsadressierten Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt ist dann die Speicherzugriff sfolge abgeschlossen ,und es kann ein neues CNP-Signal an die Leitung 16 angekoppelt werden, um eine neue Bezugnahme auf den Speicher einzuleiten. Wenn eine überlappende Aneinanderreihung oder Steuerfolge verwendet wird, kann ein neues CNP-Signal wie zu dem Zeitpunkt eingeleitet werden, der durch das gestrichelte CNP-Signal 75 dargestellt ist. Bei der Bedingung derFig.2b ,bei welcher kein Fehler und keine Anpassung vorliegt, geben die Anforderungseinheiten laufend ihre Prioritätsanforderungssignale über die Leitung 13 an die Prioritätslogik 12 und über die Leitung 15 ihre RAM-Adressen an das MAR-Register 14 ab. Wenn ein CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12abgegeben wird, wird der Anforderungseinheit mit der höchsten Priorität Priorität gewährt wodurch auf der zugeordneten Leitung der Sammelleitung das Signal geschaffen wird, das die zugeordnete RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt die Prioritätslogik 12 über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 ab, wobei das Einleitungs-
809816/1004 ' 2Ί "
ι? - 27Α6805
signal die zeitliche Steuerung auslöst, welche den Betrieb des Speichersystems der Fig.1 steuert. Die Steuereinrichtung 18 gibt dann als nächstes über die Leitung 61 ein entsprechendes Ladeadressen-Signal an das MAR-Register 14 ab, wodurch die Adresse angesteuert wird, die der Anforderungseinheit zugeordnet ist, welcher in dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in dem MAR-Register geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28 an den RAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher angekoppelt wird. Als nächstes schafft dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und koppelt es über die Leitung 60 an den RAM-Speicher 10 an und erzeugt ferner ein CAM-Einleitungssignal und koppelt es über die Leitung 62 an den CAM-Speicher 26 an.
Bei Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Speicherstellen des RAM-Speichers 10, welche vorher in dem CAM-Speicher 26 gespeichert worden sind, und in welchem adressierbare Speicherstellen vorher als korrigierbare Fehler festgelegt worden sind. Wenn keine entsprechende (entsprechende) Bedingung vorliegt, d.h. wenn die Adresse auf der Leitung 28 nicht einer Adresse entspricht, die vorher in dem CAM-Speicher 26 gespeichert worden ist, erzeugt der CAM-Speicher 26 ein entsprechendes Signal und koppelt es an die Leitung 64 an.Das entsprechende Signal auf der Leitung 64:
809816/1004 "22 "
bewirkt über die Leitung 66, daß die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal erzeugt, welches auf der Leitung 46 ein ausgewähltes, unkorrgiert ausgelesenes Datensignal dem Kopplungsregister 32 zuführt; bewirkt über eine Leitung 68, daß die Steuereinrichtung 18 ein unverzögertes, Anforderungs-Bestätigungssignal erzeugt, welches auf der Leitung 56 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 an den Generator 58 für das Anforderungs-Bestätigungssignal ankoppelt;
koppelt über die Leitung 52 ein Sperr-Prüfsignal an dem Generator 50 für korrigierbare Fehlersignale an; koppelt über die Leitung 70 ein Ladeadressen-Sperr-Signal zu sich selbst zurück.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher 10 die unkorrigiert ausgelesenen Daten puls die zugeordneten Prüfbits,die an den adressierten, adressierbaren Speicherstellen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32 angekoppelt. Wenn kein Fehler in den ausgelesenen Daten vorhanden ist, arbeitet die ECC-Schaltung 30 mit den unkorrigierten, ausgelesenen Daten plus den Prüfbits auf der Leitung 36, um die korrigierten, ausgelesenen Daten zu erzeugen und sie über die Leitung 38 an das Kopplungsregister 32 anzukoppeln.
809816/1004
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die unkorrigierten, ausgelesenen Daten erforderliche Zeit auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, unkorrigiert ausgelesenes Datensignal (ein unverzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 46 an das Kopplungsregister 32 angekoppelt. Etwa zur selben Zeit wird durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator 74 für unkorrigierbare Fehlersignale sowie an den Generator 50 für korrigierbare Fehlersignale und über die Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares ausgelesenes Datenfehlersignal auf der Leitung 40 oder ein korrigierbares ,ausgelesenes Datenfehlersignal auf der Leitung 42 vorhanden ist, jedoch ein Ladeadressen-Sperrsignal auf der Leitung 70 vorhanden ist, werden kein entsprechendes Datenparitäts-Fehlersignal oder ein Kontrollsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt, noch wird die Gruppenadresse auf der Leitung 29 an einer der inhaltsadressierten Stellen in dem CAM-Speicher 26 gespeichert. Zu diesem Zeitpunkt ist dann die Speicher zugriffsfolge beendet, und es wird dann ein neues CNP-Signal an die Leitung 16 angekoppelt, um eine neue Bezugsnahme auf den Speicher einzuleiten. Wenn eine sich überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal wie zu dem Zeitpunkt eingeleitet werden, der durch das gestrichelte CNP-Signal 74 dargestellt ist.
809816/1004 "24 "
Bei der Anpassungsbedingung der Fig.2c für korrigierbare Fehler geben die Anforderungseinheiten ihre Paritätsanforderungssignale laufend über die Leitung 13 an die Paritätslogik 12 und ihre RAM-Adressen über die Leitung 15 an das MAR-Register 14 ab. Wenn anschließend ein CNP-Signal über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird, wird der Anforderungseinheit mit der höchsten Priorität Priorität gewährt, wodurch auf der zugeordneten Leitung der Sammelleitung 22 das Signal geschaffen wird, das die zugeordnete RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 koppelt die Prioritätslogik 12 über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 an, wobei durch das Steuersignal die zeitliche Steuerung gestartet wird, welche den Betrieb des Speichersystems der Fig.1 steuert. Als nächstes wird durch die Steuereinrichtung 18 über die Leitung 61 ein Ladeadressensignal an das MAR-Register 14 abgegeben, wodurch die Adresse angesteuert wird, welche der Anforderungseinheit zugeordnet ist, der an dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in dem MAR-Register 14 geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Die Steuereinrichtung 18 erzeugt ein RAM-Einleitungssignal und koppelt es über die Leitung 60 an den RAM-Speicher 10 an und erzeugt
809816/1004 .. " 25 "
ferner ein CAM-Einleitungssignal und koppelt es über die Leitung 62 an den CAM-Speicher 26 an. Bei Empfang des CAM-Einleitungssignals wird in dem CAM-Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Stellen des RAM-Speichers 10 verglichen, die vorher in dem CAM-Speicher 26 gespeichert worden sind, und welchem adressierbare Speicherstellen vorher als korrigierbare Fehler festgelegt worden sind. Bei einer Anpassungsbedingung erzeugt der CAM-Speicher 26 ein Anpassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssignal auf der Leitung 64
bewirkt, daß die Steuereinrichtung 18 über die Leitung 66 ein verzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches ein ausgewähltes, korrigiertes ausgelesenes Datensignal über die Leitung 48 an das Kopplungsregister 32 angelegt wird;
bewirkt ferner, daß über die Leitung 68 die Steuereinrichtung 18 ein verzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 ein verzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 an den entsprechenden Generator 58 angekoppelt wird;
bewirkt weiter, daß über die Leitung 52 ein Sperrkontrollsignal an den Generator 50 für korrigierbare Fehlersignale angelegt wird, um die Erzeugung eines Prüf- oder Kontrollsignals auf der Leitung 51 zu sperren; und
koppelt über die Leitung 70 ein Ladeadressen-Sperrsignal zu sich selbst zurück, wodurch das Laden der Adresse auf der Leitung 28 in eine der inhaltsadressierten Stellen in dem CAM-
809816/1004
Speicher 28 verhindert wird.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher 10 auch die unkorrigiert ausgelesenen Datensignale plus die zugeordneten Pürfbits, welche an den adressierten, adressierbaren Stellen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32 angekoppelt. Bei einem korrigierbaren Fehler in den ausgelesenen Daten arbeitet die ECC-Schaltung 30 mit den unkorrigiert ausgelesenen Daten plus den Prüfbits auf der Leitung 36, um jeweils zu erzeugen und anzukoppeln
über die Leitung 42 ein korrigierbares ausgelesenes Datenfehlers ignal an den entsprechenden Generator 50; auf der Leitung 44 die sechs (6) Syndrombits, welche die eine Bitebenengruppe von den 45 Bitebenengruppen kennzeichnen, in welcher der korrigierbare Fehler liegt; und über die Leitung 38 die korrigierten ausgelesenen Daten an das Kopplungsregister 32.
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die korrigierten, ausgelesenen Daten erforderliche Zeit auf der Leitung 38 verfügbar ist, ein ausgewähltes, korrigiertes, ausgelesenes Datensignal (ein verzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 48 an das Kopplungsregister 32 angekoppelt. Etwa zu der glei-
809818/1004
chen Zeit wird durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator 30 für unkorrigierbare ,ausgelesene Datenfehlersignale sowie über die Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares ausgelesenes Datenfehlersignal auf der Leitung 40 aber ein korrigierbares ausgelesenes Datenfehlersignal auf der Leitung 4 2 sowie ein Ladeadressen-Sperrsignal auf der Leitung 70 vorhanden ist, wird kein entsprechendes Datenparitäts-Fehlersignal oder ein Kontrollsignal über die Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt, solange die Gruppenadresse auf der Leitung 80 nicht an einer der inhaltsadressierten Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt wird dann die Zugriffsfolge an dem Speicher beendet, und es kann ein neues CNP-Signal an die Leitung 16 abgegeben werden, um eine neue Speicherbezugnahme einzuleiten. Wenn eine überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden, der durch das gestrichelte CNP-Signal dargestellt ist.
Bei der in Fig.2d wiedergegebenen, nichtpassenden Bedingung für korrigierbare Fehler geben die Ankopplungseinheiten ihre Prioritätsanforderungssignale laufend über die Leitung 13 an die Prioritätslogik 12 und ihre RAM-Adressen über die Leitung 15 an das MAR-Register 14 ab. Wenn anschließend ein CNP-Signal über die Leitung 16 an die Prioritätslogik 12 abgegeben wird, wird der Anforderungseinheit mit der höchsten Priorität Priori-
- 28 -
809816/1004
tat gewährt, wodurch auf der entsprechenden Leitung der Sammelleitung 22 das Signal erzeugt wird, das die zugeordnete RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 koppelt diese (12) über eine Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 an, wobei mit dem Einleitungssignal die zeitliche Steuerung begonnen wird, welche den Betrieb des Speichersystems der Fig.1 steuert. Als nächstes wird durch die Steuereinrichtung 18 über die Leitung 61 ein Ladeadressen-Signal an das MAR-Register 14 abgegeben, wodurch die Adresse angesteuert wird, welche der Anforderungseinheit zugeordnet ist, der in dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in dem MAR-Register 14 geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Als nächstes erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und koppelt es über die Leitung 60 an den RAM-Speicher 10 an und erzeugt ferner ein CAM-Einleitungssignal und koppelt es über die Leitung 62 an den CAM-Speicher 26 an.
Nach Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Speicherstellen des RAM-Speichers 10, welche vorher in dem CAM-Speicher 18 gespeichert worden sind
809816/1004 " 29 "
iind wobei an den adressierbaren Speicherstellen vorher festgestellt worden ist, daß es korrigierbare Fehler sind. Bei einer nicht entsprechenden (entsprechenden) Bedingung wird von dem CAM-Speicher 26 ein nicht passendes bzw. entsprechendes Signal erzeugt und an die Leitung 64 abgegeben. Das nicht passende bzw. entsprechende Signal auf der Leitung 64 bewirkt, daß über die Leitung 66 die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches auf der Leitung 46 an das Kopplungsregister ein ausgewähltes, unkorrigiertes, ausgelesenes Datensignal angekoppelt wird;
bewirkt, daß über die Leitung 68 die Steuereinrichtung 18 ein unverzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 an dem Generator 58 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 angekoppelt wird;
koppelt über die Leitung 52 ein Sperr-Kontrollsignal an dem Generator 50 für korrigierbare Fehlersignale an, wodurch ein Prüf- oder Kontrollsignal auf der Leitung 51 erzeugt wird, wenn das Fehlersignal-Ansteuerungssignal anschließend an die Leitung 72 abgegeben wird; und
koppelt über die Leitung 70 ein Ladeadressen-Sperr-Signal auf sich selbst zurück, wodurch die Adresse auf der Leitung 28 in eine der inhaltsadressierten Stellen in dem CAM-Speicher 26 geladen wird, wenn das Fehlersignal-Ansteuerungssignal anschließend an die Leitung 72 abgegeben wird. Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung
- 30 -
809816/1004
durch den RAM-Speicher 10 die unkorrigiert ausgelesenen Daten plus die zugeordneten Prüfbits, welche an adressierten, adressierbaren Speicherstellen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 26 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32 angekoppelt. Bei Vorliegen eines korrigierbaren Fehlers in den ausgelesenen Daten arbeitet die ECC-Schaltung 30 mit den unkorrigiert ausgelesenen Daten plus den Prüfbits auf der Leitung 36, zu erzeugen und anzulegen über die Leitung 42 ein korrigierbares, ausgelesenes Datenfehlersignal an dem Generator 50 für korrigierbare Fehlersignale; auf der Leitung 44 sechs (6) Syndrombits, welche die eine Bitebenengruppe von 45 Bitebenengruppen kennzeichnen, in welcher der korrigierbare Fehler liegt;
über die Leitung 38 die korrigierten ausgelesenen Daten an das Kopplungsregister 32.
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die unkorrigiert ausgelesenen Daten erforderliche Zeit auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, unkorrigiertes, ausgelesenes Datensignal (ein unverzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 46 dem Kopplungsregister 32 zugeführt. Etwa zur selben Zeit wird durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator 54 für unkorrigierbare Fehlersignale sowie an den Generator 50 für korrigierbare Feh-
809816/1004
lersignale sowie über die Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 40, aber ein korrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 42 sowie ein Ladeadressen-Sperrsignal auf der Leitung 70 vorhanden ist, werden kein entsprechendes Datenparitäts-Fehlersignal sondern ein Kontrolloder Prüfsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt, solange die Gruppenadresse auf der Leitung 28 an einer der inhaltsadressierten Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt ist dann die Zugriffsfolge an dem Speicher durchgeführt, und es kann ein neues CNP-Signal an die Leitung 16 abgegeben werden, um eine neue Speicherbezugnahme einzuleiten. Wenn eine überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden, der durch das gestrichelte CNP-Signal 74 wiedergegeben ist.
Für die in Fig.2e dargestellte Anpassungsbedingung bei unkorrigierbaren Fehlern geben die Anforderungseinheiten laufend ihre Prioritätsanforderungssignale über die Leitung 13 an die Prioritätslogik 12 und über die Leitung 15 ihre RAM-Adressen an das MAR-Register 14 ab. Wenn ein CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird, wird der Anforderungseinheit mit der höchsten Priorität Priorität gewährt, wodurch auf einer zugeordneten Leitung der Sammelleitung 20 das Signal geschaffen wird, das die zugeordneten RAM-Adresse an das MAR-Register 14 ankoppelt.
809816/1004
- 32 -
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt diese (12) über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 ab, wobei dann dieses Einleitungssignal die zeitliche Steuerung auslöst, welche den Betrieb des Speichersystems der Fig.1 steuert. Als nächstes gibt dann die Steuereinrichtung 18 über die Leitung 61 ein Ladeadressen-Signal an das MAR-Register 14 ab, das die Adresse durchsteuert, die der Anforderungseinheit zugeordnet ist, der in dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressen-Signal wird die nunmehr in das MAR-Register 14 geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Als nächstes erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und gibt es über die Leitung 60 an den RAM-Speicher 10 ab und erzeugt ferner ein CAM-Einleitungssignal und gibt es über die Leitung 62 an den CAM-Speicher 26 ab. Nach Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Stellen des RAM-Speichers 10, welche in dem CAM-Speicher 26 gespeichert worden sind, und wobei die adressierbaren Adressen vorher als korrigierbare Fehler festgelegt worden sind. Bei einerAnpassungsbedingung erzeugt dann der CAM-Speicher 26 ein Anpassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssignal auf der Leitung 64 bewirkt dann, daß über die Leitung 66 die Steuereinrichtung 18 ein verzögertes Kopplungsregister-Ansteuerungssignal erzeugt,
809816/1004 - 33 -
-S-
um auf der Leitung 48 an das Kopplungsregister 32 ein ausgewähltes, korrigiertes, ausgelesenes Datensignal abzugeben; bewirkt, daß über die Leitung 68 die Steuereinrichtung 18 ein verzögertes Anforderungs-Betätigungssignal erzeugt, wodurch auf der Leitung 56 an den Generator 58 ein verzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 angekoppelt wird; koppelt über die Leitung 52 das Sperr-Kontrollsignal an den Generator 50 an, wodurch die Schaffung eines Kontr-ollsignals auf der Leitung 51 verhindert wird; und koppelt über die Leitung 70 eine Ladeadressen-Sperrsignal auf sich selbst zurück, wodurch das Laden der Adresse auf der Leitung 28 in eine der inhaltadressierbaren Stellen in dem CAM-Speicher 26 verhindert ist.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher 10 die unkorrigierten, ausgelesenen Daten plus die zugeordneten Prüfbits, welche an den adressierbaren Speicheradressen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 26 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32 abgegeben. Bei Vorliegen eines unkorrigierbaren Fehlers in den ausgelesenen Daten verarbeitet die ECC-Schaltung 30 die unkorrigiert ausgelesenen Daten plus die Prüfbits auf der Leitung, um die unkorrigierbaren ausgelesenen Daten zu schaffen und sie über die Leitung 38 an das Kopplungsregister 32 abzugeben.
- 34 -
609816/1004
Durch die zeitliche Steuerung der Zeitsteuereinrichtung 18 wird, nachdem die für die korrgierten, ausgelesenen Daten erforderliche Zeit auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, korrigiertes, ausgelesenes Datensignal (ein verzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 48 an das Kopplungsregister 32 abgegeben. Etwa zur selben Zeit wird dann durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator 54 sowie an den Generator 50 und über die Leitung 73 an den CAM-Speicher 26 abgegeben. Wenn ein unkorrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 10, kein korrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 42, aber ein Ladeadressen-Sperrsignal auf der Leitung 20 vorhanden ist, werden ein entsprechendes Da ten paritäts-Fehlersignal, aber kein Kontr-ollsignal über die Leitungen 55 bzw. 51 an die Anforderungseinheit abgegeben, solange die Gruppenadresse auf der Leitung 28 nicht an einer der in haltsadressierbaren Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt ist dann die Zugriffsfolge an dem Speicher durchgeführt, und es kann ein neues CNP-Signal an die Leitung 16 abgegeben werden, um mit einer neuen Speicherbezugnahme zu beginnen. Wenn eine sich überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal zu demZeitpunkt begonnen werden, der durch das gestrichelte CNP-Signal 75 dargestellt ist.
Bei der in Fig.2f dargestellten nicht passenden Bedingung für unkorrigierbare Fehler geben die Anforderungseinheiten ihre
- 35 -
809816/1004
Prioritätsanforderungssignale über die Leitung 13 an die Prioritätslogik 12 und ihre RAM-Adressen über die Leitung 15 an das MAR-Register 14 ab. Wenn anschließend ein CNP-Signal über die Leitung 16 an die Prioritätslogik 12 abgegeben wird, wird der Anforderungseinheit mit der höchsten Priorität Priorität gewährt, wodurch auf der zugeordneten Leitung 22 dasSignal geschaffen wird, durch das die zugeordnete RAM-Adresse an das MAR-Register 14 angekoppelt wird.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 koppelt diese (12) über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 an, wobei das Einleitungssignal die zeitliche Steuerung beginnt, durch welche der Betrieb des Speichersystems der Fig.1 gesteuert wird. Durch die Steuereinrichtung 18 wird über die Leitung 61 als nächstes ein Ladeadressen-Signal an das MAR-Register 14 abgegeben, das die Adresse durchschaltet, welche der Anforderungseinheit zugeordnet ist, der in dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in das MAR-Register 14 geladene Adresse an die Leitung 23 abgegeben, wodurch die MAR-Gruppenadresse über die Leitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Als nächstes erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und gibt es über die Leitung 60 an den RAM-Speicher 10 ab und erzeugt ferner ein CAM-Einleitungssignal und gibt es über die Leitung 62 an den CAM-Speicher 26 ab. Bei Empfang des CAM-Einleitungssignals vergleicht der CAM-
- 36 -
809816/1004
Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Stelle des RAM-Speichers 10, welche vorher in dem CAM-Speicher 26 gespeichert worden sind, und wobei an den adressierbaren Stellen vorher korrigierbare Fehler festgestellt worden sind. Bei einem nicht passenden bzw. entsprechendes Signal erzeugt der CAM-Speicher 26 ein nicht passendes bzw. entsprechendes Signal und gibt es an die Leitung 64 ab. Ein nicht passendes bzw. entsprechendes Signal auf der Leitung 64 bewirkt, daß über die Leitung 66 die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches auf der Leitung 46 an das Kopplungsregister 32 ein ausgewähltes, unkorrigiertes ausgelesenes Datensignal abgegeben wird; bewirkt ferner, daß über die Leitung 68 die Steuereinrichtung 18 ein unverzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 an dem Generator 58 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 abgegeben wird; koppelt über die Leitung 52 ein Sperr-Kontrollsignal an den Generator 50 für korrigierbare Fehlersignale an; und koppelt über die Leitung 70 ein Sperr-Ladeadressensignal auf sich selbst zurück.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher 10 die unkorrigiert ausgelesenen Daten plus die zugeordneten Prüfbits, welche an der adressierbaren Speicheradresse in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36 an die ECC-Schaltung
- 37 -
609816/1004
30 und die unkorrigierten, ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32 an. Bei einem unkorrigierbaren Fehler in den ausgelesenen Daten verarbeitet die ECC-Schaltung 30 die unkorrigierten, ausgelesenen Daten plus die Prüfbits auf der Leitung 36, um ein unkorrigierbares ,ausgelesenes Datenfehlersignal zu erzeugen und über die Leitung 40 an den Generator 54 für unkorrigierbare Fehlersignale anzukoppeln und um das unkorrigierbare ,ausgelesene Signal zu schaffen und die Leitung 38 an das Kopplungsregister 32 anzukoppeln.
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die unkorrigierten, ausgelesenen Daten erforderliche Zeit auf der Leitung 38 verfügbar ist, ein ausgewähltes, unkorrigiertes, ausgelesenes Datensignal (ein unverzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 46 an das Kopplungsregister 72 abgegeben. Etwa zur selben Zeit wird dann durch die zeitliche Steuerung der Steuereinrichtung 18 auch ein Fehlersigna1-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator 54 für unkorrigierbare Fehlersignale sowie an den Generator 50 für korrigierbare Fehlersignale und über die Leitung 73 an den CAM-Speicher 26 abgegeben. Wenn ein unkorrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 40, kein korrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 42, aber ein Ladeadressensignal auf der Leitung 43 vorhanden ist, werden ein entsprechendes Datenparitäts-Fehlersignal, aber kein Kontrollsignal über die Leitungen 55 bzw. 51 an die Anforderungseinheit abgegeben, so-
809816/1004 " 38 "
lange die Gruppenadresse auf der Leitung 28 nicht an einer der inhaltsadressierbaren Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt ist dann die Zugriffsfolge an dem Speicher durchgeführt, und es kann ein neues CNP-Signal auf die Leitung 16 gegeben werden, um eine neue Speicherbezugsnahme zu beginnen. Wenn eine überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden, der durch das gestrichelte CNP-Signal 74 dargestellt ist.
Ende der Beschreibung
609816/1004

Claims (5)

  1. DR. BERG DIPL. -NG. STAPF DIPL-ING. SCHWABE DR. DR. SANDMAIR
    PATENTANWÄLTE 8 MÜNCHEN 86. POSTFACH 8602 45
    Anwaltsakte: 28 488
    Patentansprüche
    /i.jFehlerkorrektursystem mit einer bedingten Umgehung für einen adressierbaren Hauptspeicher, gekennzeichnet durch
    ein Speicheradressenregister (MAR 14)fum eine Mehrbitadresse aufzunehmen, um eine zugeordnete Speicherstelle von adressierbaren Speicherstellen eines Hauptspeichers zu adressieren; einen Hauptspeicher, der an das Speicheradressenregister MAR 14) angekoppelt ist, und eine Anzahl adressierbarer Speicherstellen aufweist, wobei jede adressierbareSpeicherstelle eine Anzahl Speicherzellen aufweist, in welcher eine Anzahl nicht korrigierter, ausgelesener Bits und eine Anzahl zugeordneter Prüfbits gespeichert ist;
    einen inhaltsadressierten Speicher (CAM 26), der an das Speicheradressenregister (MAR 14) angekoppelt ist und eine Anzahl inhaltsadressierter Speicherstellen aufweist, von welchen jede eine Anzahl Speicherz eilen aufweist, und wobei in inhaltsadressierten Speicherstellen eine Anzahl Adressenbits gespeichert sind, die eine Adresse einer adressierbaren Speicher-
    r <ι«·>ι imi; 72 * München 10. MauerkirthÄiAWeis*' ■; TUnten* Bayerische Vereinsbank München 4SJ100
    WOAi Tetctremme: BERGSTAPFPATENT Manchen Hypo-Bink Manchen 3190002624
    >J»3310 TELEX: 05245t« BERG ti Postscheck München 65343-KM
    ORIGINAL INSPECTED
    stelle in dem Hauptspeicher einerEinrichtung festlegen, die den inhaltsadressierbaren Speicherstellen zugeordnet ist, um eine Anzeige des Vergleichs der in dem Hauptadressenregister (MAR 14) gespeicherten Adressenbits mit den in einer der zugeordneten Speicherstellen der inhaltsadressierbaren Speicherstellen gespeicherten Adressenbits zu schaffen; eine logische Fehlerfühl- und Korrekturschaltung (ECC 30) , die an den Hauptspeicher angekoppelt ist und die nicht korrigierten, ausgelesenen Bits sowie die zugeordneten Prüfbits von einer adressierbaren Stelle aufnimmt, die durch die in dem Hauptspeicher,,register (MAR 14) gespeicherte Adresse adressiert ist, um korrigierte, ausgelesene Bits zu schaffen; ein Kopplungsregister (32) , das mit dem Hauptspeicher verbunden ist, um die unkorrigierten, ausgelesenen Bits von der adressierten, adressierbaren Speicherstelle in dem Hauptspeicher aufzunehmen,und an die logische Fehlerfühl- und Korrekturschaltung (ECC 30) angekoppelt ist, um die korrigierten, ausgelesenen Bits von der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) zu erhalten;
    eine Steuereinrichtung (18), die an den inhaltsadressierten Speicher (CAM 26) angekoppelt ist, um einen ersten, entsprechend frühen Kopplungsregister-Ansteuerimpuls an das Kopplungsregister (32) abzugeben, um die unkorrigierten, ausgelesenen Bits in dem Kopplungsregister (32) anzukoppeln, wenn der Vergleich eine passende Bedingung ergibt, welche eine Festlegung anzeigt, daß die in dem Speicheradressenregister (MAR 14) gespeichertenAdressenbits in einer zugeordneten Speicheradresse
    8098\B/100A
    I der inhaltsadressierbaren Speicheradressen gespeichert sind, I oder um andererseits einen zweiten, entsprechend späteren Kopplungsregister-Ansteuerimpuls an das Kopplungsregister (32) abzugeben, um die korrigierten, ausgelesenen Bits an das Kopplungsregister (32) anzukoppeln, wenn der Vergleich eine passende Bedingung ergibt, die eine Festlegung anzeigt, daß die in dem Speicheradressenregister (MAR 14) gespeicherten Adressenbits nicht in einer zugeordneten Speicherstelle der inhaltsadressierbaren Speicherstellen gespeichert sind, wobei der erste Ansteuerungsimpuls den Fehlerfühl- und Korrekturbetrieb der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) umgeht, welcher eine erste ,verhältnismäßig schnelle Speicherzugriffszeit schafft, während der zweite Ansteuerimpuls den Fehlerfühl- und Korrekturbetrieb der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) nicht umgeht, welche eine zweite, entsprechend langsame Speicherzugriff szeit schafft, welche alle durch den Vergleich festgelegt sind.
  2. 2. System nach Anspruch 1, gekennzeichnet durch einen Generator für ein Prüf- oder Kontrollsignal, der mit der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) und dem inhaltsadressierbaren Speicher (CAM 26) verbunden ist, um ein Prüf- oder Steuersignal zu erzeugen, wenn die logische Fehlerfühl- und Korrekturschaltung (ECC 30) festlegt, daß ein korrigierbarer Fehler in den unkorrigierten, ausgelesenen Bits vorhanden ist, und der inhaltsadressierbare Speicher (CAM 26)
    BD9&1S/1004
    eine passende Bedingung festlegt, und durch eine Anforderungseinrichtung, an die das Prüf- oder Kontrollsignal zur Durchführung des Vergleichs angekoppelt wird.
  3. 3. System nach Anspruch 2, gekennz eichne t durch eine ein Paritätsfehlersignal erzeugende Einrichtung, die mit der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) verbunden ist, um ein Paritätsfehlersignal an die Anforderungseinrichtung anzukoppeln, wenn die logische Fehlerfühl- und Korrektureinrichtung (ECC 30) festlegt, daß ein unkorrigierbarer Fehler in den unkorrigierten, ausgelesenen Bits vorhanden ist.
  4. 4. Fehlerkorrektursystem mit einer bedingten Umgehung für einen adressierbaren Hauptspeicher, insbesondere nach Anspruch 1, gekennzeichnet durch einen Hauptspeicher mit einer Anzahl adressierbarer Speicherstellen, die jeweils eine Anzahl Speicherzellen aufweist, in welchen eine Anzahl Datenbits und eine Anzahl zugeordneter Prüfbits gespeichert sind;
    ein Speicheradressenregister (MAR 14) zur Aufnahme und Speicherung einer Mehrbitadresse, welche mit dem Hauptspeicher verbunden ist, um eine zugeordnete Speicheradresse der adressierbaren Speicheradressen des Hauptspeichers zu adressieren; eine logische Fehlerkorrektureinrichtung (ECC 30) ,die mit dem Hauptspeicher verbunden ist und die die unkorrigierten Daten— bits sowie die Prüf bits von einer adressierbaren .Stelle erhält,
    809816/1004
    welche durch die Adresse adressiert ist, die in dem Speicheradressenregister (MAR 14) gespeichert ist, um korrigierte Datenbits zu erzeugen;
    ein Kopplungsregister (32), das mit dem Hauptspeicher verbunden ist, um die unkorrigierten Datenbits von der adressierten, adressierbaren Speicherstelle aus in dem Hauptspeicher aufzunehmen, und der an die logische Fehlerkorrektureinrichtung (ECC 30) angekoppelt ist, um die korrigierten Datenbits von der logischen Fehlerfühleinrichtung (ECC 30) aufzunehmen; einen inhaltsadressierbaren Speicher (CAM 26) mit einer Anzahl inhaltsadressierbarer Stellen, von denen jede eine Anzahl Speicherzellen aufweist, in welchen eine Anzahl Adressenbits gespeichert sind, die eine Adresse einer adressierbaren Speicherstelle in dem Hauptspeicher und einer den Speicherzellen zugeordneten Einrichtung festlegen, um andererseits den Vergleich;.: der Adressenbits, die in dem Speicheradressenregister (MAR 14) gespeichert sind, und um die Adressenbits anzuzeigen, die in der zugeordneten Speicherstelle der inhaltsadressierbaren Speicherstellen gespeichert sind;
    eine Zeitsteuereinrichtung (38). die mit dem Hauptspeicher verbunden ist, um das Auslesen der adressierten Speicherstelle in dem Hauptspeicher einzuleiten; und
    eine Einrichtung, die den inhaltsadressierbaren Speicher (CAM 26) mit der Zeitsteuereinrichtung (18) verbindet, um abwechselnd die unkorrigierten Datenbits mit einer verhältnismäßig schnellen Speicherzugriffszeit oder die korrigierten Datenbits mit einer verhältnismäßig langsamen Speicherzugriffszelt zu dem
    809816/1004
    — ο
    Kopplungsregister (32) als Ergebnis der wechselnden anpassenden Anzeigen durchzugeben.
  5. 5. System nach Anspruch 4, gekennzeichnet
    durch einen Generator für ein Prüf- oder Steuersignal, der
    mit der logischen Fehlerkorrektureinrichtung (ECC 30) und dem inhaltsadressierbaren Speicher (CAM 26) verbunden ist, um ein Prüf- oder Kontrollsignal zu erzeugen, wenn die logische Fehlerkorrektureinrichtung (ECC 30) festlegt, daß ein korrigierbarer Fehler in den unkorrigierten Datenbits vorhanden ist,
    und der inhaltsadressierbare Speicher (CAM 26) eine passende
    Anzeige feststellt.
    8098^6/1004
DE2746805A 1976-10-18 1977-10-18 Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers speichernden Assoziativspeicher Expired DE2746805C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/733,687 US4058851A (en) 1976-10-18 1976-10-18 Conditional bypass of error correction for dual memory access time selection

Publications (2)

Publication Number Publication Date
DE2746805A1 true DE2746805A1 (de) 1978-04-20
DE2746805C2 DE2746805C2 (de) 1984-01-26

Family

ID=24948711

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2746805A Expired DE2746805C2 (de) 1976-10-18 1977-10-18 Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers speichernden Assoziativspeicher

Country Status (3)

Country Link
US (2) US4058851A (de)
JP (1) JPS5350624A (de)
DE (1) DE2746805C2 (de)

Families Citing this family (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
US4333142A (en) * 1977-07-22 1982-06-01 Chesley Gilman D Self-configurable computer and memory system
US4172281A (en) * 1977-08-30 1979-10-23 Hewlett-Packard Company Microprogrammable control processor for a minicomputer or the like
IT1089225B (it) * 1977-12-23 1985-06-18 Honeywell Inf Systems Memoria con dispositivo rivelatore e correttore a intervento selettivo
DE2811318C2 (de) * 1978-03-16 1983-02-17 Ibm Deutschland Gmbh, 7000 Stuttgart Einrichtung zur Übertragung und Speicherung eines Teilwortes
US4225959A (en) * 1978-08-04 1980-09-30 Honeywell Information Systems Inc. Tri-state bussing system
DE2915159A1 (de) * 1978-08-04 1980-02-21 Honeywell Inf Systems Verfahren und vorrichtung zur fehlerkorrektur bei datenverarbeitungssystemen
US4410988A (en) * 1978-08-04 1983-10-18 Honeywell Information Systems Inc. Out of cycle error correction apparatus
US4366540A (en) * 1978-10-23 1982-12-28 International Business Machines Corporation Cycle control for a microprocessor with multi-speed control stores
US4290105A (en) * 1979-04-02 1981-09-15 American Newspaper Publishers Association Method and apparatus for testing membership in a set through hash coding with allowable errors
FR2453467A1 (fr) * 1979-04-06 1980-10-31 Cii Honeywell Bull Procede et systeme d'exploitation d'une memoire adressable permettant d'associer a volonte des extensions aux donnees contenues dans la memoire
FR2453468A1 (fr) * 1979-04-06 1980-10-31 Cii Honeywell Bull Procede et systeme d'exploitation d'une memoire adressable permettant d'associer a volonte des qualificatifs aux donnees contenues dans la memoire
US4255808A (en) * 1979-04-19 1981-03-10 Sperry Corporation Hard or soft cell failure differentiator
US4310901A (en) * 1979-06-11 1982-01-12 Electronic Memories & Magnetics Corporation Address mapping for memory
US4254476A (en) * 1979-06-25 1981-03-03 Sanders Associates, Inc. Associative processor
DE2925966C2 (de) * 1979-06-27 1982-10-28 Siemens AG, 1000 Berlin und 8000 München Verfahren und Anordnung zur automatischen Erzeugung eines Gültigkeitssignals für aus einem Speicher mit wahlfreiem Zugriff gelesene Datenworte
US4336611A (en) * 1979-12-03 1982-06-22 Honeywell Information Systems Inc. Error correction apparatus and method
US4251494A (en) * 1979-12-21 1981-02-17 Exxon Research & Engineering Co. Process for removing acidic compounds from gaseous mixtures using a two liquid phase scrubbing solution
SE430733B (sv) * 1980-03-24 1983-12-05 Ellemtel Utvecklings Ab Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp
US4360891A (en) * 1980-04-14 1982-11-23 Sperry Corporation Address and data interface unit
US4485435A (en) * 1981-03-09 1984-11-27 General Signal Corporation Memory management method and apparatus for initializing and/or clearing R/W storage areas
US4468729A (en) * 1981-06-29 1984-08-28 Sperry Corporation Automatic memory module address assignment system for available memory modules
US4497020A (en) * 1981-06-30 1985-01-29 Ampex Corporation Selective mapping system and method
US4450524A (en) * 1981-09-23 1984-05-22 Rca Corporation Single chip microcomputer with external decoder and memory and internal logic for disabling the ROM and relocating the RAM
US4455655A (en) * 1981-09-28 1984-06-19 Hewlett-Packard Company Real time fault tolerant error correction mechanism
JPH0654586B2 (ja) * 1981-10-21 1994-07-20 富士通株式会社 トラックバイト保証方法
US4456996A (en) * 1981-12-02 1984-06-26 Bell Telephone Laboratories, Incorporated Parallel/series error correction circuit
JPS5958547A (ja) * 1982-09-28 1984-04-04 Fujitsu Ltd マイクロプログラム制御装置のエラ−処理方式
US4527272A (en) * 1982-12-06 1985-07-02 Tektronix, Inc. Signature analysis using random probing and signature memory
WO1984004184A1 (en) * 1983-04-14 1984-10-25 Convergent Technologies Inc Clock stretching circuitry
US4604750A (en) * 1983-11-07 1986-08-05 Digital Equipment Corporation Pipeline error correction
JPS61134988A (ja) * 1984-12-04 1986-06-23 Toshiba Corp 半導体メモリにおける誤り検出訂正機能制御系
US4758982A (en) * 1986-01-08 1988-07-19 Advanced Micro Devices, Inc. Quasi content addressable memory
US4803617A (en) * 1986-02-10 1989-02-07 Eastman Kodak Company Multi-processor using shared buses
US4780809A (en) * 1986-08-08 1988-10-25 Amdahl Corporation Apparatus for storing data with deferred uncorrectable error reporting
EP0259859B1 (de) * 1986-09-10 1992-12-02 Nec Corporation Informationsverarbeitungssystem, fähig zur Verminderung ungültiger Speicheroperationen durch Erkennung von Hauptspeicherfehlern
US4852100A (en) * 1986-10-17 1989-07-25 Amdahl Corporation Error detection and correction scheme for main storage unit
IT1202527B (it) * 1987-02-12 1989-02-09 Honeywell Inf Systems Sistema di memoria e relativo apparato di rivelazione-correzione di errore
US4851993A (en) * 1987-04-20 1989-07-25 Amdahl Corporation Cache move-in bypass
US4800302A (en) * 1987-07-17 1989-01-24 Trw Inc. Redundancy system with distributed mapping
JPH0766340B2 (ja) * 1987-12-25 1995-07-19 松下電器産業株式会社 演算装置
JPH02166700A (ja) * 1988-12-15 1990-06-27 Samsung Electron Co Ltd エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置
CA2030404A1 (en) * 1989-11-27 1991-05-28 Robert W. Horst Microinstruction sequencer
US5134619A (en) * 1990-04-06 1992-07-28 Sf2 Corporation Failure-tolerant mass storage system
EP0446534A3 (en) * 1990-03-16 1992-08-05 John Fluke Mfg. Co., Inc. Method of functionally testing cache tag rams in limited-access processor systems
US5287363A (en) * 1991-07-01 1994-02-15 Disk Technician Corporation System for locating and anticipating data storage media failures
JP2568031B2 (ja) * 1992-07-17 1996-12-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 誤り検出及び訂正システム
US5490149A (en) * 1993-12-28 1996-02-06 International Business Machines Corporation Tactical read error recovery strategy based on dynamic feedback
US5535226A (en) * 1994-05-31 1996-07-09 International Business Machines Corporation On-chip ECC status
EP0704854B1 (de) * 1994-09-30 1999-12-01 STMicroelectronics S.r.l. Speichergerät mit Fehlerdetektion und -korrektur und Verfahren zum Schreiben und Löschen des Speichergeräts
US5701313A (en) * 1995-02-24 1997-12-23 Unisys Corporation Method and apparatus for removing soft errors from a memory
US5666371A (en) * 1995-02-24 1997-09-09 Unisys Corporation Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements
US5596716A (en) * 1995-03-01 1997-01-21 Unisys Corporation Method and apparatus for indicating the severity of a fault within a computer system
US5511164A (en) * 1995-03-01 1996-04-23 Unisys Corporation Method and apparatus for determining the source and nature of an error within a computer system
EP0766174B1 (de) * 1995-09-29 2002-05-22 STMicroelectronics S.r.l. Speicheranordnung mit verbessertem Ergebnis und verbesserter Zuverlässigkeit
US6148364A (en) * 1997-12-30 2000-11-14 Netlogic Microsystems, Inc. Method and apparatus for cascading content addressable memory devices
US6199140B1 (en) * 1997-10-30 2001-03-06 Netlogic Microsystems, Inc. Multiport content addressable memory device and timing signals
US6240485B1 (en) 1998-05-11 2001-05-29 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a depth cascaded content addressable memory system
US6219748B1 (en) 1998-05-11 2001-04-17 Netlogic Microsystems, Inc. Method and apparatus for implementing a learn instruction in a content addressable memory device
US6381673B1 (en) 1998-07-06 2002-04-30 Netlogic Microsystems, Inc. Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US6892272B1 (en) 1999-02-23 2005-05-10 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a content addressable memory device
US6499081B1 (en) 1999-02-23 2002-12-24 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a segmented content addressable memory device
US6539455B1 (en) 1999-02-23 2003-03-25 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a ternary content addressable memory device
US6574702B2 (en) 1999-02-23 2003-06-03 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a content addressable memory device
US6460112B1 (en) 1999-02-23 2002-10-01 Netlogic Microsystems, Llc Method and apparatus for determining a longest prefix match in a content addressable memory device
US6137707A (en) * 1999-03-26 2000-10-24 Netlogic Microsystems Method and apparatus for simultaneously performing a plurality of compare operations in content addressable memory device
US6944709B2 (en) 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US6567340B1 (en) 1999-09-23 2003-05-20 Netlogic Microsystems, Inc. Memory storage cell based array of counters
US6934795B2 (en) 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US7110407B1 (en) 1999-09-23 2006-09-19 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system using enable signals
US7487200B1 (en) 1999-09-23 2009-02-03 Netlogic Microsystems, Inc. Method and apparatus for performing priority encoding in a segmented classification system
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US6700827B2 (en) 2001-02-08 2004-03-02 Integrated Device Technology, Inc. Cam circuit with error correction
US7257763B1 (en) 2001-08-03 2007-08-14 Netlogic Microsystems, Inc. Content addressable memory with error signaling
US7237156B1 (en) 2001-08-03 2007-06-26 Netlogic Microsystems, Inc. Content addressable memory with error detection
US6597595B1 (en) 2001-08-03 2003-07-22 Netlogic Microsystems, Inc. Content addressable memory with error detection signaling
US6914795B1 (en) 2001-08-03 2005-07-05 Netlogic Microsystems, Inc. Content addressable memory with selective error logging
US7283380B1 (en) 2001-08-03 2007-10-16 Netlogic Microsystems, Inc. Content addressable memory with selective error logging
US7002823B1 (en) 2001-08-03 2006-02-21 Netlogic Microsystems, Inc. Content addressable memory with simultaneous write and compare function
US7043673B1 (en) 2001-08-03 2006-05-09 Netlogic Microsystems, Inc. Content addressable memory with priority-biased error detection sequencing
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US6978343B1 (en) 2002-08-05 2005-12-20 Netlogic Microsystems, Inc. Error-correcting content addressable memory
US7877647B2 (en) * 2003-05-23 2011-01-25 Hewlett-Packard Development Company, L.P. Correcting a target address in parallel with determining whether the target address was received in error
US6987684B1 (en) 2003-07-15 2006-01-17 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein
US7193876B1 (en) 2003-07-15 2007-03-20 Kee Park Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors
US6870749B1 (en) 2003-07-15 2005-03-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors
US7304875B1 (en) 2003-12-17 2007-12-04 Integrated Device Technology. Inc. Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same
US7797609B2 (en) * 2004-08-19 2010-09-14 Unisys Corporation Apparatus and method for merging data blocks with error correction code protection
US7304873B1 (en) 2005-01-25 2007-12-04 Netlogic Microsystems, Inc. Method for on-the-fly error correction in a content addressable memory (CAM) and device therefor
US7426672B2 (en) 2005-04-28 2008-09-16 International Business Machines Corporation Method for implementing processor bus speculative data completion
US7430703B1 (en) * 2005-05-24 2008-09-30 Xilinx, Inc. Error correction for multiple word read
US7757152B2 (en) * 2005-08-18 2010-07-13 Hewlett-Packard Development Company, L.P. Data corruption scrubbing for content addressable memory and ternary content addressable memory
KR101375955B1 (ko) 2006-05-12 2014-03-18 애플 인크. 메모리 디바이스 내의 왜곡 추정 및 상쇄
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
JP4891704B2 (ja) * 2006-08-28 2012-03-07 株式会社東芝 半導体記憶装置
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
KR20090087077A (ko) * 2006-11-21 2009-08-14 프리스케일 세미컨덕터, 인크. Ｅｃｃ-유닛 및 부가 프로세싱 장치를 갖는 메모리 시스템
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US8429493B2 (en) * 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8051358B2 (en) 2007-07-06 2011-11-01 Micron Technology, Inc. Error recovery storage along a nand-flash string
US8065583B2 (en) 2007-07-06 2011-11-22 Micron Technology, Inc. Data storage with an outer block code and a stream-based inner code
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
WO2009050703A2 (en) 2007-10-19 2009-04-23 Anobit Technologies Data storage in analog memory cell arrays having erase failures
WO2009063450A2 (en) 2007-11-13 2009-05-22 Anobit Technologies Optimized selection of memory units in multi-unit memory devices
US8327245B2 (en) * 2007-11-21 2012-12-04 Micron Technology, Inc. Memory controller supporting rate-compatible punctured codes
US8046542B2 (en) 2007-11-21 2011-10-25 Micron Technology, Inc. Fault-tolerant non-volatile integrated circuit memory
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) * 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
JP5259343B2 (ja) * 2008-10-31 2013-08-07 株式会社東芝 メモリ装置
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) * 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US8553441B1 (en) 2010-08-31 2013-10-08 Netlogic Microsystems, Inc. Ternary content addressable memory cell having two transistor pull-down stack
US8625320B1 (en) 2010-08-31 2014-01-07 Netlogic Microsystems, Inc. Quaternary content addressable memory cell having one transistor pull-down stack
US8582338B1 (en) 2010-08-31 2013-11-12 Netlogic Microsystems, Inc. Ternary content addressable memory cell having single transistor pull-down stack
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8990631B1 (en) 2011-03-03 2015-03-24 Netlogic Microsystems, Inc. Packet format for error reporting in a content addressable memory
US8837188B1 (en) 2011-06-23 2014-09-16 Netlogic Microsystems, Inc. Content addressable memory row having virtual ground and charge sharing
US8773880B2 (en) 2011-06-23 2014-07-08 Netlogic Microsystems, Inc. Content addressable memory array having virtual ground nodes
US9021336B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages
US9021337B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive
US9047214B1 (en) 2012-05-22 2015-06-02 Pmc-Sierra, Inc. System and method for tolerating a failed page in a flash device
US9183085B1 (en) 2012-05-22 2015-11-10 Pmc-Sierra, Inc. Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency
US8788910B1 (en) 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
US9021333B1 (en) 2012-05-22 2015-04-28 Pmc-Sierra, Inc. Systems and methods for recovering data from failed portions of a flash drive
US8972824B1 (en) 2012-05-22 2015-03-03 Pmc-Sierra, Inc. Systems and methods for transparently varying error correction code strength in a flash drive
US8996957B1 (en) 2012-05-22 2015-03-31 Pmc-Sierra, Inc. Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US8793556B1 (en) 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
US9577673B2 (en) 2012-11-08 2017-02-21 Micron Technology, Inc. Error correction methods and apparatuses using first and second decoders
US9026867B1 (en) 2013-03-15 2015-05-05 Pmc-Sierra, Inc. Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory
US9053012B1 (en) 2013-03-15 2015-06-09 Pmc-Sierra, Inc. Systems and methods for storing data for solid-state memory
US9081701B1 (en) 2013-03-15 2015-07-14 Pmc-Sierra, Inc. Systems and methods for decoding data for solid-state memory
US9208018B1 (en) 2013-03-15 2015-12-08 Pmc-Sierra, Inc. Systems and methods for reclaiming memory for solid-state memory
US9009565B1 (en) 2013-03-15 2015-04-14 Pmc-Sierra, Inc. Systems and methods for mapping for solid-state memory
US9477550B2 (en) 2013-10-24 2016-10-25 Globalfoundries Inc. ECC bypass using low latency CE correction with retry select signal
KR102453437B1 (ko) * 2018-01-25 2022-10-12 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599146A (en) * 1968-04-19 1971-08-10 Rca Corp Memory addressing failure detection
US3800286A (en) * 1972-08-24 1974-03-26 Honeywell Inf Systems Address development technique utilizing a content addressable memory
US3917933A (en) * 1974-12-17 1975-11-04 Sperry Rand Corp Error logging in LSI memory storage units using FIFO memory of LSI shift registers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599146A (en) * 1968-04-19 1971-08-10 Rca Corp Memory addressing failure detection
US3800286A (en) * 1972-08-24 1974-03-26 Honeywell Inf Systems Address development technique utilizing a content addressable memory
US3917933A (en) * 1974-12-17 1975-11-04 Sperry Rand Corp Error logging in LSI memory storage units using FIFO memory of LSI shift registers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
The Bell System Journal, Band XXVI, April 1950, S.147-160 *

Also Published As

Publication number Publication date
DE2746805C2 (de) 1984-01-26
US4112502A (en) 1978-09-05
US4058851A (en) 1977-11-15
JPS5350624A (en) 1978-05-09

Similar Documents

Publication Publication Date Title
DE2746805A1 (de) Fehlerkorrektursystem mit einer bedingten umgehung fuer einen adressierbaren hauptspeicher
DE19782077B4 (de) Verfahren und Vorrichtung zum Korrigieren eines Mehrpegelzellenspeichers durch Verwendung fehlerlokalisierender Codes
DE3115541C2 (de)
DE102020115736A1 (de) Halbleiterspeichervorrichtung und Verfahren zum Betreiben der Halbleiterspeichervorrichtungen
DE102007008180B4 (de) Halbleiterspeicherelement, Speichersystem und Daten-Sende-/Empfangssystem
DE3317160C2 (de)
DE3603926A1 (de) Halbleiter-speicherelement
DE3128729C2 (de) Halbleiter-Speichersystem
DE19741174A1 (de) Speichertestgerät
DE3209679C2 (de)
DE3530591C2 (de)
DE102005052698A1 (de) Verfahren zur Verarbeitung von nichtflüchtig gespeicherten Daten
DE1549468A1 (de) Speicheranordnung fuer ein programmgesteuertes Datenverarbeitungssystem
DE2456709C2 (de) Schaltungsanordnung zur Fehlererkennung und -korrektur
DE2835533A1 (de) Verfahren zur durchfuehrung einer korrektur eines doppel-bit-fehlers, in einem speichersystem, das nur eine korrekturlogik fuer einen einzel-bit-fehler enthaelt, und vorrichtung zur durchfuehrung des verfahrens
DE3412677C2 (de)
DE19829234A1 (de) Prüfverfahren für einen Halbleiter-Datenspeicher und Halbleiter-Datenspeicher
WO2008068290A1 (de) Verfahren und halbleiterspeicher mit einer einrichtung zur erkennung von adressierungsfehlern
DE3045609A1 (de) Verfahren und schaltungsanordnung zur abgabe einer korrigierten datengruppe an eine bestimmungsschaltung
DE2053836C3 (de) Anordnung zur Korrektur von Fehlerbündeln in binär codierten Datengruppen
EP1222545B1 (de) Verfahren und schaltungsanordnung zum speichern von datenworten in einem ram modul
DE69627595T2 (de) Halbleiterspeicher und Verfahren zum Ersetzen einer redundanten Speicherzelle
DE3002048A1 (de) Verfahren und vorrichtung zur verbesserung der eingabe und ausgabe in einer datenverarbeitungsanlage
DE4433504C2 (de) Halbleiterspeichervorrichtung
EP0127118A1 (de) Speichersteueranordnung, insbesondere für fehlertolerantes Fernsprech-Vermittlungssystem

Legal Events

Date Code Title Description
OD Request for examination
OGA New person/name/address of the applicant
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: SCHWABE, H., DIPL.-ING. SANDMAIR, K., DIPL.-CHEM. DR.JUR. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN

8339 Ceased/non-payment of the annual fee