DE2818675A1 - Mikroprogrammierte einheit zur verwendung in einer datenuebertragungseinrichtung - Google Patents

Description

Mikroprogrammierte Einheit zur Verwendung in einer Datenübertragungseinrichtung

Die Erfindung bezieht sich auf einenükroprogrammierte Einheit nach dem Oberbegriff des Anspruchs 1 und fällt damit allgemein in das Gebiet der Datenübertragung und Datenfernverarbeitung.

Für die Datenfernverarbeitung bedient man sich gegenwärtig hauptsächlich des bestehenden Fernsprechnetzes und verwendet hierbei sowohl Leitungen, die im Wählnetz von der üblichen Fernsprech-Vermittlungsstelle geschaltet werden, als auch privilegierte festgeschaltete Leitungen zwischen zwei Endpunkten. Da jedoch die Fernsprechnetze nicht ursprünglich zur Eignung für den Datenverkehr entworfen sind, erlaubt diese hybride Verwendung keinen optimalen Datendienst und zwar weder vom Gesichtspunkt der Quantität noch vom Gesichtspunkt der Wartungskosten her. Im einzelnen ergeben sich die folgenden Nachteile:

- erhebliche Begrenzung der Datenübertragungsgeschwindigkeit;

- lange Zeitdauer zum Durchschalten eines Übertragungswegs;

- hohe Fehlerrate.

Zur Überwindung dieser Nachteile ist von CCITT (International Telegraph and Telephone Consultative Committee) international ein "Neues Daten-Netz", das allgemein mit NRD bezeichnet wird, mit folgenden Eigenschaften empfohlen worden:

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1) hohe Übertragungsgeschwindigkeit;

2) kurze Zeitspanne zum Durchschalten des Übertragungswegs; ■

3) Sicherstellung einer sehr niedrigen Fehlerrate;

4) Verwendung vollständig digitaler Neltze, die sowohl für die Übertragung als auch für die Schaltkennzeichen Bitgruppen (Formate) verwenden, die (wie in Italien) aus acht Bits bestehen: sechs Bits beziehen sich auf die Information und stammen vom Teilnehmer, zwei Bits beziehen sich auf-den Dienst und werden dem vom Teilnehmer erzeugten Informations-Datenfluß synchron hinzugefügt. Es resultiert auf der Leitung eine Übertragungsrate (Bruttobitrate) von 4/3 der Standard-Teilnehmergeschwindigkeit (Nettobitrate);

5) Basisbandverbindung zwischen der teilnehmerseitigen Datenübertragungseinrichtung (DÜE) und der Vermittlung.

Die Basisbandverbindung ist ausgesprochen wirtschaftlich, da bekanntlich ein Basisbandmodem weniger kompliziert und teuer ist als ein Modem im Sprechband, das nur auf einem üblichen Sprechkanal (300 bis 3400 Hz) übertragen kann.

Es ist jedoch hervorzuheben, daß eine Basisbandverbindung dann nicht möglich ist, wenn der Teilnehmer in erheblicher Entfernung, beispielsweise weiter als 10 km, von der nächsten Vermittlungsstelle sitzt, da für so hohe Entfernungen die Dämpfung der Datensignale auf der Leitung nicht gemeistert werden kann. Wird jedoch der Nachteil der Leitungsdämpfung durch die Einfügung von entlang der Leitung eingeschalteten Regeneratoren überwunden, so führt dies zu sehr kostspieligen Anlagen. Darüberhinaus existiert bisher kein kapillares Netz, das für Daten bestimmt ist, im Basisband arbeitet und allen Teilnehmern zur Verfügung steht. Dies bedeutet, daß gegenwärtig nur Teilnehmer mit einem Sitz sehr nahe an der Vermittlungsstelle den von CCITT für das Neue Daten-Netz vorgeschlagenen Dienst in Anspruch nehmen können. Die Verbindung entfernterer Teilnehmer über übliche Sprechbandkanäle erfordert hingegen die Verwendung teurer Sprechbandmodems.

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Diese Sprechbandmodems müssen außerdem, wenn die Teilnehmerrate beispielsweise 2400 Bits pro Sekunde beträgt, auf der Leitung gemäß den CCITT-Empfehlungen mit einer Bruttorate von 4/3 hiervon arbeiten, also mit 3200 Bits/s. Sprechbandmodems für einen Betrieb mit dieser Rate sind jedoch noch nicht im Handel erhältlich.

Demgegenüber löst die im Anspruch 1 gekennzeichnete mikroprogrammierte Einheit erfindungsgemäß diese Probleme und ermöglicht auch für entfernte Teilnehmer einen Anschluß an das Neue Daten-Netz mit Hilfe üblicher Fernsprechkanäle. Diese Einheit erlaubt es, den Dienst des Neuen Daten-Netzes allen Fernsprechteilnehmern unabhängig von ihrem Standort anzubieten. Die erfindungsgemäße mikroprogrammierte Einheit kann weiterhin, wenn sie durch eine Recheneinheit eines schnellen Mikroprozessors dargestellt ist, als Datensignal-Modem und als Datenübertragungseinheit (DÜE) gemäß den internationalen Empfehlungen X.21 und X.21 bis von CCITT arbeiten. Die Erfindung zeigt sich auch an dem anhand der mikroprogrammierten Einheit durchgeführten Verfahren.

Weitere Einzelheiten, Vorteile und Weiterbildungen ergeben sich aus den Unteransprüchen und aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigen:

Fig. 1 eine schematische Darstellung der Einfügung einer teilnehmerseitigen Datenübertragungseinrichtung AU und einer netzseitigen Datenübertragungseinrichtung AC, die mit der erfindungsgemäßen mikroprogrammierten Einheit ausgestattet sein können, in ein Datennetz;

Fig. 2 einen Blockschaltplan der Datenübertragungseinrichtung AU nach Fig. 1;

Fig. 3 einen ins einzelne gehenden Blockschaltplan eines Blocks UM in Fig. 2, der die erfindungsgemäße mikroprogrammierte Einheit darstellt; und

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Fig. 4 ein Ablaufdiagramm des Betriebs der Einheit UM nach Fig. 3.

Ein "Neues Daten-Netz" NRD (Fig.1) stellt ein Daten-Wählnetz dar, das sämtliche erforderlichen Schalt- und Multiplexgeräte enthält, die jedoch in der Zeichnung mit Ausnahme einer üblichen Einheit OC zum Daten-Multiplexieren nicht dargestellt sind. Die Einheit OC multiplexiert oder demultiplexiert in der Vermittlungsstelle den von verschiedenen Teilnehmern kommenden Datenfluß in einen einzigen Rahmen. Die Datenstation DSt-UV eines Teilnehmers befindet sich geographisch in der Nähe der Einheit OC. Die Datenstation DSt-UV umfaßt eine übliche synchrone Datenendeinrichtung DEE1 und eine übliche Datenübertragungseinrichtung DÜE1 (Netzterminal, Teilnehmerschaltung). Die Datenendeinrichtung DEE1 ist die tatsächliche Datenquelle des Teilnehmers und kann aus einer beliebigen "intelligenten" Endeinrichtung, etwa einem elektronischen Rechner, bestehen. Die Datenübertragungseinrichtung DÜE1 wirkt als Zwischenschaltung zwischen DEE1 und der Einheit OC, mit der sie über eine Basisbandverbindung 1 verbunden ist; sie paßt die Signalisierungen des Netzes den Signalisierungen der Datenendeinrichtung an und umgekehrt.

Die Datenstation DSt-UL eines geographischen weit von der Einheit OC ansässigen Teilnehmers enthält eine synchrone Datenendeinrichtung DEE2 analog der Datenendeinrichtung DEE1 und eine Datenübertragungseinrichtung AU (Netzterminal, Teilnehmerschaltung) , die über eine Verbindung 2 in beiden Richtungen wirksam mit der Datenendeinrichtung DEE2 verbunden ist. Die Datenübertragungseinrichtung AU bedient sich der Erfindung und wird später im einzelnen unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Sie dient als Zwischenschaltung mit analogen Funktionen wie die der Datenübertragungseinrichtung DÜE1 der Datenstation DSt-UV und dient außerdem der Mo-Demodulation, die für eine Sprechbandübertragung notwendig ist, die beispielsweise aus einem Paar Teilnehmer-Fernsprechschleifen 3, einer oder mehreren

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frequenzmultiplexen Strecken (FDM-Abschnitten), die insgesamt mit CF bezeichnet sind, und einem Paar Vermittlungsstellen-Schleifen 4 besteht.

Eine Vermittlungsstellen- oder vermittlungsknotenseitige, also NRD-seitige Datenübertragungseinrichtung AC hat einen Aufbau gleich demjenigen der Datenübertragungseinrichtung AU. Die Einrichtung AC macht von der Erfindung Gebrauch und wird später im einzelnen im Zusammenhang mit den Fig. 2 und 3 beschrieben. Sie hat die Funktionen der Mo-Demodulation analog und komplementär der von AU durchgeführten Mo-Demodulation und außerdem der Schnittstelle zwischen der Sprechbandleitung 3, CF, 4 und der Einheit OC, mit der die 'NRD-seitige Datenübertragungseinrichtung AC über eine Verbindung 55 verbunden ist. Es sei erwähnt, daß ebenso wie für AU die Schnittstellen-Operationen keine Signalverarbeitung beinhalten, sondern nur die erforderliche Anpassung der elektrischen Signale. Über die Verbindung 55 lauft ein bidirektionaler Datenfluß und von OC nach AC ein Zeitsignal.

Die Einrichtungen DEE1, DEE2, DÜE1 und OC sind dem Fachmann an sich bekannt und in ihrem Aufbau für das Verständnis der Erfindung nicht von Interesse. Sie werden deshalb hier nicht im einzelnen beschrieben.

Wie in Fig. 2 dargestellt, gehören zur Datenübertragungseinrichtung AU eine übliche in beiden Richtungen wirksame Zwischenschaltung IN, die auf der Grundlage von Charakteristiken gemäß den Empfehlungen X.26, X.27 von CCITT die auf der Verbindung 2 liegenden, von DEE2 (Fig.1) erzeugten oder empfangenen Signale elektrisch so anpaßt, daß sie mit den elektrischen Charakteristiken kompatibel sind, die von den Signalen gefordert werden, welche von den anderen Blöcken der teilnehmerseitigen Datenübertragungseinrichtung AU verarbeitet werden. An die Zwischenschaltung IN schließen sich ein normales Eingangsregister RI und ein normales- Ausgangsregister RU an, die für die hindurchtretenden

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Signale als Pufferspeicher und Synchronisierer wirken. RI und RU v/erden durch Signale T3 und T^- zeitgesteuert, die später beschrieben werden, und führen außerdem noch Funktionen der Parallel-Serien-Umsetzung und der Serien-Parallel-Umsetzung der von ihnen verarbeiteten Daten aus. Zur Einrichtung gehören weiterhin ein Digital/Analog-Umsetzer D/A und ein Analog/Digital-Umsetzer A/D von üblichem Aufbau sowie eine Tast- und Halteschaltung SH für die von der Leitung kommenden Analogsignale, wobei diese Schaltungen D/A, A/D und SH von einem später genauer beschriebenen Signal T2 zeitgesteuert v/erden, und eine Eingangs-Analogschaltung FI sowie eine Ausgangs-Analogschaltung FU, die als Zwischenschaltungen zu den Fernsprechschleifen 3 wirken und als Eingangs- bzw. Ausgangs-Kanalfilter dienen.

Zur Einrichtung AU gehört weiterhin eine komplexe mikroprogrammierte logische Einheit UM, die den Kern der Einrichtung AU bildet und Gegenstand der Erfindung ist. Die Einheit UM, die später unter Bezugnahme auf Fig. 3 im einzelnen beschrieben wird, ist über Verbindungen 15 und 5 bzw. eine Verbindung β mit den Registern RU und RI und über Verbindungen 15, 7 bzw. eine Verbindung 8 mit den Umsetzern D/A und A/D verbunden.

Die NRD-seitige Datenübertragungseinrichtung AC gemäß Fig. 1 hat den gleichen Aufbau wie die soeben beschriebene Einrichtung AU mit den einzigen Unterschieden, daß die Zwischenschaltung IN von AU einen Dialog mit der Datenendeinrichtung DEE2 führt und somit mit der Nettorate arbeitet, die die Standard-Teilnehmerrate ist, während die entsprechende Zwischenschaltung in der Einrichtung AC den Dialog mit der Einheit OC führt und somit mit der Bruttorate des Datenflusses im Netz NRD arbeitet, und daß die Einrichtung AC die Zeitsignale unmittelbar von der Vermittlungszentrale von NRD empfängt und somit direkt an die Vermittlungszeiten gekettet ist, während die Einrichtung AU die Synchronisation dem Datenfluß entnimmt, der von der Leitung, also den Schleifen 3, 4 und den Abschnitten CF kommt, und seinerseits die Datenendein-

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richtung DEE2 so synchronisiert, daß sie zum Vermittlungstakt paßt. Während also AU eine später im Zusammenhang mit Fig.'3 beschriebene phasenverriegelte Schleife PLL benötigt, wird AC unmittelbar vom Vermittlungstakt geführt und benötigt somit keine Schleife PLL, wodurch diese NRD-seitige Datenübertragungseinrichtung einfacher und von dieser Aufgabe befreit ist.

Die Einheit UM umfaßt gemäß Fig. 3 drei Blöcke, nämlich eine Steuerschaltung UC, eine Verarbeitungsschaltung UE und eine Zeitgeberschaltung UT.

Die Steuerschaltung UC besteht aus einem Festwertspeicher MM, in dem ein geordneter Satz von Mikrobefehlen gespeichert ist, die für den Betrieb der gesamten Datenübertragungseinrichtung AU (Fig.1,2) notwendig sind, und einem Sequenzer SQ, der die vom Festwertspeicher abgegebene operative Mikrobefehlsfolge über eine Verbindung 9 durch die Adresse des als nächstes auszuführenden Mikrobefehls steuert. Diese Adresse wird vom Sequenzer SQ in Abhängigkeit von folgenden Angaben bestimmt:

- von der zu diesem Zeitpunkt auf der Verbindung 9 liegenden Adresse;

- von einem Teil des vorliegenden Befehls mit dem Adressencode, den der Sequenzer SQ vom Speicher MM über eine Verbindung 14 empfängt;

- von der Information über äußere Vorgänge (Signalbits), die von der Zwischenschaltung IN (Fig.2) über das Register RI und die Verbindungen 6, 12 (Fig.3) eintrifft;

- von Ergebnissen der in der Verarbeitungsschaltung UE ablaufenden Verarbeitungsvorgänge, wobei diese Ergebnisse vom Sequenzer SO als Zustandsinformation über eine Verbindung 13 empfangen werden.

Wie Fig. 3 zeigt, teilt sich die vom Eingangsregister RI kommende Verbindung 6 in die Verbindung 12, die die Schaltkennzeichen führt, und eine Verbindung 11, die den Datenteil der Bits auf der Verbindung 6 führt, auf.

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Die ausgangsseitig vom Festwertspeicher MM auftretenden Mikrobefehle teilen sich zwischen einer Verbindung 10 und der Verbindung 14 auf. Im einzelnen führt die Verbindung 10 den Operationsteil des Mikrobefehls; dieser Teil befaßt sich mit der simultanen, parallelisierten Steuerung der übrigen Einzelschaltungen der Einheit UM. Die Verbindung 14 führt den die Folge der Mikrobefehle steuernden Teil, der, wie beschrieben, vom Sequenzer SQ benötigt wird.

Zur übertragung der Befehle vom Festwertspeicher MM zu den Schaltungen UE und UT dient ein Register P, das in einer als "pipeline" bekannten Technik arbeitet. Das Register P speichert die von MM kommenden Befehle für eine Zeit gleich einer Periode des Operationszyklus, entsprechend der Periode eines Zeitsignals T1, und gleicht damit die Verzögerung, die vom Sequenzer SQ beim Liefern der Adresse auf der Verbindung 9 an den Festwertspeicher MM verursacht wird, und die Zugriffszeit in MM, also die Fortschrittszeit zwischen der Eingangsverbindung 9 und der Ausgangsverbindung 10 von MM, aus.

Am Ausgang des Registers P schließen sechs Verbindungen C1, C2, C3, C4, C7 und C8 an, die Konfigurationen von Steuerbits führen, sowie eine Verbindung S, die ein Binärsignal führt, das eine in jedem Befehl enthaltene Konstante bildet und dessen Zweck später beschrieben wird. Ersichtlich reproduziert die Gesamtheit der Steuerbitkonfigurationen am Ausgang von P mit Ausnahme der bereits beschriebenen Verzögerung genau die Bitkonfiguration auf der Eingangsverbindung 10. Das Register P überträgt und hält ausgangsseitig die eingangsseitig auf der Verbindung 10 liegende Bitkonfiguration bei jeder ansteigenden Flanke des Zeitsignals T1, das den Betriebszyklus der Einrichtung taktet.

Ein üblicher Multiplexer MX mit fünf mehrfachen Eingängen und einem Ausgang, der in der gleichen Größenordnung wie die Eingänge vielfach ist, überträgt zum Ausgang die an einem seiner fünf Eingänge liegende Bitkonfiguration gemäß einem Auswahlbefehl,

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den er über die Verbindung C3 vom Register P erhält. Von den fünf Eingängen ist der erste an die Verbindung 11 angeschlossen, die den Datenteil der vom Eingangsregister RI auf der Verbindung 6 kommenden Bitkonfiguration führt, der zweite an die Verbindung 8, die vom Umsetzer A/D kommt und die von der Leitung 3, CF 4 (Fig.1) kommende Information führt, der dritte an eine Verbindung 16 (Fig.3), die einen Teil der von einem später beschriebenen Speicher MD kommenden Information führt, der vierte an eine Verbindung 17, die von einem später beschriebenen Register RD kommt, und der fünfte an die Verbindung 15, die die am Ausgang der Verarbeitungsschaltung UE auftretende Bitkonfiguration führt. Der Ausgang von MX ist über eine Verbindung 18 an einen Festwertmultiplizierer SC angeschlossen.

Der Festwertmultiplizierer SC bewirkt gemäß einem auf der Verbindung C2 vom Register P kommenden Befehl an den über die Verbindung 18 empfangenen Bits eine Links- oder Rechtsverschiebung um eine Anzahl von Stellen in Abhängigkeit vom im Befehl auf C2 enthaltenen Code. Gemäß diesem Beispiel arbeitet SC also praktisch als üblicher programmierbarer Teiler oder Multiplizierer, der mit Beträgen gleich Potenzen von 2 arbeitet. Die Funktion von SC wird später genauer unter Darstellung seiner Betriebsweise erläutert.

Eine boolesch-arithmetische Einheit (boolesche Recheneinheit) AL, die mit einer Bank adressierbarer Register ausgestattet und von an sich bekannter Bauart ist, führt unter Steuerung durch das Zeitsignal T1 die erforderlichen Verarbeitungsoperationen an den vom Festwertmultiplizierer SC über eine Verbindung 19 empfangenen Bitkonfigurationen aus. Die Einheit AL empfängt außerdem die folgenden Eingangssignale:

- einen vom Register P auf der Verbindung C1 kommenden Steuercode, der aus zwei Teilen besteht: der erste Teil spezifiziert der Einheit AL die Art der auszuführenden Operation und der zweite Teil stellt das bei dieser Operation beteiligte interne Register von AL fest;

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- die Binärsignale, die vom Register P auf der Verbindung S kommen.

Die boolesch-arithmetische Einheit AL gibt folgende Ausgangssignale ab:

- an einem an die Verbindung 15 angeschlossenen Ausgang die von der Verarbeitungsschaltung UE verarbeiteten Daten;

- an einem an eine Verbindung 20 angeschlossenen Ausgang die Adresse für den Speicher MD;

- an einem an die Verbindung 13 angeschlossenen Ausgang ein Signal zum Beliefern des Sequenzers SQ mit der bereits geprüften Zustandsinformation, für den korrekten Betrieb des Festwertspeichers MM;

- schließlich an einem über eine Verbindung 21 mit der Zeitgeberschaltung UT verbundenen Ausgang ein Korrektursignal für denjenigen Teil der phasenverriegelten Schleife (PLL), der in der Nähe der Zeitgeberschaltung UT angeordnet ist.

In der Praxis kann die boolesch-arithmetische Einheit AL aus einer booleschen Recheneinheit eines kommerziell erhältlichen Mikroprozessors bestehen, sofern er nur ausreichend schnell und vielseitig hinsichtlich der Verwendung der Ausgänge und Eingänge ist. In der technischen Sprache werden diese Mikroprozessoren als "Bitscheibe" (bit-slice) bezeichnet.

Der Speicher MD stellt einen Datenspeicher dar, der teilweise aus Festwertspeicherelementen (ROM) und teilweise aus zugriffsfreien oder Schreib/Lese-Elementen (RAM) aufgebaut ist. Der Festwertspeicherteil enthält einige in seiner Tabelle eingespeicherte Konstanten, die während des Verarbeitungsvorgangs benötigt werden. Der zugriffsfreie Teil dient der vorübergehenden Speicherung der Teilergebnisse der vorhergehenden Verarbeitungsoperationen. Der Speicher MD empfängt eingangsseitig über die Verbindung 20 die für die gesamte Adressierung des Speichers notwendige Bitkonfiguration und über die Verbindung 15 die im zugriffsfreien Teil zu speichernden Bits. Der Befehl auf der

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Verbindung C7 ermöglicht es dem Speicher MD, die auf der Verbindung 15 kommenden Daten an der Adresse einzuschreiben, die i-n der auf der Verbindung 20 liegenden Bitkonfiguration enthalten ist. Ausgangsseitig von MD auf der Verbindung 16 ist stets die in MD an der auf der Verbindung 20 angegebenen Adresse in MD gespeicherte Bitkonfiguration vorhanden.

Ein übliches Register RG speichert vorübergehend auf der Basis eines auf der Verbindung C8 vom Register P kommenden Befehls die Bitkonfiguration an seinem mit der Verbindung 16 verbundenen Eingang. Diese Bitkonfiguration wird ausgangsseitig auf einer Verbindung 22 zur Verfugung gehalten, bis der nächste Befehl auf C8 eintrifft.

Ein Multiplizierer M von üblicher Bauart multipliziert die an seinem ersten, an die Verbindung 16 angeschlossenen Eingang liegende Bitkonfiguration mit der an seinem zweiten, an die Verbindung 22 angeschlossenen Eingang liegenden Bitkonfiguration. Das Ergebnis dieser Multiplikation wird über eine Verbindung 23 dem Register RD eingegeben, das es bei Vorliegen eines über die Verbindung C4 vom Register P kommenden Befehls einspeichert. Es liegt am über die Verbindung 17 mit dem Multiplexer MX verbundenen Ausgang des Registers RD ständig an, bis auf C4 ein neuer Befehl eintrifft.

Der Multiplizierer M und die Register RG und RD bilden zusammen einen Multiplikatorblock BM, der eingangsseitig an die Verbindung 16 und ausgangsseitig an die Verbindung 17 angeschlossen ist und auf den später Bezug genommen wird, um die für RG, M, RD beschriebenen Operationen als Gesamtheit zu erläutern.

Die Zeitgeberschaltung UT besteht im wesentlichen aus einem digitalen Quarzoszillator OD, der beim beschriebenen Beispiel, das sich auf eine Leitungs-Bruttogeschwindigkeit von 3200 Bits pro Sekunde bezieht, mit einer Grundfrequenz f von 12288 kHz schwingt, und aus zwei Zweigen von Frequenzteilern. Der erste

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Zweig umfaßt einen die Frequenz durch 3 teilenden Frequenzteiler DT, der das Ausgangs-Zeitsignal T1 erzeugt, das beim beschriebenen Beispiel eine Frequenz von 4096 kHz hat. Wie bereits gezeigt, dient das Signal T1 als Grund-Taktsignal für den Sequenzer SQ, das Register P und die boolesch-arithmetische Einheit AL. Der zv/eite Zv/eig umfaßt zwei Frequenzteiler DP und DF.

Der Frequenzteiler DP ist ein programmierbarer Frequenzteiler von üblichem Aufbau, und zwar programmierbar in dem Sinne, daß sein Teilungsverhältnis von Mal zu Mal bei Empfang eines entsprechenden Korrektursignals geändert v/erden kann. Dieses Korrektursignal kommt bei der beschriebenen Schaltung über die Verbindung 21 von der boolesch-arithmetischen Einheit AL. Der Frequenzteiler DP empfängt vom Oszillator OD die Grundfrequenz f und teilt sie durch einen geeigneten Koeffizienten N, der beim beschriebenen Beispiel im Mittel 256 beträgt und durch einen Korrekturfaktor i , der mit diesem auf der Verbindung 21 eintreffenden Korrektursignal zusammentrifft, erhöht oder erniedrigt wird. Der Korrekturfaktor £ wird von der Einheit AL in jedem Symbolintervall nach Betrag und Vorzeichen automatisch berechnet. Am Ausgang von DP tritt eine Frequenz f auf, die den

Wert hat:

*a ~ N + £ N N ^L Der Frequenzteiler DF empfängt eingangsseitig die Frequenz £

und erzeugt ausgangsseitig Signale T2_S T3 und T4.

Das Signal T2 hat eine Frequenz gleich f₌/6, was dem Wert [8 -(1/6)(f_Q/N)·C ] kHz entspricht. Das Signal T2 steuert den Sequenzer SQ und die Umsetzer A/D und D/A (Fig.2). Das Signal T3 hat eine Frequenz f,/20, was dem Wert

α.

entspricht, und steuert in den Registern RI, RU (Fig.2) die Datensynchronisation von und zur Datenendeinrichtung DEE2 bei

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Teilnehmerfrequenz. Das Signal T4 hat eine Frequenz f_a/120, was dem Wert [o_s4 - (1/120).(f_Q/N)·£] kHz entspricht, und synchronisiert in den Registern RI, RU (Fig.2) die Schaltkennzei-■ cheninformation von der und zur Datenendeinrichtung DEE2 bei der Bitgruppenfrequenz, die bekanntlich gleich 1/6 der Netto-Teilnehmergeschwindigkeit beträgt.

Der angegebene Ausdruck Kf /N) ·£ !gibt eine kleine Frequenzverschiebung im Vergleich zu den betrachteten Frequenzen an, also im Vergleich zur Grundfrequenz der Signale T2, T3 und T4. Es ist möglich, die Frequenz der Abtastung der von der Leitung kommenden, auf den Schleifen 3 (Fig.1) liegenden Signale so zu ändern, daß die örtliche Zeitsteuerung an die Netz-Zeitsteuerung sowohl nach Frequenz als auch nach Phase vollständig gekettet wird. Diese Kettung wird in der Praxis durch eine digitale Phasenverriegelungsschleife (PLL) durchgeführt, die aus der Zeitgeberschaltung UT, aus der das Signal T2 zur Tast- und Halteschaltung SH und zum Umsetzer A/D (Fig.2) führenden Verbindung, aus der Tast- und Halteschaltung SH und dem Umsetzer A/D, der Verarbeitungsschaltung UE (Fig.3) und schließlich aus der Verbindung 21, die das Korrektursignal zur Zeitgeberschaltung UT leitet, besteht.

Der resultierende Rückkopplungszweig der Phasenverriegelungsschleife (PLL) wird im einzelnen gebildet durch den beschriebenen programmierbaren Frequenzteiler DP und den Frequenzteiler DF, die eine mit dem Signal T2 zusammenfallende variable Tastfrequenz erzeugen und somit das Abtasten des von der Leitung (3, CF, 4s Fig. 1) kommenden Signals zum optimalen Zeitpunkt ermöglichen.

Wie beschrieben_s benötigt die NRD-seitige Datenübertragungseinrichtung AC (Fig.1) keine phasenverriegelte Schleife, so daß auch kein programmierbarer Frequenzteiler entsprechend DP (Fig.3) notwendig ist. Er kann deshalb für AC durch einen festen Frequenzteiler ersetzt sein, sofern nur sichergestellt ist, daß er

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mit dem von der Einheit OC (Fig.1) kommenden Signal synchronisiert ist.

Fig. 4 zeigt in zeitlicher Folge die Betriebsphasen der logischen Einheit UM gemäß Fig. 3. Im einzelnen haben die in diesem Ablaufdiagramm nach Fig. 4 eingetragenen Symbole die folgende Bedeutung:

ACC - Einschalten der Anlage;

INIZ - Eröffnungsphase;

SYNC - Warten auf das Synchronismussignal, das mit der vorderen Flanke des Signals T2 zusammenfällt;

PORT - Erzeugung des Trägers, der beim beschriebenen Beispiel eine Frequenz von 1800 Hz hat;

TR - Erzeugung der Abtastungen des modulierten Signals zum Senden auf die Leitung;

U7 - die in der Phase TR erzeugte Abtastung wird an den Umsetzer D/A (Fig.2) gegeben;

- die von der Leitung über den Umsetzer A/D (Fig.2) kommende Abtastung des modulierten Signals wird geladen;

RIC - Empfang und Demodulation der in der vorhergehenden Phase 18 geladenen Abtastung;

DEC - Überprüfung der für die Erkennung des optimalen Ent-Scheidungszeitpunkts wesentlichen Bedingungen; sind diese Bedingungen erfüllt, so v/ird der Weg SI weiterverfolgt j sind sie nicht erfüllt, so wird der Weg NO verfolgt, womit zur Phase SYNC zurückgekehrt wird;

DIBIT - Entscheidung und Erkennung des empfangenen Dibits = Bitpaars; v/ie noch beschrieben wird, wird ein Modulationssystem angewandt, bei dem die Information über zwei Bits in einem einzigen Symbol zusammengefaßt wird;

PLL - Extraktion des Synchronismus von den während der Phase 18 geladenen und während der Phasen RIC, DEC und DIBIT verarbeiteten Abtastungen;

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SGRR - Verarbeitung der Netz-Signalisierungen im Empfänger, wobei die empfangene 8-Bit-Gruppe geladen und verarbeitet wird;

ALL - Überprüfung der Synchronismusbedingung am aus der Folge der empfangenen Bitgruppen bestehenden Rahmen; ist diese Bedingung erfüllt, so wird der Weg SI weiterverfolgt, ist sie nicht erfüllt, so wird der Weg NO weiterverfolgt und die nachfolgende Phase RALL erreicht;

RALL - Wiederherstellung des Rahmensynchronismuszustands;

16 - Laden von Daten und Signalisierungssteuerungen, die vom Eingangsregister RI (Fig.2) kommen und vom Teilnehmer stammen;

SGU - Verarbeitung der Signalisierung des Teilnehmers;

U5 - Abgabe von Signalisierungssteuerungen und Daten über das Ausgangsregister RU (Fig.2) an den Teilnehmer;

SGRT - während der Übertragung Verarbeitung der Netzsignalisierung; in dieser Phase wird die an das Netz abzugebende 8-Bit-Gruppe aufgebaut.

Die zum Durchlaufen jeder in Fig. 4 dargestellten Schleife erforderliche Zeit ist stets gleich einer Periode des Signals T2, also 125 Mikrosekunden.

Hinsichtlich der Schaltung und gegenseitigen Verbindung der beschriebenen Baugruppen usw. wird zur Verkürzung des Beschreibung auf die Zeichnung verwiesen.

Im folgenden wird anhand der beschriebenen Zeichnung der Gesamtbetrieb der Anlage und insbesondere der erfindungsgemäßen mikroprogrammierten Einheit beschrieben.

Hierfür sei als Beispiel angenommen, daß ein Vierphasen-Differenzmodulationssystem (DPSK) mit einer Modulationsgeschwindigkeit von 1600 Baud und eine jeweils auf zwei Bits pro Symbol bezogene Informationsübertragung (Dibit-Übertragung) angewandt

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wird, woraus, wie erwähnt, eine Übertragungsgeschwindigkeit von 3200 Bits pro Sekunde resultiert. Es werden also bei der mi't einer Frequenz von 8 kHz durchgeführten Abtastung durch das Signal T2 fünf Abtastungen je Symbol erhalten, die sich aus dem Verhältnis von 1600 zu 8000 ergeben. Als Trägerfrequenz wird 1800 Hz angenommen. Bei Anwendung einer spektralen Form mit teilweisem Dämpfungsabfall (Abrollen) von 50% ergibt es sich, daß das modulierte Signal ein Band zwischen 600 Hz und 3000 Hz deckt.

In der mikroprogrammierten Einheit UM werden sämtliche Operationen der Trägererzeugung, der Mo- und Demodulation des DPSK-Signals, der Synchronismusextraktion aus dem empfangenen Signal und der Kettung des sendenden Teils hieran unter Steuerung durch das von der Steuerschaltung UC gelieferte Mikroprogramm vollständig digital ausgeführt.

Wie erwähnt, erfüllt die Datenübertragungseinrichtung AU (Fig.1) die Doppelfunktion der Mo-Demodulation der Datensignale und der Verarbeitung der vom Netz und vom Teilnehmer kommenden Signalisierungen. Die erstere Funktion wird zwischen der Phase PORT und der Phase DIBIT und die letztere Funktion zwischen der Phase PLL und der Phase SGRT (Fig.4) ausgeführt.

Wie ebenfalls bereits angegeben, sieht die NRD-seitige Datenübertragungseinrichtung AC (Fig.1) keine Signalverarbeitung vor und führt somit nur eine Mo-Demodulations-Operation aus, die stets zwischen der Phase PORT und der Phase DIBIT (Fig.4) liegt, und wirkt außerdem als reine Zwischen- oder Schnittstelle zwischen der Leitung und der Einheit OC, was ausschließlich für Daten in zwei Phasen analog den vorher beschriebenen Phasen 16 und U5 zum Tragen kommt.

Zur genauen Beschreibung des Betriebs der Datenübertragungseinrichtung AU (Fig.1) wird das Diagramm nach Fig. 4 herangezogen.

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Dessen beiden erste Phasen ACC und INIZ sind offensichtlich und treten bei allen logischen Vorrichtungen auf. Sie brauchen deshalb hier nicht im einzelnen beschrieben zu werden.

Sofern keine Verbindungen im Ablauf sind, sendet und empfängt die Datenübertragungseinrichtung AU (Fig.1) stetig eine bestimmte Bitfolge an die aus 3, CF und 4 bestehende Leitung. Diese Bitfolge besteht beispielsweise in der Sendephase aus einer 8-Bit-Gruppe mit der folgenden Bedeutung:

- ein erstes Bit (F) ist alternierend 0 und 1 und dient der Rahmensynchronisation ;

- vom zweiten bis zum siebten Bit werden binäre 1 abgegeben, um später davon zu informieren, daß die Datenendeinrichtung DEE2 dieses Teilnehmers zugänglich (frei) ist;

- das 8. Bit ist 0, um anzuzeigen, daß keine Datenübertragung im Ablauf ist.

Zu Beginn erzeugt die mikroprogrammierte Einheit UM der Datenübertragungseinrichtung AU selbst die Bits der beschriebenen Bitgruppe. Während der Phasen PORT und TR (Fig.4) gruppiert die Einrichtung AU dann die Bits in DIBITS und moduliert sie gemäß dem DPSK-System, wodurch digitale Abtastungen erzeugt werden, die die Amplitude des DPSK-Signals wiedergeben. Die tatsächliche rechnerische Verarbeitung jeder der Abtastungen wird wie folgt durchgeführt:

In der Phase PORT wird in der •.boolesch-arithmetischen Einheit AL die Adresse des Festwert-Speicherteils des Speichers MD berechnet, an der die beiden Abtastungen enthalten sind, die den gegenwärtigen Wert des Sinus und des Cosinus des sinusförmigen Trägers enthalten. Diese Werte werden über die Verbindungen 16, 18 und 19 und die Blöcke MX und SC zur boolesch-arithmetischen Einheit AL übertragen, die sie auf ihrer ausgangsseitigen Verbindung 15 zur Verfügung stellt. Sie werden dann auf einen Befehl auf der Verbindung C7 hin im zugriffsfreien Speicherteil

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RAM des Speichers MD an den vorher von der Einheit AL über die Verbindung 20 gelieferten Adressen eingeschrieben.

In der folgenden Phase TR wird die Signalmodulation durchgeführt. Unter den im Festwertspeicherteil des Speichers MD (Fig.3) gespeicherten Konstanten befindet sich die Gesamtheit der Abtastungen des Ausgangs eines Formungsfilters des Übertragungssignals, wobei dieses Filter das Ziel hat, die Bandbelegung des Signals zu begrenzen, und mit einer Abtastfrequenz von 8 kHz arbeitet. Aus Gründen der technischen Gestaltung wird diese Formung am modulierenden Signal und nicht am modulierten Signal, das sich am Basisband befindet, durchgeführt. Zur Durchführung der Modulation ist eine Übertragung in das verschobene Band erforderlich. Dieses Band hat, wie allgemein in Fernsprechkanalmodems, eine Mittenfrequenz von 1800 kHz.

Wie noch ausführlicher beschrieben wird, wird diese Übertragung ins verschobene Band dadurch bewirkt, daß mit einer Rate von 8 kHz zwei dieser Abtastungen des Formungsfilters mit den entsprechenden Grundphasen- und Quadraturphasenabtastungen (Cosinus und Sinus) des Trägers bei 1800 Hz, die in der Phase PORT berechnet wurden und in einem anderen Teil des zugriffsfreien Teils von MD gespeichert worden sind, multipliziert werden.

Für diese Operationen wird die Adressierung des Speichers MD in der boolesch-arithmetischen Einheit AL in der Phase TR auf der Grundlage der mit dem Steuersignal auf der Verbindung C1 (Fig.3) zusammenhängenden Information und des Signals auf der Verbindung S berechnet und über die Verbindung 20 zum Speicher MD geleitet. Im einzelnen wird, nach wie vor in der Phase TR, die erste, bezüglich der Bitfolge der Dibits die niedrigste Wertigkeit aufweisende Abtastung des Filters zuerst beim Lesen adressiert, dann stehen die Bits dieser Abtastung ausgangsseitig auf der Verbindung 16 zur Verfügung, sie werden jedoch nur vom Register RG auf den Befehl auf der Verbindung C8 hin eingespeichert .

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Anschließend liefert AL die Adresse der Sinusabtastung des sinusförmigen Trägers, die über die Verbindung 20 zum Speicher· MD läuft. Ausgangssei tig von MD treten auf'der Verbindung 16 die Bits der Abtastung des Sinus des Trägers auf, die automatisch im Multiplizierer M in kombinatorischer Weise mit den Bits der vorher im Register RG gespeicherten und über die Verbindung 22 in den Multiplizierer M eingespeisten Filterabtastung multipliziert werden. Die aus dieser Multiplikation resultierenden Bits werden vom Multiplizierer M über die Verbindung 23 dem Register RD eingespeist und hierin auf den Befehl auf der Verbindung C4 hin gespeichert.

Auf den Befehl auf C3 hin wählt der Multiplexer MX die vom Register RD kommende Verbindung 17 und schaltet sie zu seiner Ausgangsverbindung 18 durch, und das Signal auf C2 stellt den Festwertmultiplizierer SC auf direkten Durchgang, also auf ein Multiplizieren mit 2 , des Signals auf der Eingangsverbindung 18 zur Ausgangsverbindung 19.

Auf den Befehl auf C1 hin speichert die boolesch-arithmetische Einheit AL in einem ihrer internen Laderegister den Inhalt der an ihrem an die Verbindung 19 angeschlossenen Eingang liegenden Bits.

Sodann wird von AL über die Verbindung 20 im Speicher MD die zweite Abtastung des Filters adressiert, bezogen auf die Folge der Bits steigender Wertigkeit der Dibits. Diese Bits werden in analoger Weise ausgangsseitig auf der Verbindung 16 zur Verfügung gestellt und auf den Befehl auf C8 hin vom Register RG eingespeichert. Die Adresse der Abtastung des Cosinus des Trägers wird in der gleichen Weise von der Einheit AL über die Verbindung 20 an den Speicher MD gegeben, und die Bits dieser Abtastung werden ständig über die Verbindung 16 zum Multiplizierer M geleitet und dort mit den Bits der Filterabtastung multipliziert, die vorher in RG gespeichert wurden und über die Verbindung 22 an den Multiplizierer M gegeben werden. Das Ergebnis

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dieser in M durchgeführten Multiplikation wird über die Verbindung 23 dem Register RD eingespeist und dort auf den Befehl 'auf C4 hin gespeichert.

Da sich mittlerweile die Befehle auf den Verbindungen C3 und C2 nicht geändert haben, übertragen weiterhin der Multiplexer MX und der Festwertmultiplizierer SC die Bits von der Verbindung unverändert über die Verbindung 19 zur Einheit AL. Auf den Befehl auf C1 hin werden in der boolesch-arithmetischen Einheit AL diese eingangsseitig auf 19 liegenden Bits mit dem vorher beschriebenen Inhalt des internen Laderegisters addiert, worin das Ergebnis dieser Summe gespeichert wird. Dieses Ergebnis wird von der Einheit AL zunächst über die Verbindung 15 zum Multiplexer MX geleitet und auf einen entsprechenden Auswahlbefehl auf der Verbindung C3 hin von MX über die Verbindung 18 zum Festwertmultiplizierer SC weitergegeben. Dort unterliegt es auf einen Befehl auf C2 hin einer 8-Bit-Zahlenbereichsänderung in Richtung auf den wenigerwertigen Teil, was eine Teilung durch

2 bedeutet, so daß also die Bits der höchsten Wertigkeit an die Stellen der niedrigsten Wertigkeit der Konfiguration gebracht werden. Diese Stellenverschiebung dient als Anpassung an die Kapazität des Umsetzers D/A, der Konfigurationen mit kleinerer Bitzahl als die Einheit AL verarbeitet.

Es ergibt sich also, daß in der boolesch-arithmetischen Einheit AL ein Abtastwert des DPSK-Signals hergestellt wurde, der über die Verbindungen 15 und 7 (Fig.2) zur Leitung übertragen wird. Tatsächlich ist in der Einheit AL eine Bitkonfiguration vorhanden, die aus der Summe der Produkte der beiden Abtastungen des Signalsformungsfilters mit den entsprechenden Abtastungen des Sinus und des Cosinus des Trägers erhalten worden ist.

Es ist nun wertlos, daß diese fertige Abtastung des DPSK-Signals die erste von fünf Abtastungen des Symbols ist, das das erste Dibit der vorher für die Phase, in der keine Verbindungen im Ablauf sind, beschriebenen Bitgruppe umfaßt. Die tatsächliche

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Emission dieser Abtastung erfolgt während der Phase U7 (Fig.4) an den Umsetzer D/A über die Verbindungen 15 und 7 (Fig.2, 3)·. Wie beschrieben, werden die einzelnen Abtastungen mit einer Rate von 8 kHz abgegeben und anschließend vom Umsetzer D/A in analoge Form umgewandelt, für die notwendige Interpolation durch die Analogschaltung FU gefiltert und dann als Analogsignal auf die Schleife 3 gegeben.

Die zweite Abtastung wird die zweite von fünf Abtastungen des selben ersten Dibits. Die dritte Abtastung wird die dritte der fünf Abtastungen usw. bis zur sechsten Abtastung, die die erste der fünf Abtastungen des zweiten Dibits ist usf.

Die Übertragung der so erhaltenen Bitgruppe ist beendet, wenn 20 Abtastungen übertragen wurden, nämlich fünf Abtastungen für die vier Dibits der Bitgruppe.

Innerhalb der Periode des Signals T2 von 125 MikroSekunden kann die Datenübertragungseinrichtung AU das von den Schleifen 3 kommende DPSK-Signal empfangen und verarbeiten.

Im einzelnen wird das DPSK-Signal, das in analoger Form entlang der Leitung übertragen wird, in der Analogschaltung FI von Rauschsignalen gefiltert und von der Tast- und Halteschaltung SH mit einer Rate von 8 kHz (Signal T2) abgetastet und festgehalten. Von dort wird es durch den Umsetzer A/D in digitale Form umgewandelt und dann über die Verbindung 8 zum Multiplexer MX (Fig.3) geleitet.

In der Phase 18 (Fig.4) liegt auf dieser Verbindung 8 eine parallele Bitkonfiguration, die digital die Amplitude und das Vorzeichen einer der von der Tast- und Halteschaltung SH erhaltenen Abtastungen wiedergibt. Noch in der Phase 18 bewirkt der Befehl auf C3 in MX die Auswahl des mit der Verbindung 8 verbundenen Eingangs und hält der Befehl auf C2 im Festwertmultiplizierer SC die direkte Durchschaltung zwischen der Eingangs-

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verbindung 18 und Ausgangsverbindung 19 aufrecht. Der Befehl auf C1 an die boolesch-arithmetische Einheit AL bewirkt dann die Übertragung der Bits der empfangenen Abtastung von der eingangsseitigen Verbindung 19 zur ausgangsseitigen Verbindung 15.

Anschließend liefert die Einheit AL über die Verbindung 20 an den Speicher MD die Adresse, auf der die auf der Verbindung 15 liegenden Bits zu speichern sind. Dieser Speichervorgang in MD erfolgt dann auf einen Befehl auf C7 hin. Das durch die soeben in MD gespeicherte Bitkonfiguration dargestellte Signal ist hier einer Bandbasisverschiebung zu unterwerfen, die derjenigen in der Sendephase komplementär ist. Zu diesem Zweck ist es erforderlich, die Bitkonfiguration mit den Abtastungen des Sinus und Cosinus des Trägers zu multiplizieren, die mit den bei der Beschreibung des Sendens erläuterten Abtastungen übereinstimmen, da eine nichtkohärente Modulation durchgeführt wird. Es ist dann auch erforderlich, eine Filteroperation durchzuführen, die die noch vorhandene Komponente mit der doppelten Trägerfrequenz eliminiert. Diese Multiplikationen werden von der Einheit AL in der Phase RIC unter Verwendung des Multiplikatorblocks BM, des Speichers MD, des Multiplexers MX und des Festwertmultiplizierers SC anhand eines Vorgehens durchgeführt, das genau dem Vorgehen beim Senden im Zusammenhang mit der Phase TR gleicht.

Nach wie vor in der Phase RIC wird die Filteroperation sowohl im Grundphasen- als auch im Quadraturphasenzweig (Cosinus und Sinus) des Produkts des von der Leitung empfangenen und in MD gespeicherten Signals und der Cosinus- und Sinus-Abtastungen des Trägers durchgeführt. Diese Filteroperation wird mit Hilfe zweier Transversalfilter bewirkt, die für die beiden Zweige gleich sind und jeweils eine gegebene Zahl L von Zwischenabzapfungen aufweisen. Die Filterkoeffizienten werden in einem vom beschriebenen Abschnitt unterschiedlichen Abschnitt des Festwertspeicherteils im Speicher MD gespeichert.

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In einem weiteren unterschiedlichen Teil des zugriffsfreien Speicherteils von MD sind in geeigneten Zellen L+L Abtastungen gespeichert, die das Produkt des Werts des empfangenen, in L aufeinanderfolgenden Zeitpunkten, die um 125 us auseinanderliegen, abgetasteten Signals mit den L Abtastungen des sinusförmigen Trägers (Phase und Quadratur), wiederum wie beschrieben alle 125 jus getastet, darstellen. Die Fil_teroperation wird in der boolesch-arithmetischen Einheit AL durchgeführt, indem die Produkte zwischen den Filterkoeffizienten und den Speicherinhalten der beschriebenen Speicherzellen des zugriffsfreien Speicherteils von MD, die praktisch die Verzögerungsstrecke des Filters bilden, summiert werden. Die Ergebnisse bezüglich der Filteroperation des Grundphasenzweigs sowie des Quadraturphasenzweigs werden im zugriffsfreien Speicherteil von MD gespeichert.

Zu diesem Zeitpunkt sind also im zugriffsfreien Speicherteil zwei Abtastungen des empfangenen und auf das Basisband zurückgeführten Signals vorhanden, von denen eine vom Grundphasenzweig und die andere vom Quadraturphasenzweig erhalten wurde. Diese beiden Abtastungen verbleiben im zugriffsfreien Speicherteil für die Dauer eines Symbols, so daß sie mit den Abtastungen verglichen werden können, die nach fünf Perioden des Signals T2 von 8 kHz verarbeitet werden. Dieser Vergleich dient bekanntlich dazu, die mit der Phasenverschiebung zwischen aufeinanderfolgenden Symbolen des von der Leitung empfangenen DPSK-Signals verbundene Information zu extrahieren und dadurch das Dibit des empfangenen Symbols wiederherzustellen. Der Vergleich wird in der Praxis zwischen den Filterresultaten (Grundphase und Quadraturphase) der gegenwärtigen Abtastung und den um fünf Abtastungen vorher eingespeicherten Filterresultaten durchgeführt. Zur Durchführung dieses Vergleichs wirken, nach wie vor in der Phase RIC (Fig.4), die boolesch-arithmetische Einheit AL, der Multiplikatorblock BM und der Speicher MD in einer Serie überkreuzter Multiplikationen und anschließender Summierungen, die entsprechend dem bereits beschriebenen Vorgehen durchgeführt

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werden, so zusammen, daß die Funktionen eines üblichen Vergleichsdetektors erfüllt werden. Am Ende des Detektionsvorgehens durch Vergleich sind in zwei Registern von AL zwei Abtastungen eingespeichert, von denen jede das demodulierte Signal eines der beiden Bits des empfangenen Dibits wiedergibt. Dieses demodulierte Signal kann auch zur Darstellung des an sich bekannten Augendiagramms verwendet werden.

So geht die auf die Phase RIC nach Fig. 4 bezogene Demodulationsfunktion vorüber und es hat über das empfangene Dibit noch keine Entscheidung stattgefunden. Diese Entscheidung wird während der nachfolgenden Phasen DEC und DIBIT durchgeführt, wie später beschrieben wird.

In der Phase DEC berechnet die Einheit AL die Ableitung jedes der beiden demodulierten Signale, die am Ende der vorhergehenden Vergleichsoperation erhalten wurden. Diese Ableitung wird praktisch als inkrementelles Verhältnis zwischen der Abtastung des demodulierten Signals und der Abtastung des zwei vorhergehende Perioden des Signals T2 von 8 kHz demodulierten Signals berechnet und ist der in der mittleren Abtastung berechneten Ableitung proportional. Die Rechenoperationen für die Ableitung werden von der Einheit AL in Zusammenarbeit mit dem Speicher MD durchgeführt.

Diese Ableitung wird von AL und MD mit der mittleren Abtastung korreliert, indem sie mit dem Vorzeichen dieser Abtastung multipliziert wird, so daß also die Information der Ableitung vom Vorzeichen des demodulierten Signals unabhängig wird. Die von den beiden demodulierten Signalen erhaltenen korrelierten Ableitungen werden von AL miteinander addiert, um eine einzige resultierende Ableitung zu erhalten, die dem arithmetischen Mittelwert der beiden korrelierten, auf zwei Grundphasen- und Quadraturphasenzweige bezogenen Ableitungen proportional ist.

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Ersichtlich besteht, ebenso wie bei den demodulierten Signalen, auch die resultierende Ableitung aus einer diskreten Folge digitaler. Werte, die einander mit der Rate des Signals T2 folgen und einander jeweils fünf um fünf entsprechend den einzelnen empfangenen Symbolen zugeordnet sind.

Es wird dann der zeitliche Mittelwert jedes der fünf digitalen Werte jedes Symbols ermittelt, wodurch fünf neue Werte, nämlich Ableitungsabtastungen, erhalten werden, die den mittleren Trend der innerhalb jedes Symbols resultierenden Ableitung angeben. Praktisch wird dieser Mittelwert von AL und MD berechnet, die zusammen einen rekursiven Tiefpaßfilter erster Ordnung mit geeigneter Zeitkonstante nachbilden. Wie bekannt, fällt der optimale Entscheidungszeitpunkt mit dem Punkt der maximalen Öffnung des Augendiagramms zusammen. Das demodulierte Signal entspricht genau diesem Diagramm. Da man die Ableitung zur Verfügung hat, wird die Bedingung der maximalen Öffnung des Auges umgesetzt in die Bedingung, daß die Ableitung zu Null wird und dieses Null an einem Punkt der Ableitung mit negativer Neigung auftritt.

Auf der Grundlage der erläuterten Gesichtspunkte genügt es, die Ableitungsabtastung mit dem am nächsten bei Null liegenden Wert von den fünf für die Ableitung beschriebenen Abtastungen zu identifizieren, unter der Voraussetzung, daß ihr eine positive Ableitungsabtastung vorausgeht und eine negative folgt. Zur Ermöglichung dieser Wahl vergleicht zu jeder Periode des Signals T2, also alle 125 jus, die boolesch-arithmetische Einheit AL die gerade berechnete Ablextungsabtastung mit den beiden vorhergehenden, zuvor in MD gespeicherten Abtastungen.

Dieser Vergleich wird folgendermaßen durchgeführt: mit A sei der Wert der gerade berechneten Ableitungsabtastung, mit B der der unmittelbar vorhergehenden und mit C der dem Wert B vorhergehenden Abtastung bezeichnet. Es wird dann, noch in der Phase

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DEC, das Auftreten der folgenden vier Bedingungen überprüft:

a) A< 0

b) C^sO

c) IB|^ |a| (Wert der Beträge)

d) |B| < [CJ (Wert der Beträge).

Sobald die boolesch-arithmetische Einheit AL feststellt, daß eine dieser Bedingungen nicht erfüllt ist, wird die Phase DEC über den mit NO bezeichneten Weg verlassen und wieder in die Phase SYNC eingetreten, um die nachfolgende Abtastung des DPSK-Signals zu verarbeiten, sowohl hinausgehend als auch von der Leitung hereinkommend. Andernfalls wird der mit SI bezeichnete Weg verfolgt, wodurch man zur Phase DIBIT kommt. Ersichtlich, wenn eine der fünf Ableitungsabtastungen gewählt werden soll, muß der Weg NO viermal und der Weg SI einmal je Symbolintervall verfolgt werden.

In der Phase DIBIT führt die Einheit AL die Entscheidung am empfangenen Dibit durch und nimmt als optimalen Zeitpunkt für die Entscheidung selbst denjenigen an, der der Ableitungsabtastung B entspricht, also der mittleren in der Dreiergruppe von Abtastungen, die die genannten vier Bedingungen erfüllt haben.

Sodann ist die Phase PLL daran, in der die Einheit AL auf der Grundlage des Betrags und Vorzeichens der Ableitungsabtastung B den Korrekturfaktor £ erzeugt, der bereits beschrieben wurde und der über die Verbindung 21 zur Zeitgeberschaltung UT geleitet wird.

Im einzelnen vergleicht die Einheit AL den Betrag von B mit einer gegebenen Schwelle. Wird diese Schwelle nicht überschritten, so bedeutet dies, daß in der betrachteten Symbolperiode keine Korrektur erforderlich ist, und AL gibt den Wert L= 0 ab. Wird andererseits die Schwelle überschritten, so prüft AL das Vorzeichen von B und teilt es dem Korrekturfaktor £ zu, der einen vorgegebenen Betrag annimmt.

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Die vom Signal C an der Abtastzeit durch das Signal T2 des von der Leitung kommenden Signals durchgeführte Korrekturoperation minimalisiert als Folge den Wert des Betrags der ausgewählten Ableitungsabtastung B entsprechend dem Entscheidungszeitpunkt. Dies hat zur Folge, daß der Entscheidungszeitpunkt sich dem Zeitpunkt der maximalen Augenöffnung anpaßt. An dieser Stelle ist dann die von der Einheit durchgeführte Mo-Demodulation vollendet.

Es werden dann die Phase SGRR und die folgenden Phasen durchgeführt, während derer sowohl die vom Teilnehmer als auch die vom Netz erzeugten Signalisierungen verarbeitet werden.

Die Überlegungen gelten zunächst für den auch am Anfang in Betracht gezogenen Zustand, daß keine Verbindung besteht oder hergestellt wird und die beschriebene Bitgruppe (F1111110) übertragen wird, und daß das soeben erkannte und der Entscheidung unterworfene Dibit bei der Bildung der jetzt empfangenen Bitgruppe mitwirkt, die ebenfalls das Format (F1111110) hat.

Andernfalls, nämlich wenn eine Verbindung hergestellt ist oder hergestellt oder gelöst wird, nimmt die Bitgruppe sowohl in der Empfangsphase als auch in der Sendephase eine andere Konfiguration an, nämlich:

- das erste Bit (F) ist stets alternierend 0 und 1 und dient der Rahmensynchronisation;

- vom zweiten bis zum siebten Bit können beide Konfigurationen

1 und Ö auftreten, da sie die gesendeten oder empfangenen Daten bilden, oder können vorgegebene Binärkonfigurationen auftreten, die Schaltkennzeichen vom Daten-Netz NRD (Fig.1) zur Datenübertragungseinrichtung AU und umgekehrt darstellen;

- das achte Bit steht auf 1, wenn eine Datenübertragung in Ablauf ist, also wenn die Bitkonfiguration vom zweiten bis zum siebten Bit die Bedeutung von Daten hat, und steht auf 0, wenn die Konfiguration vom zweiten bis zum siebten Bit Schaltkennzeichen wiedergibt.

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Die bereits beschriebenen Phasen SYNC bis PLL werden alle in der gleichen Weise durchlaufen, auch wenn eine Verbindung besteht, hergestellt oder gelöst wird, und es werden die entsprechend unterschiedlichen Arten von Bitgruppen behandelt. In der Phase SGRR prüft dann die Einheit AL Bit um Bit die empfangenen Dibits, um ihre Stellung in der einlaufenden Bitgruppe zu bestimmen. Hierfür zählt AL mit dem Betrag 8 die Zahl der empfangenen Bits: nachdem sie die Stellung des empfangenen Bits in der Bitgruppe festgestellt hat, verhält sich die Einheit AL konsequent in der im folgenden beschriebenen Weise.

Wird aufgrund der beschriebenen Zählung das empfangene Bit als das der Rahmensynchronisierung dienende Bit F angenommen, so beginnt die Einheit AL in Verbindung mit dem Speicher MD einen Überprüfungsvorgang der Rahmenausrichtung der empfangenen Bitgruppen, wobei die Prüfung im wesentlichen aus der Kontrolle des Abwechseins von 0 und 1 in der Folge der Bits F besteht. Dieser Vorgang findet in der Phase ALL statt.

Zur Vermeidung des Rahmenausrichtungsverlusts aufgrund möglicher Demodulationsfehler erstreckt die Einheit AL die Überprüfung dieses abwechselnden Auftretens auf eine geeignete, über zwei liegende Zahl von Bitgruppen und nimmt den Zustand der fehlenden Ausrichtung nur nach einer gegebenen Anzahl von Übertretungen des Alterniergesetzes an. Im einzelnen wird, wenn dieser Zustand der verlorengegangenen Ausrichtung festgestellt wird, die Phase AL auf dem Weg NO zur Phase RALL verlassen, wie später beschrieben wird. Im anderen Fall, nämlich im ausgerichteten Zustand, wird die Fhase ALL entlang dem Weg SI zu den Phasen 16, SGU, U5, SGRT verlassen, die in diesem Fall des Bits F keinerlei Verarbeitungsoperation durchführen. Es wird dann wieder die Phase SYNC für die Verarbeitung der nachfolgenden Bits erreicht.

In der Phase RALL wird die Wiederherstellung der Rahmenausrichtung dadurch erreicht, daß der in der Einheit AL enthaltene

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Betrag-8-Zähler um eine Stelle verschoben wird, so daß das nachfolgend eintreffende Bit als das Bit F verarbeitet wird. Erfüllt dann in jeder Bitgruppe dieses Bit, das "Spurbit", die Bedingung des Alternierens zwischen 0 und 1 für eine gegebene Anzahl von Malen, so wird es als das Bit F erkannt und die Ausrichtung als wiederhergestellt betrachtet. Diese Feststellung wird für mehr als zwei Bitgruppen durchgeführt, mit ebensovielen Wiederholungen der Phasen ALL,RALL (Fig.4).

Erfüllt andererseits dieses Spurbit noch nicht die Ausrichtungsbedingung, so wird der Vorgang durch weitere Verschiebungen des Betrag-8-Zählers von AL fortgesetzt, bis ein Spurbit gefunden wird, das die Ausrichtungsbedingung erfüllt.

Die Bits vom zweiten bis zum siebten Bit und das achte Bit jeder empfangenen Bitgruppe werden als solche auf der Grundlage der von AL in der Phase SGRR empfangenen Bits durchgeführten Zähloperation erkannt und im zugriffsfreien Speicherteil von MD gespeichert. Für die Bits vom zweiten bis zum siebten Bit werden die Phasen ALL, RALL, 16, SGU, U5 und SGRT ohne jede Operation durchlaufen. Nur für das achte Bit werden die Phasen ALL und RALL ohne jede Operation durchlaufen.

Im folgenden wird der Austausch der von der Zwischenschaltung IN (Fig.2) kommenden, zur logischen Einheit UM gerichteten Information durch das Register RI beschrieben. In der Phase 16 werden die auf der Verbindung 11 liegenden Datenbits über den Multiplexer MX und den Festwertmultiplizierer SC in die Einheit AL eingespeichert und werden die auf der Verbindung 12 liegenden Schaltkennzeichenbits zum Sequenzer SQ geleitet. In der Phase SGU werden dann die Schaltkennzeichen des Teilnehmers auf der Grundlage der während der vorhergehenden Phase 16 geladenen

der /
Bits und auf der Grundlage der von/Leitung empfangenen und in der Phase SGRR geladenen Bitgruppe verarbeitet.

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Im einzelnen bestimmen die auf der Verbindung 12 liegenden Bits die Adressierung des Festwertspeichers MM durch den Sequenzer SQ, da die von MM auf den Verbindungen 10 und 14 abgegebenen Mikrobefehle und somit der gesamte nachfolgende Fortgang des Mikroprogramms von der vom Teilnehmer über das Eingangsregister RI eintreffenden Schaltkennzeicheninformation abhängen. Ist der boolesche Zustand des achten Bits der von der Leitung empfangenen Bitgruppe eine 0, so werden das zweite bis siebte Bit der Bitgruppe als Schaltkennzeichenbits erkannt. Diese Erkennung erlaubt das Decodieren der empfangenen Schaltkennzeicheninfor-' mation und das Fällen passender Entscheidungen. In der Phase U5 werden die in der vorhergehenden Phase SGU verarbeiteten Bits über das Ausgangsregister RU und die Zwischenschaltung IN (Fig.2) zum Teilnehmer geleitet.

In der Phase SGRT werden auf der Grundlage der selben die Verarbeitung der Phase SGU bestimmenden Information entweder die Netz-Schaltkennzeichen beim Senden verarbeitet oder wird die auf die Leitung zu übertragende 8-Bit-Gruppe aufgebaut und im Speicher MD gespeichert.

Diese in vier Dibits unterteilte Bitgruppe dient in den folgenden vier Symbolzeiten in der Phase TR der Erzeugung des auf die Leitung zu gebenden DPSK-Signals entsprechend dem beschriebenen Vorgehen.

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Claims (1)

1. Patentansprüche

   /Iy Kikreprogrammierte Einheit zur- Verwendung in einer teilnehmerseitigen oder netzseitigen Datenübertragungseinrichtung, die im wesentlichen außer der mikroprogranunierten Einheit eine Zwischenschaltungs zwei Register, zwei umsetzer, zwei Filter und eine Abtasteinrichtung enthält _r dadurch gekennzeichnet» daß die mikroprogrammierte Einheit aus v/enigstens zwei operativen Blöcken (IiE₁₅ UC) besteht j vor denen der erste Block (UE) folgende Einzelschaltungen umfaßt:

   - eine Recheneinheit (AL), eines Mikroprozessors;

   - einen Multiplikatorblock (BM)₅ der schnelle Multiplikationen paralleler Bitkonfigurationen durchführt;

   - einen Speicher (MD), der aus einem Festwert-Speicherteil und einem zugriffsfreien Speicherteil besteht und in Verbindung mit der Recheneinheit (AL) und dem Multiplikatorblock (BM) als Datenspeicher wirkt;

   - einen Multiplexer (MX)₅ der die zur Recheneinheit (AL) zu sendende Konfiguration wählt; und

   - einen programmierbaren Zahlenbereichsänderer (SC), der Multiplikationen und/oder Divisionen mit Beträgen gleich einer Potenz von 2 an dsr vom Multiplexer (MX) ausgewählten Bitkonfiguration durchführt;

   und von denen der zweite Block (UC) folgende Einzelschaltungen umfaßt:

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   ORIGINAL INSPECTED

   - einen aus einest Festwertspeicher bestehenden Programmspeicher (MIi)₅ der eine geordnete Gruppe erforderlicher Mikrobefehle enthält:

   - einen Sequenzer (SQ)₅ der die betriebliche Mikrobefehlfolge überwacht und dem Programmspeicher (MM) die Adresse des sogleich auszuführenden Mikrobefehls liefert; und

   - ein Register (P), das die vom Programmspeicher (MM) empfangenen Mikrobefehle in entsprechende Steuerbitkonfigurationen (auf Ci₉ C2, C3_S CX, C7, CS) umwandelt und ein Binärsignal (S), das die konstante Charakteristik jedes Mikrobefehls bildet, identifiziert.

   I-Iii:roprogramtierte Einheit nach Anspruch 1 , dadurch gekennzeichnet, daß der Multiplikatorblock (BM) aus folgenden Einzelschaltungen besteht:

   - einem ersten Register- (RG), das als Pufferspeicher wirkt und aufeinanderfeigene die Konfigurationen von aus dem Speicher (MT) gelesenen parallelen Bits empfängt;

   - einem Multiplizierer (M), der eine parallele kombinatorische Multiplikation der- ar. Ausgang des ersten Register (RG) liegenden Bitkonfiguration mit der nachfolgend gelesenen Bitkonfiguration durchführt, sobald letztere am Eingang des ersten Registers (EG) eintrifft:

   - einem zweiten Register (RD)₅ das ebenfalls als Pufferspeicher dient und vorübergehend das ausgangsseitig am Multiplizierer (M) auftretende Ergebnis speichert.

   3· Mikroprogrammierte Einheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in der Datenübertragungseinrichtung (AU, AC) der erste Block (UE) und der zweite Block (UC) verbunden arbeiten und so programmiert sind, daß sie in Realzeit außer den Mo-Demodulationsoperationen auch für Datenübertragungseinrichtungen charakteristische Signalisierungsoperationen ausführen.

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   4. Mikroprogrammierte Einheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie noch einen dritten Block (UT) umfaßt, der aus folgenden Einzelschaltungen besteht:

   - einem digitalen Oszillator (OD), der eine Grundfrequenz (f ) erzeugt;

   - einem ersten Frequenzteiler (DT), der die Grundfrequenz (f_Q) durch 3 teilt und ein Haupttaktsignal (T1) erzeugt;

   - einem programmierbaren Frequenzteiler (DP), der zur Erzeugung

   einer programmierten Frequenz (f ) die Grundfrequenz (f ) um

   a ο

   einen gegebenen Koeffizienten (N) teilt, der durch einen Korrekturfaktor (ε), der in jedem Symbolintervall von der Rechnereinheit (AL) erzeugt wird, erhöht oder erniedrigt wird;

   - einem dritten Frequenzteiler (DF), der die vom programmierbaren Frequenzteiler (DP) erzeugte programmierte Frequenz (f )

   durch Konstanten 6, 20, 120 teilt und so drei Zeitsignale (T2, T3, T4) erzeugt, die für den gesamten Betrieb der Einrichtung erforderlich sind.

   5. Mikroprogrammierte Einheit nach Anspruch 4, dadurch gekennzeichnet, daß in der Datenübertragungseinrichtung (AU) der erste Block (UE) und der dritte Block (UT) zusammenarbeiten und so programmiert sind, daß sie die örtliche Taktung vollständig sowohl nach Frequenz als auch nach Phase an die Netz-Taktung ketten, und zwar durch eine phasenverriegelte Schleife, die aus folgenden Teilen besteht: aus dem programmierbaren Frequenzteiler (DP), aus dem dritten Frequenzteiler (DF), aus der das erste (T2) der Zeitsignale zu einem der beiden Umsetzer, nämlich zu einem Analog/Digital-Umsetzer, und zur Abtasteinrichtung (SH) führenden Verbindung, aus dem Analog/Digital-Umsetzer und dem Abtaster, aus der Recheneinheit (AL) und aus der den Korrekturfaktor (ε) des programmierbaren Frequenzteilers (DP) führenden Verbindung (21).

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   6. Mikroprogrammierte Einheit nach Anspruch 5, dadurch gekennzeichnet, daß zur Bewirkung der Kettung an die Datenübertragungseinrichtung die Frequenzen der drei Zeitsignale (T2, T3, T4), die vom dritten Frequenzteiler (DF) erzeugt werden, in Realzeit um einen Verschiebungsfaktor ([f /N]-C), der proportional dem Korrekturfaktor (£) ist, veränderbar sind.

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