DE3122768A1 - "laterale feldeffekttransistoranordnung mit isolierter gate-elektrode" - Google Patents

"laterale feldeffekttransistoranordnung mit isolierter gate-elektrode"

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Description

"3 1 9 9 7 R
North American Philips Corporation
PHA 21 035 X^ 5.5.1981
Laterale Feldeffekttransistoranordnung mit isolierter Gate-Elektrode
Die Erfindung liegt auf dem Gebiet von Halbleiter-Feldeffektanordnungen mit isolierter Gate-Elektrode und bezieht sich Insbesondere auf laterale DMOS-Feldeffekttransistoren mit isolierter Gate-Elektrode, die auch als DMOS-Feldeffekttransistoren bezeichnet werden.
Derartige Transistoren sind in der Technik bekannt und ein typischer Hochspannungs-DMOS-Transistor ist auf Seiten 1325 - 1326 von "I.E.E.E. Transactions on Electron Devices", Band ED-25, Nr. 11, November 1978, in einem Aufsatz mit dem Titel "Trade-off between threshold voltage and breakdown in high voltage double diffused MOS-transistors" von Pocha et al beschrieben. Diese Anordnung enthält ein Halbleitersubstrat vom ersten Leitungstyp (p-Typ), eine epitaktische Oberflächenschicht von einem zweiten Leitungstyp (η-Typ) auf dem Substrat, ein an die Oberfläche grenzendes Kanalgebiet vom ersten Leitungstyp in der epitaktischen Schicht, das mit dieser Schicht einen pn-Ubergang bildet, ein an die Oberfläche grenzendes Source-Gebiet vom zweiten Leitungstyp im Kanalgebiet und ein an die Oberfläche grenzendes Drain-Gebiet vom zweiten Leitungs- typ> das in der epitaktischen Schicht in einiger Entfernung vom Kanalgebiet liegt. Eine Isolierschicht 1st auf der epitaktischen Oberflächenschicht erzeugt und bedeckt wenigstens denjenigen Teil des Kanalgebietes, der sich zwischen dem Source- und dem Drain-Gebiet befindet. Eine Gate—Elektrode ist auf der Isolierschicht über einem Teil des Kanalgebietes zwischen dem Source- und dem Drain-Gebiet erzeugt und ist elektrisch gegen die epitaktische Oberflächenschicht isoliert, während Source- und Drain-Elektroden mit dem Source— bzw. dem Drain-Gebiet des Transistors verbunden sind. Derartige aus dem Stand der Technik bekannte Hochspannungs-DMOS-Transistoren weisen typisch eine epitaktische Oberflächenschichl mit einer verhältnismässig grossen Dicke
PHA 21 035 2Z S 5.5.1981
in der Grössenordnung von etwa 25 bis 30/um bei einer Durchschlagspannung von etwa 25Ο V auf, wie im Aufsatz vom Pocha et al angegeben ist.
Allgemein angewandte Techniken zur Verbesserung der Hochspannungsdurchschlagkennlinien von pn-Ubergängen werden in der deutschen Offenlegungsschrift 2 922 33^· beschrieben. Weiter hat sich herausgestellt, dass die Durchschlagkennlinien von Hochspannungshalbleiteranordnungen durch Anwendung der Technik herabgesetzter Oborflächenfeldstärke (RESURF, kurz für REduced SURface Field) verbessert werden könnten, wie sie in "High voltage thin layer devices" ("RESURF devices") in "International Electronic Devices Meeting Technical Digest", Dezember 1979, S.238-240 von Appels et al und in den deutschen Offenlegungsschriften 2 901 193 und 2 927 662 beschrieben ist. Grundsätzlich werden die verbesserten Durchschlagkennlinien von RESURF-Anordnungen dadurch erzielt, dass dünnere, jedoch höher dotierte epitaktische Schichten zur Herabsetzung der Oberflächenfeldstärke verwendet werden.
Die RESURF-Technik wurde bei lateralen DMOS-Transistoren angewandt, wie in "Lateral DMOS power transistor design". "I.E.E.E. Electron Device Letters", Band EDL-1, S. 51-53, April 1978, von Colak et al beschrieben ist, und das Ergebnis war eine -wesentliche Verbesserung in den Kennlinien der Anordnung. Es wird klar sein, dass in Hochspannungs-DMOS-Anordnungen immer ein Kompromiss zwischen der Durchschlagspannung und dem Reihenwiderstand im leitenden Zustand, (sog. "On-restistance"), angestrebt werden muss, mit dem Zweck, den Durchschlagspannungspegel zu erhöhen und dabei einen verhältnismässig niedrigen Reihenwiderstand aufrechtzuerhalten. Unter Verwendung der bekannten RESURF-Techniken und ausgehend von einer konstanten Durchschlagspannung, kann eine Verbesserung (z.B. eine Herabsetzung) des Reihenwiderstandes um einen Faktor von etwa 3 in einer Anordnung erhalten werden, die denselben Platzraum wie eine übliche (eine dicke epitaktische Schicht enthaltende) DMOS-Anordnung beansprucht. Trotzdem ist eine weitere Verbesserung in den Durchschlag-
PIiA 21 035 /(ο- 5.5.1981
spannungs- und/oder ¥iderstandskennlinien derartiger Anordnungen besonders erwünscht, vor allem Tür Hochspannungsleistungsanordnungen, bei denen sowoiil die Durchschlagspannung als auch der Reihenwiderstand im leitenden Zustand wichtige Parameter sind. Umgekehrt wäre es auch vorteilhaft, DMOS- Anordnungen zu erhalten, die die gleichen Kennlinien wie die bekannten Anordnungen aufweisen, aber weniger Platzraum beanspruchen und somit billiger hergestellt werden können.
Die Erfindung hat u.a. die Aufgabe, einen .
lateralen DMOS-Feldeffekttransistor mit isolierter Gate-Elektrode anzugeben, bei dem verbesserte Kennlinien in bezug auf die Durchschlagspannung und/oder den Reihenwiderstand erhalten werden.
Weiter hat die Erfindung die Aufgabe, laterale DMOS-Feldeffekttransistor mit isolierter Gate-Elektrode anzugeben, die Durchschlagspannungs- und Reihenwiderstandskennlinien aufweisen, die mit denen der bekannten Anordnungen vergleichbar sind, aber die weniger Platzraum beanspruchen und dadurch billiger hergestellt werden können.
Nach der Erfindung ist ein lateraler DMOS-Feldeffekttransistor mit isolierter Gate-Elektrode der obenbeschriebenen Art dadurch gekennzeichnet, dass eine feldformende Halbleiterschicht vom ersten Leitungstyp und mit einem Dotierungspegel, der höher als der des Substrats ist, neben, aber in einiger Entfernung von dem Kanalgebiet angebracht ist. Diese Halbleiterschicht dient zur Wiederverteilung der elektrischen Feldstärke in der Anordnung beim Betrieb, dadurch, dass in einem ersten Teil der epitaktischen Schicht, der sich im wesentlichen zwischen dem Source— und dem Drain—Gebiet und neben dem pn—Übergang zwischen der epitaktischen Schicht und dem Kanalgebiet befindet, die Feldstärke herabgesetzt wird, während in
^5 einem zweiten Teil der epitaktischen Schicht, der sich im wesentlichen neben dem Drain-Gebiet befindet, die Feldstärke erhöht wird. Diese feldformende Halbleiterschicht kann mit Vorteil in Anordnungen verwendet werden, bei denen
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eine epitaktische Schicht nach der genannten "RESURF"-Technik angebracht ist, wobei bereits bei einer Drain-Elektrodenspannung, die niedriger als die Durchschlagspannung ist, die epitaktische Schicht über ihre ganze Dicke erschöpft ist, obgleich auch andere gebräuchliche DMOS-Anordnungen durch Anwendung der Erfindung verbessert werden. Die Halbleiterschicht, die zur Wiederverteilung des elektrischen Feldes dient, kann entweder eine im wesentlichen in dem Substrat unter dem Kanalgebiet angebracht vergrabene Schicht oder eine in der epitaktischen Schicht neben dem Drain-Gebiet angebrachte Oberflächenschicht sein. Bei einer Weiterbildung der Erfindung enthält die Halbleiterschicht sowohl einen vergrabenen Schichtteil als auch einen Oberflächenschichtteil.
Jede der obengenannten Ausführungsformen dient zur Herabsetzung der elektrischen Feldstärke beim Betrieb in denjenigen Teilen der Anordnung, in denen normalerweise Lawinendurchschlag in der Sperrichtung zuerst auftreten würde, wodurch diese Anordnungen eine höhere Durchschlagspannung erreichen können. Insbesondere sind Transistoren nach der Erfindung theoretisch imstande, eine Verbesserung in bezug auf den Reihenwiderstand im leitenden Zustand um einen Faktor von etwa 1,5 - 2,0 bei einer konstanten Durchschlagspannung im Vergleich zu üblichen DMOS-Transistoren zu bewirken, bei denen die "RESURF"-Technik angewandt wird. Als Alternative sind Anordnungen nach der Erfindung imstande, bei einem konstanten Reihenwiderstand eine Verbesserung in bezug auf die Durchschlagspannung zu bewirken.
Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figo 1 einen Querschnitt durch einen lateralen doppeldiffundierten MOS-Transistor eines üblichen Entwurfs, Fig. 2 einen Querschnitt durch einen lateralen doppeldiffundierten MOS-Transistor nach einer ersten Ausführungsform der Erfindung,
Fig. 3 einen Querschnitt durch einen lateralen
PHA 21 035 /% 5.5-1981
doppeldiffundierten MOS-Transistor nach einer zweiten • Ausführungsform der Erfindung, und
Fig. h einen Querschnitt durch einen lateralen doppeldiffundierten MOS-Transistor nach einer dritten Ausführungsform der Erfindung.
Fig. 1 zeigt einen typischen bekannten doppeldif fundierten MOS-Transistor, der sich für Hochspannungsanwendungen eignet. Es sei bemerkt, dass Fig. 1 sowie die anderen Figuren der Zeichnung nicht masstäblich gezeichnet sind und dass insbesondere die senkrechten Abmessungen der Deutlichkeit halber übertrieben gross dargestellt sind. Ausserdem sind entsprechende Teile in den unterschiedlichen Figuren mit denselben Bezugsziffern bezeichnet, während Halbleitergebiete vom gleichen Leitungstyp in derselben
^ Richtung schraffiert dargestellt sind.
In Fig. 1 enthält ein DMOS-Transistor 1 ein Halbleitersubstrat 10 von einem ersten Leitungstyp (im vorliegenden Beispiel vom p-Typ), wobei eine epitaktische Oberflächenschicht 12 von einem zweiten dem ersten entgegengesetzten Leitungstyp (hier vom η-Typ) auf einer Haup-coberfläche 11 des Substrats liegt. Ein an die Oberfläche grenzendes Kanalgebiet i6 vom ersten Leitungstyp ist in der epitaktischeri Schicht erzeugt und bildet mit dieser Schicht einen pn-Ubergang 17· Ein an die Oberfläche grenzendes Source-Gebiet 1h vom zweiten Leitungstyp ist im Kanalgebiet 16 erzeugt, während ein an die Oberfläche grenzendes Drain-Gebiet 20, ebenfalls vom zweiten Leitungstyp, in der epitaktischen Schicht 12 an einer Stelle erzeugt ist, die sich in einiger Entfex-nung von dem Kanalgebiet 16 befindet. Das Kanalgebiet 16 weist einen an die Oberfläche grenzenden Teil 18 auf, der sich zwischen dem Source- und dem Drain-Gebiet der Anordnung befindet und den Kanal der Anordnung bildet. Eine Isolierschicht ist auf der epitaktischen Oberfläclienschicht 12 angebracht und bedeckt wenigstens denjenigen Teil des Kanalgebietes 16, der sich zwischen dem Source— und dem Drain—Gebiet des Transistors befindet.
Obgleich die Isolierschicht 22 als eine gestufte
PHA 21 035 <y 0 5-5.1981
Schicht dargestellt ist und aus Siliciumoxid besteht, können auch andere Konfigurationen und Isoliermaterialien im Rahmen der Erfindung verwendet werden. Eine Gate-Elektrode 2k ist auf der Isolierschicht 22 über dem Kanal 18 erzeugt, während Source- und Drain-Elektroden (26 bzw. 28) elektrische Verbindungen mit dem Source- bzw. Drain—Gebiet des Transistors herstellen.
Anordnungen vom allgemeinen Typ, wie in Fig.1 dargestellt, sind aus dem Stand der Technik bekannt und werden daher nicht im Detail beschrieben. Wie oben erwähnt wurde, ist die epitaktische Oberflächenschicht 12 in derartigen aus dem Stand der Technik bekannten Anordnungen typisch eine verhältnismässig dicke Schicht in der Grössenordnung von etwa 25 bis 30/um bei Durchschlahspannungen von etwa 250 V. Derartige verhältnismässig dicke epitaktische Schichten haben zur Folge, dass diese Anordnungen schnell einem Lawinendurchschlag in der Sperrichtung des pn-Ubergangs 17 in dem starkgekrümmten Teil des Übergangs unter der Gate-Elektrode 2k infolge der grossen Feldstärke in diesem Gebiet ausgesetzt sind. Diese Eigenschaft ist insbesondere bei Hochspannungsanwendungen unerwünscht, weil dadurch die maximale Betriebsspannung des Transistors beschränkt wird.
Die Technik herabgesetzter Oberflächenfeldstärke ("RESURF"-Technik"), wie sie bei lateralen doppeldiffundierten MOS-Transistoren nach dem obengenannten Aufsatz von Colak et al verwendet wird, hat zum Zweck, dieses Problem teilweise zu beheben. Dadurch, dass die Dicke der epitaktischen Schicht erheblich, und zwar auf etwa 3 bis 15/um, herabgesetzt und zu gleicher Zeit der Dotierungspegel in der epitaktischen Schicht erhöht wird, um eine annehmbaren Reihenwiderstand aufrechtzuerhalten, kann eine grosse Verbesserung in den Hochspannungsdurchschlagkennlinien erzielt werden. So kann Fig.1 auch einen bekannten "RESURF"-
3^ DMOS-Transistor darstellen, wobei angenommen wird, dass die richtigen Werte für die Dicke und den spezifischen Widerstand der epitaktischen Oberflächenschicht 12 gewählt sind, derart, dass bereits bei einer die DurSchlagspannung unter—
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schreitenden Spannung die Schicht 12 wenigstens örtlich über ihre ganze Dicke erschöpft ist. Nach der "RESURF"-Technik ist das Produkt der Dotierungskonzentration und der Dicke der epitaktischen Schicht (N . χ D .) dazu
epi epxy
12 epi p
vorzugsweise etwa 10 Atome/cm2. Unter Verwendung dieser Technik kann der Reihenwiderstand um einen Faktor von etwa drei für eine Anordnung herabgesetzt werden, die denselben Platzraum wie eine übliche Anordnung beansprucht, wobei dieselbe Durchschlagspannung erhalten bleibt. Auch kann eine gleiche Verbesserung in der Durchschlagspannung bei demselben Reihenwiderstand erhalten werden; als dritte Alternative.kann auch eine geringe Verbesserung sowohl in der Durchschlagspannung als auch in dem Reihenwiderstand erzielt werden.
Der Erfindung liegt die Erkenntnis zugrunde, dass durch die ¥iederverteilung der elektrischen Feldstärke innerhalb eines lateralen DMOS-Transis-' tors durch Anwendung einer feldformenden Halbleiterschicht entweder in üblichen oder in "RESURF"-DMOS-Anordnungen eine erhebliche Verbesserung in der Durchschlagspannung und/oder in dem Reihenwiderstand erzielt werden kann.
Obgleich die Erfindung bei üblichen DMOS-Transistoren angewandt werden kann, wird eine optimale Wirkung dadurch erhalten, dass die feldformende Halbleiterschicht nach der Erfindung in Anordnungen angebracht wird, in denen die Dicke und die Dotierung der epitaktischen Schicht gemäss der "RESURF"-Technik gewählt werden, wie oben beschrieben 1st. In beiden Fällen ist die Erfindung dadurch. gekennzeichnet, dass die Wiederverteilung der elektrischen Feldstärke mit Hilfe einer feldformenden Halbleiterschicht vom ersten Leitungstyp durchgeführt wird, die einen Dotierungspegel aufweist, der höher als der des Substrats ist und neben, aber in einiger Entfernung von dem Kanalgebiet der Anordnung angebx'acht ist. Diese feldformende Halbleiterschicht dient zur Herabsetzung der elektrischen Feldstärke in einem ersten Teil der epitaktischen Schicht, der sich im wesentlichen neben dem pn-Ubergang 17 und zwischen dem Source- und dem Drain-Gebiet der Anordnung befindet, während
PHA 21 035 Χ 44. 5.3.1981
die elektrische Feldstärke in einem zweiten Teil der epitaktischen Schicht, der sich im wesentlichen neben dem Source-Gebiet 20 befindet, erhöht wird. Auf diese ¥eise wird eine homogenere. Verteilung der elektrischen Feldstärke in dem gekrümmten Randgebiet des pn-Ubergangs, in' dem vorher Lawinendurchschlag in der Sperrichtung auftrat, herabgesetzt.
Unter Verwendung der feldformenden Halbleiterschicht nach der Erfindung können Anordnungen hergestellt werden, die eine weitere Verbesserung in der Durchschlag-
1^ spannung und/oder in dem Reihenwiderstand (d.h. einen gesamten Verbesserungsfaktor) von etwa 1,5 bis 2s0 im Vergleich zu "RESURF"-DMOS-Anordnungen gleicher Grosse aufweisen. Diese Verbesserung wird durch Anwendung einer geeignet gewählten Konfiguration für die feldformende Schicht und
^ geeigneter Werte für die Dicke und den Dotierungspegel der epitaktischen Schicht erhalten, wie nachstehend beschrieben wird,
Fig. 2 der Zeichnung zeigt einen DMOS—Transistor 2, in dem die feldformende Halbleiterschicht vom ersten
u Leitungstyp eine vergrabene Schicht 30a ist, die im wesentlichen im Substrat 10 an seiner Hauptoberfläche 11 angebracht ist. Die vergrabene Schicht 30a erstreckt sich unter dem Kanalgebiet 16 und dem Teil der epitaktischen Schicht zwischen dem Source- und dem Drain-Gebiet Ik bzw. 20, der
neben dem pn-Ubergang 17 liegt. Wie in Fig.2 dargestellt ist, erstreckt sich die vergrabene Schicht 30a vorzugsweise über das ganze Gebiet unter der Gate-Elektrode Zk und endet in geringer Entfernung hinter diesem Gebiet. Die feldformende vergrabene Halbleiterschicht 30a weist
den gleichen Leitungstyp wie das Substrat 10 auf, so dass eine typische Anordnung mit einem p-leitenden Substrat eine p-leitende vergrabene Schicht 30a besitzt. Der Dotierungspegel der vergrabenen Schicht 30a ist jedoch höher als der des Substrats. Es wurden z.B. Anordnungen hergestellt,
bei denen die vergrabene Schicht im Substrat durch Ionenimplantation erzeugt wird, obgleich die Erfindung nicht auf diese Technik beschränkt ist, wobei diese Schicht eine Dicke zwischen 3>0 und 5»0/um und einen Dotierungspegel
PHA 21 035 y /Ο 5.5.I98I
1 P /2
von etwa 1,0 - 1,5 · 10 Atomen/cm aufweist. Infolge der Art des Ionenimplantationsvorgangs erstreckt sich, ein kleiner Teil der vergrabenen Schicht 30a bis in die epitaktische Schicht 12.
In der obenbeschriebenen Anordnung 1st der Dotierungspegel der epitaktischen Schicht 12 etwa 3,0 .
Atomen/cm3 und ihre Dicke beträgt etwa 6 ,um. während der
14 Dotierungspegel des Substrats etwa 4,0 . 10 Atome/cm3 beträgt. Das Substrat 10, die vergrabene Schicht 30a und das Kanalgebiet i6 bestehen alle aus p-leitendem Material, während die epitaktische Schicht 12, das Source-Gebiet 14 und das Drain-Gebiet 20 aus η-leitendem Material bestehen.
In den Anordnungen nach der ersten Ausführungsform, die oben beschrieben und in Fig. 2 dargestellt ist, wurden Durchschlagspannungen in der Grössenordnung von etwa 370 V bei einem normierten Reihenwiderstandswert im leitenden Zustand, d.h. bei dem Reihenwiderstand pro Quadratmillimeter wirksame Oberfläche, von etwa 5,0 —/min2 gemessen. Diese anfänglichen Ergebnisse zeigen einen gesamten Verbesserungsfaktor von etwa 1,5 im Vergleich zu bekannten DMOS-AnOrdnungen, die unter denselben Bedingungen und unter Verwendung des "RESURF"—Prinzips .hergestellt werden, während sie einen gesamten Verbesserungsfaktor von etwa k, 5 im Vergleich zu üblichen lateralen doppeldiffundierten MOS-Transistoren mit epitaktischen Schichten zeigen.
In der Ausführungsform nach Fig. 3 ist die feldformende Halbleiterschicht eines DMOS-Transistors 3 eine Oberflächenschicht 30b, die in einem an die Oberfläche grenzenden Gebiet der epitaktischen Schicht 12 neben dem Drain-Gebiet- 20 erzeugt ist, wobei diese Oberflächenschicht 30b sich von dem Drain-Gebiet zu dem Kanalgebiet 16 des Transistors 3 der Anordnung erstreckt, obgleich die Oberflächenschicht 30b sich nicht derart weit erstreckt, dass sie mit dem Kanalgebiet in Kontakt kommt. In diesem Falle ist die Dotierungskonzentration der Oberflächenschicht etwa 1,0 . 10 Atome/cm2, während die Dicke der Oberflächenschicht etwa 1,0 - 1,5/um beträgt. Die Oberflächen-
3122763
PHA 21 035 Y^ Λη 3.5.U>S1
schicht kann in der epitaktischen Schicht durch Ionenimplantation erzeugt sein und die Dicke und der Dotierungspegel der epitaktischen Schicht sowie der Dotierungspegel des Substrats sind denen bei der Anordnung nach Fig.2 etwa gleich.
In der Ausführungsform nach Fig. k sind eine vergrabene Schicht 30a sowie eine Oberflächenschicht 30t) in einem einzigen DMOS-Transistor k angebracht. Unter Verwendung dieser Konfiguration ist der Dotierungspegel in
1^ jedem der feldformenden Schichtteile 30a und 30b etwa gleich der Hälfte des obengenannten Wertes für die entsprechende Schicht in der nur eine einzige Schicht enthaltenden Ausführungsform nach Fig. 2 und 3· In anderen Hinsichten ist die Ausführungsform nach Fig. k im allgemeinen gleich den
^ obenbeschriebenen Anordnungen und diese Ausführungsform wird daher nicht im Detail beschrieben.
So wird, indem eine feldformende Halbleiterschicht in einem DMOS-Transistor neben seinem Kanalgebiet angebracht wird, nach der Erfindung eine Wiederverteilung der elektrischen Feldstärke in der epitaktischen Schicht der Anordnung beim Betrieb erhalten, wodurch verbesserte Hochspannungsdurchschlag- und/oder Reihenwiderstandseigerischaften erhalten werden.
Die Erfindung kann auch zum Erhalten von DMOS-Anordnungen angewandt werden, deren Kennlinien mit denen bekannter Anordnungen vergleichbar sind, aber die weniger Platzraum beanspruchen vind somit billiger hergestellt werden können.
Obgleich die Erfindung insbesondere an Hand
bestimmter bevorzugter Ausführungsformen veranschaulicht und beschrieben ist, dürfte es schliesslich einleuchten, dass für den Fachmann mehrere Abwandlungen im Rahmen der Erfindung möglich sind.
Obwohl in den Ausführungsbeispielen stets von
doppeldiffundierten DMOS-Transistoren die Rede ist, ist die Erfindung natürlich auch anwendbar, wenn das Gebiet Ik oder die Gebiete ik und 16 beide durch Ionenimplantation erzeugt werden.
Leerseite

Claims (1)

  1. PHA 21 035 |t/ 5.5.1981
    PATENTANSPRÜCHE
    Lateraler Feldeffekttransistor mit isolierter Gate-Elektrode, die ein Halbleitersubstrat von einem ersten Leitungstyp, eine epitaktische Oberflächenschicht vom zweiten den ersten entgegengesetzten Leitungstyp auf einer Haüptbberflache des Substrats, ein an die Oberfläche grenzendes Kanalgebiet vom ersten Leitungstyp in der epitaktischen Schicht, das mit dieser Schicht einen pn-Ubergang bildet, ein an die Oberfläche grenzendes Source-Gebiet vom zweiten Leitungstyp in dem Kanalgebiet, ein an die Oberfläche grenzendes Drain-Gebiet vom zweiten Leitungstyp in der epitaktischen Schicht, das in einiger Entfernung von dem Kanalgebiet liegt, eine Isolierschicht auf der epitak— tischen Oberflächenschicht, die mindestens denjenigen Teil des Kanalgebietes bedeckt, der sich zwischen dem Source-Gebiet und dem Drain-Gebiet befindet, eine Gate-Elektrode auf der Isolierschicht, die. über dem genannten Teil des Kanalgebietes liegt und elektrisch gegen die Oberflächenschicht isoliert ist, und Source- und Drain—Elektroden enthält, die mit dem Source- bzw. dem Drain-Gebiet des Transistors verbunden sind, dadurch gekennzeichnet, dass eine feldformende Halbleiterschicht vom genannten ersten Leitungs» typ mit einem den des genannten Substrats überschreitenden Dotierungspegel neben, aber in einiger Entfernung von dem genannten Kanalgebiet erzeugt ist.
    2. Lateraler Feldeffekttransistor nach Anspruch 1,
    dadurch gekennzeichnet, dass die Dotierungskonzentration und die Dicke der genannten epitaktischen Oberflächenschicht derart gering sind, dass bei einer Drain-Elektrodenspannung, die niedriger als die Durchschlagspannung ist, die epitaktische Schicht über ihre ganze Dicke erschöpft ist.
    3. Lateraler Feldeffekttransistor nach Anspruch 1
    oder 2, dadurch gekennzeichnet, dass die genannte feldformende Halbleiterschicht eine vergrabene Schicht ist, die
    PHA 21 035 1^ Λ 5.5.1981
    im wesentlichen in dem genannten Substrat an der genannten Hauptoberfläche desselben angebracht ist und sich wenigstens unter dem genannten Kanalgebiet und dem genannten ersten Teil der epitaktischen Schicht erstreckt.
    k. Lateraler Feldeffekttransistor nach Anspruch 3,
    dadurch gekennzeichnet, dass die genannte vergrabene Schicht eine Dicke von etwa 3,0 - 5,0 /um und eine gesamte Dotierung
    •ι ρ *
    von 1,0 - 1,5 · 10 Atomen/cm2 aufweist, und dass die genannte epitaktische Schicht eine Dicke von etwa 6,0/um
    1 CT /
    M und eine Dotierungskonzentration von etwa 3,0 . 10 Atomen/cm aufweist.
    5. Lateraler Feldeffekttransistor nach Anspruch
    oder 2, dadurch gekennzeichnet, dass die genannte feldformende Halbleiterschicht eine Oberflächenschicht ist,
    '5 die in einem an die Oberfläche grenzenden Gebiet der genannten epitaktischen Schicht neben dem genannten Drain-Gebiet angebracht ist und sich von dem genannten Drain-Gebiet zu dem genannten Kanalgebiet erstreckt, aber mit diesem Gebiet nicht in Kontakt kommt.
    " 6. Lateraler Feldeffekttransistor nach Anspruch 5,
    dadurch gekennzeichnet, dass die genannte Oberflächenschicht eine Dicke von etwa 1,0 - 1,5/um und eine gesamte Dotierung
    12 /2
    von etwa 1,0 . 10 Atomen/cm aufweist, und dass die genannte epitaktische Schicht eine Dicke von etwa 6,0 /um und eine Dotierungskonzentration von etwa 3,0 . 10 Atcmen/cm3 aufweist.
    7. Lateraler Feldeffekttransistor nach Anspruch
    oder 2, dadurch gekennzeichnet, dass die genannte feldformende Halbleiterschicht aus einem vergrabenen Schichten
    teil, der im wesentlichen im genannten Substrat an der genannten Hauptoberfläche desselben angebracht ist und sich wenigstens unter dem genannten Kanalgebiet und dem genannten ersten Teil der ej)! taktischen Schicht erstreckt, und aus einem Oberflächenschichtteil besteht, der in einem
    an die Oberfläche grenzenden Gebiet der genannten epitaktischen Schicht neben dem genannten Drain-Gebiet angebracht ist und sich von dem genannten Drain—Gebiet zu dem genannten Kanalgebiet erstreckt, aber mit diesem Gebiet nicht in
    PHA 21 035 1XJ 5.5.1981
    Kontakt kommt.
    8. Lateraler Feldeffekttransistor nach Anspruch 7,
    dadurch gekennzeichnet, dass der genannte vergrabene Schichtteil· eine Dicke von etwa 3»0 - 5*0 /um und eine
    12 ·> gesamte Dotierung von etwa 0,5 - 0,75 · 10 Atomen/cm"" aufweist; dass der genannte Oberflächenteil eine Dicke von etwa 1,0 - 1,5/um und eine gesamte Dotierung von etwa
    12 ο
    0,5 · 10 Atomen/cm aufweist, und dass die genannte epitaktische Schicht eine Dicke von etwa 6,0/um und eine Dotierungskonzentration von etwa 3»0 ο 10 Atomen/cm3 aufweist.
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