DE3305056A1 - Halbleiterspeicher - Google Patents

Description

BESCHREIBUNG

Die Erfindung bezieht sich auf einen Halbleiterspeicher, der aus einer monolithischen integrierten Halbleiterschaltung aufgebaut ist, und betrifft insbesondere einen ROM (read-only memory = Festspeicher).

In den letzten Jahren ist mit dem Fortschritt in der Halbleitertechnologie und der Entwicklung in der Anwendungstechnik von Halbleitergeräten der Bedarf an Halbleiterspeichern großer Kapazität gestiegen.

Geht es darum, einen ROM mit großer Kapazität herzustellen, so treten Probleme auf, die gelöst werden müssen. Beispielsweise steigt die Anzahl von mit Datenleitungen zu koppelnden Speicherzellen mit zunehmender Speicherkapazität. Mit zunehmender Anzahl von Speicherzellen nehmen ferner die unerwünschten Streu- oder parasitären Kapazitäten zu, die auf die Datenleitungen gekoppelt werden. Infolgedessen wird beim Daten-Auslesevorgang die Änderungsgeschwindigkeit der von einer ausgewählten Speicherzelle den Datenleitungen zugeführten Datensignale durch die verhältnismäßig große Kapazität der Datenleitungen beschränkt. Mit anderen Worten wird die Steuerbarkeit der Datenleitungen durch

die ausgewählte Speicherzelle verhältnismäßig schlechter. Häufig werden die Signalleitungen, wie etwa die Datenleitungen, verlängert, wenn die Speicherkapazität erhöht werden soll. Da die Signalleitungen selbst nicht vernachlässigbare Widerstände aufweisen und da unerwünschte Kapazitäten verhältnismäßig hoher Werte auf die Signalleitungen gekoppelt werden, treten in diesem Fall auf den Leitungen verhältnismäßig lange Signallaufzeiten auf.

Soll eine integrierte Halbleiterschaltung mit hoher Kapazität hergestellt werden, so wird darauf geachtet,

daß die die Schaltung bildenden Schaltungselemente oder Verdrahtungsschichten klein gehalten werden, um verschiedene Ziele zu erreichen, nämlich zu verhindern, daß die Fabrikationsausbeute durch Kristallfehler des Halbleiter-Substrats sinkt, die Fläche dieses Halbleitersubstrats merklich erhöht wird und der Leistungsverbrauch erheblich steigt.

Die auf diese Weise klein gemachten Signalleitungen weisen in sich verhältnismäßig hohe Widerstände auf, wodurch sie lange Signallaufzeiten bewirken.

Um die Ansprechgeschwindigkeit eines ROM hoher Kapazität gleich oder größer zu machen als die eines ROM niedriger Kapazität, ist es erforderlich, die ungünstigen Einflüsse zu eliminieren, die durch die relative Verminderung der Steuerfähigkeit der Datenleitungen durch die Speicherzelle und durch den Anstieg in den Laufzeiten der Signalleitungen bewirkt werden.

Aus verschiedenen Gesichtspunkten ist es ferner wünschenswert, daß der Leistungsverbrauch des ROM möglichst klein ist.

Andererseits führen Fehler der Speicherzellen zu speziellen Problemen bei einem ROM hoher Kapazität.

Gemäß dem Stand der Technik ist als eine Informationstheorie ein Fehlerkorrekturcode bekannt, der nachstehend kurz als "ECC" bezeichnet werden soll.

Ein Konzept der vorliegenden Erfindung beruht darauf, daß eine Schaltung zur Korrektur von Fehlern unter Verwendung des genannten ECC (wobei diese Schaltung nachstehend kurz als"ECC-Schaltung" bezeichnet werden soll) in einen Halbleiterspeicher eingebaut wird.

Der vorliegenden Erfindung liegt die generelle Aufgabe zugrunde, Nachteile, wie sie bei vergleichbaren Halbleiterspeichern nach dem Stand der Technik auftreten, mindestens tealweise zu vermeiden.
Eine speziellere Aufgabe der Erfindung wird darin

gesehen, einen Halbleiterspeicher zu schaffen, der schneller Operationen fähig ist. Ferner soll der Halbleiterspeicher nach der vorliegenden Erfindung einen geringen Energieverbrauch aufweisen. Zur Aufgabe gehört es ferner, einen Halbleiterspeicher zu schaffen, der verbesserte Fabrikationsausbeute gestattet. Eine weitere speziellereTeilaufgabe kann darin gesehen werden, einen Halbleiterspeicher zu schaffen, der die wesentliche Funktion der eingebauten ECC-Schaltung zu verbessern und den Schaltungsaufbau zu vereinfachen vermag.

Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

Figur 1 ein Blockschaltbild eines ROM gemäß einem Ausführungsbeispiel der Erfindung;

Figur 2A bis 2C miteinander ein spezielleres Schaltbild der Schaltungsblöcke DSA1, M-ARY1/ MPX1, SA, MPX3 und DSA3 nach Figur 1;

Figur 3 ein Schaltbild eines X-Decoders; Figur 4 ein Schaltbild eines Y-Decoders; Figur 5 ein Schaltbild einer ECC-Schaltung; Figur 6 ein Schaltbild eines Antivalenzgliedes; und

Figur 7 ein Diagramm der Arbeitskennlinien der Schaltung nach Figur 2A bis 2C.

Das anhand des Blockschaltbildes nach Figur 1 gezeigte Ausführungsbeispiel der Erfindung bezieht sich auf einen Masken-ROM.

Der in Figur 1 gezeigte ROM ist mit vier Speichergruppen M-ARY1 bis M-ARY4 ausgestattet (es könnten auch mehr oder weniger sein), und weist insgesamt eine Speicherkapazität von etwa 1 Megabit auf. Jede der Speichergruppen M-ARY1 bis M-ARY4 ist aus 512 Zeilen χ 608 Spalten aufgebaut und hat eine Speicherkapazität von 311 296 Bit. Die gezeigten Schaltungsblöcke sind nach der bekannten integrierten MOS-Schaltungstechnik in einem Halbleitersubstrat ausgebildet. In der Darstellung der Figur 1 entspricht die

Anordnung der Haupt-Schaltungsblöcke der tatsächlichen geometrischen Anordnung auf dem Halbleitersubstrat.

Bei den Isolierschicht-Feldeffekttransistoren (im folgenden kurz als "MOSFETs" bezeichnet), aus denen die einzelnen Schaltungsblöcke aufgebaut sind, handelt es sich um solche des selbstsperrenden N-Kanal-Typs, soweit nichts anderes angegeben ist.

Die Zeilenadressen der jeweiligen Speichergruppen oder -matrizen M-ARY1 bis M-ARY4 werden durch die X-Decoder X-DCR1 und X-DCR2, die Spaltenadressen durch einen Y-Decoder Y-DCR1 angewählt.

Die beiden X-Decoder X-DCR1 und X-DCR2 weisen Wort-Treiber auf, die nachstehend beschrieben werden sollen, und durch Decodieren von Zeilenadressen-Signalen AO bis A9 2 (= 1024) decodierte Ausgangssignale erzeugen. Der X-Decoder X-DCR1 befindet sich zwischen den beiden auf der linken Seite von Figur 1 angeordneten Speichergruppen M-ARY1 und M-ARY2, während sich der X-Decoder X-DCR2 zwischen den beiden auf der rechten Seite der Zeichnung angeordneten Speichergruppen M-ARY3 und M-ARY4 befindet. Die von dem X-Decoder X-DCR1 erzeugten 512 decodierten Ausgangssignale werden gemeinsam den Speichergruppen M-ARY1 und M-ARY2 zugeführt. In ähnlicher Weise werden die 512 decodierten Ausgangssignale, die von dem X-Decoder X-DCR2 erzeugt werden, gemeinsam den Speichergruppen M-ARY3 und M-ARY4 zugeführt.

Der Y-Decoder Y-DCR1 erzeugt durch Decodieren von Spaltenadressen-Signalen A10 bis A14 von jeweils fünf Bit 32 decodierte Ausgangssignale. An die Speichergruppen M-ARY1 bis M-ARY4 sind jeweils Multiplexer MPX1 bis MPX4 angeschlossen, die als Spaltenschalter arbeiten. An jedem der Multiplexer MPX1 bis MPX4 liegen die 32 decodierten Signale des Y-I)ecoders Y-DCR1 . Durch jeden der Multiplexer MPX1 bis MPX4 wird jeweils eine von 32 Spalten angewählt.

Da jede Speichorgruppe M-ARY1 bis M-ARY4 608 Spalten auf-. weist, werden in Abhängigkeit von jeweils einem decodierten

Y-Ausgangssignal 19 Spalten gleichzeitig angewählt.

Entsprechend dem soweit beschriebenen Aufbau werden in Abhängigkeit von einem decodierten X-Ausgangssignal und einem decodierten Y-Ausgangssignal 38 Speicherzellen gleichzeitig angewählt.

Bei dieser Ausführungsform ist ein Abtastverstärker SA zur Verstärkung des Informationssignals oder des Datensignals, das von der gewählten Speicherzelle erzeugt wird, als Differenzschaltung aufgebaut. Der Abtastverstärker SA wird so betrieben, daß er die Spannungsdifferenz zwischen dem Datensignal, das aus der Speicherzelle gelesen wird, und einer vorgegebenen Referenzspannung verstärkt. Um dafür zu sorgen, daß die zu verstärkende Spannungsdifferenz genau dem Inhalt des aus der Speicherzelle ausgelesenen Datensignals entspricht,und um einen gewünschten Pegel innerhalb einer relativ kurzen Zeitspanne zu erreichen, wird die Referenzspannung nicht auf einen absolut konstanten Pegel gesetzt, sondern auf einen relativen Pegel. Mit anderen Worten, die Referenzspannung wird auf einen solchen Wert eingestellt, der dem Potential an der Spalte entspricht, an die die gewählte Speicherzelle gekoppelt ist.

Bei dieser Ausführungsform werden die Spaltenleitungen der Speichergruppen mit der Referenzspannung versorgt, obwohl die Erfindung nicht auf diese Ausführungsform beschränkt ist. Um die Referenzspannung auf einen richtigen Wert einzustellen, sind Blindzellengruppen DSA1 bis DSA4 vorgesehen, die jeweils den Speichergruppen M-ARY.1 bis M-ARY4 entsprechen. Die Blindzellengruppen DSA1 bis DSA4 sind an die Spaltenleitungen der entsprechenden Speichergruopen ange-^ schlossen. Die Blindzellengruppen DSA1 und DSA2 werden jeweils von den X-Decodern X-DCR1 und X-DCR2 gewählt.

Die Blindzellengruppen DSAI und DSA2, die auf der linken Seite in Fig. 1 angeordnet sind, und die Blindzellengruppen DSA2 und DSA4, die auf der rechten Seite in Fig. 1 angeordnet sind, werden alternativ gewählt, und zwar in Abhängigkeit von dem höchsten Bit-Signal A9 der X-Adressen-

Signale AO bis A9 von 10 Bits, obwohl die Erfindung nicht speziell darauf beschränkt ist. Die Blindzellengruppen DSA1 und DSA2, die an die Speichergruppen M-ARY1 und M-ARY2 angeschlossen sind, werden gewählt, wenn die entsprechenden Zeilenleitungen der Speichergruppen M-ARY3 · und M-ARY4 vom X-Decoder X-DCR2 gewählt werden- Andererseits werden die Blindzellengruppen DSA3 und DSA4, die an die Speichergruppen M-ARY3 und M-ARY4 angeschlossen sind, dann gewählt, wenn die entsprechenden Zeilenleitungen der Speichergruppen M-ARY1 und M-ARY2 gewählt werden.

Die jeweiligen Spaltenleitungen der Speichergruppe M-ARY1 in Fig. 1 sind mit den jeweiligen Spaltenleitungen der Speichergruppe M-ARY3 gepaart. Andererseits ist der Multiplexer MPX1 mit dem Multiplexer MPX3 gepaart. Beim Datenauslesevorgang wird das gleiche Signal, das vom Y-Decoder Y-DCR1 dem Multiplexer MPX1 zugeführt wird, auch dem Multiplexer MPX3 geliefert. Infolgedessen wird der Abtastverstärker SA mit dem zu verstärkenden Datensignal von einem der Multiplexer MPX1 und MPX3 und mit der Referenzspannung vom anderen Multiplexer versorgt. In gleicher Weise sind die Spaltenleitungen der Speichergruppe M-ARY2 mit den Spaltenleitungen der Speichergruppe M-ARY4 gepaart, und die Multiplexer MXP2 und MPX4 sind miteinander gepaart.

Die Datensignale mit 38 Bits, die aus den 38 Speicherzellen ausgelesen werden, die in Abhängigkeit von einem der decodierten X-Ausgangssignale und einem decodierten Y-Ausgangssignale gewählt werden, werden vom

³^ Abtastverstärker SA verstärkt und einer ECC-Schaltung oder Fehlerkorrekturschaltung zugeführt, so daß ihre Fehler von der ECC-Schaltung korrigiert werden. Bei den der ECC-Schaltung zugeführten Signalen mit 38 Bits werden 3 2 Bits als Datensignal verwendet, während die übrigen 6 Bits als Paritätssignal verwendet werden. Darauf ansprechend erzeugt die ECC-Schaltung Datensignale von 3 2 Bits, deren Fehler korrigiert sind.

Die Informationssignale oder die Ausgangsdaten von

32 Bits, deren Fehler von der ECC-Schaltung korrigiert sind, werden einem Multiplexer MPXO zugeführt, der zu dem Zweck vorgesehen ist, daß die Anzahl der externen Anschlüsse des ROM verringert wird. Die jeweiligen 8 Bits der Datenausgangssignale von 32 Bits werden durch die Wirkung des Multiplexers MPXO gewählt. Die Datensignale von 8 Bits werden durch einen Ausgangspuffer DOB den externen Anschlüssen DOO bis D07 des ROM zugeführt. Infolgedessen werden die Datensignale mit 32 Bits der ECC-Schaltung sequentiell oder nacheinander viermal den externen Anschlüssen DOO bis D07 übermittelt. Für diese sequentiellen Ausgangsvorgänge werden Adressensignale A15 und A16 verwendet. Der dargestellte ROM ist mit einem Y-Decoder Y-DCR2 zum Decodieren der Adressensignale A15 und A16 ausgerüstet, obwohl die Anordnung nicht speziell darauf beschränkt ist. Der Betrieb des Multiplexers MPXO wird durch die decodierten Signale kontrolliert bzw. gesteuert, die vom Y-Decoder Y-DCR2 erzeugt werden. Infolgedessen werden die Datensignale mit 32 Bits nacheinander den externen Anschlüssen DOO bis D07 zugeführt, in Abhängigkeit von der Tatsache, daß die Zustände der Adressensignale A15 und A16 mit 2 Bits nacheinander geändert werden.

Der in Fig. 1 dargestellte ROM ist mit einem Adressenpuffer ADB ausgerüstet. Dieser Adressenpuffer ADB erhält die externen Adressensignale AO bis A16 über die externen Anschlüsse, um daraufhin die internen Adressensignale aO und aO bis al 6 und al 6 mit den Pegeln "wahr" und "nicht-wahr" zu erzeugen, die den Decodern zugeführt

werden. Die Operationen des Adressenpuffers ADB werden mit einem Chipwählsignal Ce gesteuert, das von einer Steuerschaltung CNT geliefert wird.

Diese Steuerschaltung CNT erzeugt das Chipwählsignal Ce in Abhängigkeit von einem externen Chipwählsignal CE, das den externen Anschlüssen zu liefern ist. Die Steuerschaltung CNT ist mit einem nicht-dargestellten Signalgenerator zur Erzeugung von Vorladungsimpulsen 0PC und mit solchen Signalgeneratoren 0X-Gen und 0Y-Gen

ausgerüstet, wie sie in Fig. 3 und 4 angegeben sind. Die Adressensignale, die für die internen Signalgeneratoren der Steuerschaltung CNT erforderlich sind, werden vom Adressenpuffer ADB geliefert.

Der nicht-dargestellte Signalgenerator zur Erzeugung der Vorladungsimpulse 0PC kann aus einer Schaltung zum Abtasten der Änderung des Pegels von mindestens einem der Adressensignale AO bis A16 und einer geeigneten Schaltung, z.B. einer Impulsgeneratorschaltung, aufgebaut werden. Die Vorladungsimpulse 0PC werden auf einen hohen Pegel für eine vorgegebene Zeitspanne eingestellt, wenn die Chipwählsignale dem Anschluß CE geliefert werden und wenn zumindest eines der Signale AO bis Al 4 der Adressensignale AO bis A16 geändert wird, während die Chipwählsignale geliefert werden.

An die Speichergruppen werden jeweils solche Vorladungselemente angekoppelt, die sich im einzelnen aus der nachstehenden Beschreibung ergeben. Die Datenleitungen, d.h. die Spaltenleitungen, der jeweiligen Speichergruppen werden durch den Umstand zurückgesetzt, daß die Vorladungselemente von den Vorladungsimpulsen 0PC betätigt werden. Die Daten können mit einer schnellen Zeitsteuerung ausgelesen werden, und zwar aufgrund der Tatsache, daß die jeweiligen Datenleitungen unabhängig von ihren vorherigen Pegeln zwangsläufig zurückgesetzt werden. Die Vorladungsimpulse 0PC werden auch zum Rücksetzen des Abtastverstärkers verwendet.

Der ROM gemäß dieser Ausführungsform wird als Zeichengenerator zur Erzeugung von chinesischen Zeichen

^ou verwendet, obwohl er nicht speziell darauf beschränkt ist. Das Muster von einem Zeichen wird mit Anzeigepunkten angezeigt, die in einer Matrixform von beispielsweise 3 2 Zeilen χ 32 Spalten angeordnet sind. Da ein Zeichen oder Buchstabe die Datensignale von 32 Bits χ 32 Bits erfordert, ist beim ROM dieser Ausführungsform eine Speicherung mit 1024 Zeichemustern möglich.

Die Fig. 2A bis 2C zeigen spezielle Schaltungen der vorstehend angegebenen Speichergruppen und des Abtastver-

-π ι stärkers.

Die Speichergruppen M-ARY1 und M-ARY3 sind so ausgebildet, daß sie im wesentlichen gleichen Aufbau besitzen. Die Speichergruppe M-ARY1 hat !312 Wortleitungen WO bis W511, die in vertikaler Richtung der Zeichnung verlängert sind. Die 512 Wortleitungen der Speichergruppe M-ARY1 sind gemeinsam mit den 512 Wortleitungen der Speichergruppe M-ARY2 ausgebildet, wie es in Fig. 1 dargestellt ist. In gleicher Weise hat die Speichergruppe M-ARY3 512 Wortleitungen, die in vertikaler Richtung der Zeichnung verlängert sind. Die 512 Wortleitungen der Speichergruppe M-ARY3 sind ebenfalls gemeinsam mit den 512 Wortleitungen ausgebildet, die bei der Speichergruppe M-ARY4 gemäß Fig. 1 vorgesehen sind. Die jeweiligen Wortleitungen werden als Zeilenleitungen angesehen. Die Speichergruppe M-ARY1 hat eine Erdungsleitung und eine Datenleitung, die in horizontaler Richtung der Zeichnung verlängert und die abwechselnd angeordnet sind. In der dargestellten Weise ist die erste Leitung GaO die Erdleitung, während die zweite Leitung DaO die Datenleitung ist. In der Zeichnung sind die jeweiligen Erdleitungen mit dem Suffix G versehen, während die jeweiligen Datenleitungen mit dem Suffix D versehen sind.

Die Datenleitungen können so betrachtet werden, daß sie die jeweiligen Spaltenleitungen bilden. Die Speichergruppe M-ARY1 in Fig. 1 hat 608 Spaltenleitungen, wie es oben angegeben worden ist. In der Speichergruppe M-ARY1 in Fig; 2A ist jedoch eine Datenleitung so ausgebildet, daß sie im wesentlichen zwei Spaltenleitungen entspricht, wie sich im einzelnen aus der nachstehenden Beschreibung ergibt. Infolgedessen wird die Anzahl von Datenleitungen, die zur Speichergruppe M-ARY1 gehören, nicht auf 608 gesetzt, sondern auf den halben Wert, d.h. auf die Zahl von 304. Der ROM kann in hohem Maße integriert werden, indem man die Anzahl von Datenleitungen reduziert. Die jeweiligen Datenleitungen der Speichergruppe M-ARY1 werden über den Multiplexer MPX1 an die gemeinsamen Datenleitungen CDO und CD1 usw. angekoppelt. Da die wesentliche eine

Datenleitung die beiden Spaltenleitungen bildet, sind 16 (d.h. 32/2) Datenleitungen DaO bis Da15 so ausgelegt, daß sie einer gemeinsamen Datenleitung entsprechen, z*B. CDO.

In der Speichergruppe M-ARY1 sind Speicher-MOSFETs MO bis M31 so ausgebildet, daß sie jeweils den Knotenpunkten der bereits erwähnten Wort- und Datenleitungen entsprechen. Jeder Speicher-MOSFET ist mit seinem Gateanschluß mit der entsprechenden Wortleitung,mit seinem Drainanschluß an die entsprechende Datenleitung und mit seinem Sourceanschluß an die entsprechende Erdleitung angeschlossen. Mit den jeweiligen Datenleitungen und den jeweiligen Erdungsleitungen, mit der Ausnahme der Erdleitung GaO, die am Endteil der Speichergruppe M-ARY1 angeordnet ist, sind die Drain- und Source-Anschlüsse der jeweiligen Speicher-MOSFETs MO, M1, M2 usw., gemeinsam verbunden, die an die gleiche Wortleitung angeschlossen sind. Obwohl nicht speziell darauf beschränkt, sind die Erdleitungen und die Datenleitungen aus Halbleiterbereichen aufgebaut, die integral mit den Halbleiterbereichen ausgebildet sind, welche die Source- und Drain-Anschlüsse der Speicher-MOSFETs bilden. Jeder dieser Speicher-MOSFETs hat eine vorgegebene Schwellwertspannung in Abhängigkeit von der Information "0" oder "1".

Gemäß der vorliegenden Ausführungsform ist der Multiplexer MPX1 aus übertragungsgatter-MOSFETs, die im wesentlichen zwischen die Datenleitungen und die geraeinsame Datenleitung geschaltet sind, und Schalt-MOSFETs aufgebaut, die

zwischen die jeweiligen Erdungsleitungen und eine gemeinsame Erdungsleitung CGa geschaltet sind. Beispielsweise sind die Datenleitungen DaO bis Da15 an die gemeinsame Datenleitung CDO über Übertragungsgatter-MOSFETs SaO bis Sa15, welchen den Multiplexer bilden, angeschlossen. Die gemeinsame Datenleitung CO ist an einen der Eingangsanschlüsse des Abtastverstärkers angeschlossen.

Andererseits sind die Erdungsleitungen GaO bis Ga15 mit der gemeinsamen Erdungsleitung CGa über Schalt-MOSFETs

QaO bis Qa15 verbunden, die als Spaltenschalter arbeiten. Die MOSFETs SaO bis Sa15 werden an ihren jeweiligen Gate-Anschlüssen mit den decodierten Signalen CO bis C15 versorgt, die vom Y-Adressendecoder Y-DCR1 erzeugt werden, wie es Fig. 1 zeigt. Die decodierten Signale CO bis C15 werden erzeugt, indem die Adressensignale A10 bis A13 decodiert werden. Die MOSFETs QaO bis Qa15 werden an ihrem Gate-Anschlüssen mit den decodierten Signalen CO bis C15 und den decodierten Signalen C01 bis C1500 versorgt, die von solchen nicht dargestellten Logik-Schaltungen erzeugt werden, welche das Adressensignal A14 erhalten. Es ist erforderlich, eine komplementäre Schaltung des Schalt-MOSFETs, der an die Erdleitung gekoppelt ist, die auf der einen Seite der zu wählenden Datenleitung angeordnet ist, und des Schalt-MOSFETs vorzunehmen, der an die Erdleitung gekoppelt ist, die auf der anderen Seite dieser Datenleitung angeordnet ist. Es ist auch erforderlich, den Schalt-MOSFET, z.B. den MOSFET Qa1 leitend zu machen, der an die Erdleitung gekoppelt ist, die zwischen den beiden Datenleitungen angeordnet ist, wenn der, Speicher-MOSFET, der zwischen dieser Erdleitung und der einen Datenleitung angeordnet ist, gewählt werden soll und wenn der Speicher-MOSFET, der zwischen dieser Erdleitung und der anderen Datenleitung angeordnet ist, gewählt werden soll. Somit wird z.B. das oben erwähnte decodierte Signal C1500 auf einen solchen Pegel vorher eingestellt, daß die Beziehung gemäß der nachstehenden logischen Gleichung (1) erfüllt wird, während das erwähnte decodierte Signal C01 in gleicher Weise auf

einen solchen Wert vorher eingestellt wird, daß die Relation gemäß der nachstehenden Logikgleichung (2) erfüllt wird:

C1500 = Co-a14 + C15-a14 (1)

,
und

C01 = Co-a14 + C1 ·ϋϊΤ (2).

In Fig. 2A werden die Erdleitungen, die oberhalb der jeweiligen Datenleitungen DaO bis Dal 5 angeordnet sind, von den AND-Signalen der decodierten Signale CO bis C15 und dem internen Adressensignal a14 gewählt, während die Erdleitungen, die unterhalb der jeweiligen Datenleitungen DaO bis Da15 angeordnet sind, von den AND-Signalen der decodierten Signale CO bis Cl5 und dem Adressensignal a14 gewählt werden.

Bei der vorliegenden Ausführungsform sind die Blindzellen DSaO bis DSa31 jeweils an die Datenleitungen angeschlossen. Die Blindzellen sind so ausgebildet, daß sie gleichen Aufbau haben. In Fig. 2A ist nur die Schaltung der Blindzelle DSaO speziell dargestellt, um die Darstellung zu vereinfachen. Die Blindzelle· DSaO besteht, obwohl nicht speziell darauf beschränkt, aus MOSFETs QdI und Qd2, die in Reihe miteinander geschaltet und so ausgelegt sind, daß sie von einem internen Adressensignal aa geschaltet werden, und einem MOSFET Qs, der in Reihe mit den MOSFETs Qd1 und Qd2 geschaltet und der so ausgelegt ist, daß er vom decodierten Signal CO geschaltet wird.

Die MOSFETs Qd1 und Qd2 sind so ausgebildet, daß sie die gleiche Größe wie die Speicher-MOSFETs der Speichergruppe besitzen, obwohl die Anordnung nicht speziell darauf beschränkt ist. Außerdem werden die MOSFETs Qd1 und Qd2 gleichzeitig mit und in gleicher Größe wie die Speicher-MOSFETs hergestellt, die eine niedrige Schwellwertspannung besitzen. Infolgedessen wird der zusammengesetzte Leitwert dieser MOSFETs Qd1 und Qd2, wenn sie leitend gemacht werden, auf einen Wert gebracht, der etwa die Hälfte des Leitwertes des MOSFETs besitzt, der die niedrige Schwellwertspannung aufweist, wenn letzterer gewählt wird. Diejenigen Speicher-MOSFETs, die eine hohe Schwellwertspannung haben, werden in ihrem im

3k wesentlichen leitenden Zustand gehalten, unabhängig von der Tatsache, ob sie gewählt sind oder nicht. Infolgedessen wird der zusammengesetzte Leitwert der MOSFETs QdI und Qd2 der Blindzellen so gemacht, daß sie einen

höheren Leitwert als der Speicher-MOSFET mi t der hohen Schwellwertspannung besitzt, wenn letzterer gewählt wird. Mit anderen Worten, der zusammengesetzte Leitwert der MOSFETs Qd1 und Qd2 besitzt einen Zwi.schenwert zwischen der Leitfähigkeit des Speicher-MOSFETs mit der niedrigen Schwellwertspannung und der Leitfähigkeit des Speicher -MOSFETs mit der hohen Schwellwertspannung.

Der MOSFET Qs der Blindzelle ist vorgesehen, um den Energieverbrauch bei den Blindzellen zu verringern, die nicht gewählt zu werden brauchen. Der MOSFET Qs besitzt eine so vorgegebene Größe, daß er einen ausreichend höheren Leitwert besitzt, als der zusammengesetzte von den MOSFETs Qd1 und Qd2. Infolgedessen ist der Leitwert der Blindzelle im gewählten Zustand, d.h.

der Leitwert zwischen dem Ausgangsknotenpunkt DN der Blindzelle und dem Erdpotentialpunkt der Schaltung im wesentlichen gleich dem zusammengesetzten Leitwert der MOSFETs Qd1 und Qd2.

Wie oben bereits angegeben, werden die die Blindzelle bildenden MOSFETs Qd1 und Qd2 und Qs gleichzeitig mit den Speicher-MOSFETs hergestellt. Infolgedessen ist es möglich, eine Vergrößerung der Anzahl von Herstellungsschritten des ROM zu vermeiden. Außerdem ist es möglich, in wirksamer Weise herkömmliche Eigenschaften von

^° Herstellungstechniken für integrierte Halbleiter-Schaltungsanordnungen zu verwenden, so daß wenig Charakteristikabweichungen zwischen den Schaltungselementen bestehen, die gleichzeitig hergestellt werden. Genauer gesagt, ändern sich hinsichtlich der Eigenschaften der

Speicher-MOSFETs beispielsweise ihre Leitwerte durch Streuungen, Schwankungen oder dgl. bei den Herstellungsbedingungen, und ähnliche Eigenschaftsänderungen treten bei den MOSFETs Qd1 und Qd2 auf. Infolgedessen kann der zusammengesetzte Leitwert der MOSFETs Qd1 und Qd2 auf ungefähr den halben Leitwert der Speicher-MOSFETs verringert werden, welche die geringe Schwellwertspannung besitzen, ohne im wesentlichen von den Streuungen, Schwankungen oder dgl. bei den Herstellungsbedingungen

beeinflußt zu werden. Somit ist es möglich, Speicher herzustellen, die eine hohe Ergiebigkeit besitzen.

Außerdem werden gemäß der vorliegenden Ausführurigsform jeweils an die Datenleitungen die Vorladungs-MOSFETs QPO, QP1 usw. angeschlossen, die so ausgelegt sind, daß sie von den Vorladungsimpulsen 0PC geschaltet werden * Diese Vorladungsimpulse 0PC werden von der Steuerschaltung CNT gemäß Fig. 1 erzeugt, wie es oben angegeben worden ist. Die Vorladungsimpulse 0PC werden in der oben beschriebenen Weise auf den hohen Pegel für eine vorgegebene Zeitspanne eingestellt, wenn die Adressensignale vom Adressenpuffer ADB geliefert werden sollen. Die Steuerschaltung CNT erzeugt auch das Chipwählsignal Ce, das solchen Schaltungen, wie sie in Fig. 3 und 4 dargestellt sind, geliefert werden soll. Das Chipwählsignal Ce wird auf einen hohen Pegel eingestellt, und zwar in Abhängigkeit von der Tatsache, daß das Chipwählsignal CE, das von außerhalb des IC kommt, auf hohem Pegel ist. Beispielsweise wird das so eingestellte Chipwählsignal Ce dem Adressenpuffer, den Decodern usw. zugeführt. Diese Adressenpuffer, Decoder usw. werden in Abhängigkeit vom hohen Pegel des Chipwählsignal Ce aktiviert oder eingeschaltet und in Abhängigkeit vom niedrigen Pegel des gleichen Signals inaktiviert oder abgeschaltet. Somit kann ein unnötiger Leistungsverbrauch des ROM insgesamt durch die Steuerung der jeweiligen Schaltungen durch das Chipwählsignal Ce verringert werden.

In Fig. 2B ist ein Abtastverstärker SAdO aus fol-

^O genden Bauelementen aufgebaut: Verstärkungs-MOSFETs Q4 und Q5 vom Zwischenspeichertyp, deren Gate- und Drain-Anschlüsse über Kreuz verbunden sind; und Vorladungs-MOSFETs Q6 und Q7, die an die jeweiligen Drain-Anschlüsse der bereits genannten MOSFETs Q4 und Q5 angeschlossen sind.

Durch die Tatsache, daß die Vorladungs-MOSFETs Q6 und Ql so ausgebildet sind, daß sie relativ hohe Leitwerte besitzen, werden die gepaarten Eingangs- und

Ausgangs-Anschlüsse des Abtastverstärkers SAdO vorher auf einen solchen hohen Pegel aufgeladen, wenn die Vorladungsimpulse 0PC erzeugt werden, der im wesentlichen gleich der Versorgungsspannung Vcc ist. Die paarweise angeordneten Eingangs- und Ausgangsanschlüsse des Abtastverstärkers SAdO werden mit den Ausgangssignalen versorgt, die von den entsprechenden linken und rechten Speichergruppen M-ARY1 und M-ARY3 über die gemeinsamen Datenleitungen CDO und CDO kommen.

iü In gleicher Weise wird der Abtastverstärker SAd1 mit den Ausgangssignalen versorgt, die von den Speichergruppen M-ARY1 und M-ARY3 über die gemeinsamen Datenleiangen CD1 und CD1 kommen.

Bei jeder Speichergruppe wird der Schreibvorgang der Information in die Speicher-MOSFETs, obwohl nicht speziell darauf beschränkt, durchgeführt, indem Verunreinigungsionen in die Bereiche implantiert werden, welche die Kanäle der Speicher-MOSFETs bilden sollen. Mit anderen Worten, die Schwellwertspannung der Speicher-MOSFETs wird durch Verunreinigungsionen-Implantationen bestimmt. In die Kanal-Bereiche der Speicher-MOSFETs, die die hohe Schwellwertspannung haben sollen, werden beispielsweise solche Verunreinigungsionen implantiert, welche vom entgegengesetzten Leitungstyp sind wie der Kanalleitungstyp. Keine Ionenimplantation zur Verschiebung des Schwellwertes wird in den Kanalbereichen der Speicher-MOSFETs durchgeführt, bei denen eine niedrige Schwellwertspannung erforderlich ist. Infolgedessen können die binären Signale "1" oder "0" in die Speicher-

^ou MOSFETs eingeschrieben werden. Obwohl nicht speziell darauf beschränkt, wird in diesem Falle die Schwellwertspannung der Speicher-MOSFETs, die durch die Ionenimplantationen bestimmt ist, so ausgelegt, daß sie dem Wert "1" des Binärsignals entspricht. Die niedrige Schwellwertspannung der Speicher-MOSFETs, in die keine Ionen implantiert worden sind, wird so ausgelegt, daß sie dem Wert "O" der Binärsignale entspricht.

Die Auslesevorgänge werden durchgeführt, wie es nach-

KC4- I-

stehend im einzelnen erläutert ist, indem abgetastet wird/ ob die Speicher-MOSFETs, wenn sie gewählt werden, von der zwischen ihre Gate- und Source-Anschlüsse gelegten Spannung im wesentlichen leitend oder nicht-leitend gemacht B sind. Mit anderen Worten, die Lesevorgänge entsprechen der Abtastung, ob die Leitfähigkeit bzw- der Leitwert des gewählten Speicher-MOSFETs hoch oder niedrig ist. Der Referenzwert für diese Abtastung des Pegels wird von den oben bereits erwähnten Blindzellen gegeben, wie es oben im einzelnen erläutert worden ist.

Nachstehend soll die Wirkungsweise des Masken-ROM der vorliegenden Ausführungsform im einzelnen beschrieben werden. Dabei wird zunächst angenommen, daß diejenigen decodierten Signale, die vom X-Decoder X-DCR1 gemäß Fig.

1 erzeugt werden, die z.B. der Wortleitung WO zuzuführen sind, auf hohen Pegel gesetzt werden zusammen mit denjenigen CO der decodierten Signale, die vom Y-Decoder Y-DCR1 gemäß Fig. 1 erzeugt werden, und zwar durch geeignete Kombinationen der Adressensignale AO bis A13. Unter dieser Annahme werden die Übertragungs-MOSFETs SaO> Sa16 usw., die an die Datenleitungen DaO, Da16 usw. angeschlossen sind, durch die Wirkung des decodierten Signals CO leitend gemacht. Dementsprechend werden die Speicher-MOSFETs MO und M1, sowie M32 und M33, deren Drain-Anschlüsse an die Datenleitungen DaO und Da16 und deren Gate-Anschlüsse an die erwähnte Wortleitung WO angeschlossen sind, in ihre Zustände gebracht, in denen sie angewählt werden können.

Durch das Adressensignal A14 wird bestimmt, welches Speicher-MOSFET Mo odr M1 zu wählen ist und welches MOSFET M3 2 oder M33 zu wählen ist. Beispielsweise wird für den Fall, wo das interne Adressensignal a14 auf hohen Pegel gesetzt wird, entsprechend der Tatsache, daß das Adressensignal A14 auf hohen Pegel gesetzt ist,

^JO das decodierte Ausgangssignal C01 des Y-Decoders Y-DCR1 entsprechend auf hohen Pegel gesetzt. Infolgedessen werden die SchaIt-MOSFETs Qa 1, Qa17 ,usw. leitend gemacht, so daß die Erdleitungen Ga1, Ga17 usw. auf Erdpotential

der Schaltung gelegt werden. Infolgedessen wird das Potential auf der Wortleitung WO zwischen Gate- und Source-Anschluß des Speicher-MOSFETs M1 der beiden Speicher-MOSFETs MO und M1 angelegt. Kurz gesagt, der Speicher-MOSFET M1 wird gewählt. In gleicher Weise wird der Speicher-MOSFET M3 3 von den Speicher-MOSFETs M32 und M33 gewählt.

Wenn die Wortleitung WO gewählt wird, wird dabei keines der decodierten Signale, welche die Potentiale der Wortleitungen W512 bis W1O23 der Speichergruppe M-ARY3 auf hohen Pegel heben, vom X-Decoder X-DCR2 erzeugt, wie es oben erläutert worden ist. Infolgedessen wird keiner der Speicher-MOSFETs, welche die Speichergruppen M-ARY3 bilden, gewählt.

Als nächstes soll die Wahl der Blindzellen nachstehend näher erläutert werden. Wie bereits beschrieben, wird die Speichergruppe M-ARY1 vom niedrigen Pegel des höchsten Adressensignals A9 der Adressensignale AO bis A9 mit 10 Bits gewählt, welche dem X-Decoder zugeführt werden. Zu diesem Zeitpunkt wird entsprechend dem Adressensignal A9 das interne Adressensignal a9 auf hohen Pegel gelegt, während das Adressensignal a9 auf niedrigen Pegel gelegt wird. Andererseits wird die Speichergruppe M-ARY3 vom hohen Pegel des Adressensignals A9 gewählt.

Falls die Adressensignale AO bis A9 so eingestellt sind, daß der an die Wortleitung WO angeschlossene Speicher-MOSFET M1 in der Speichergruppe M-ARY1 gewählt werden kann, werden die MOSFETs Qd1 und Qd2 der

^ou jeweiligen Blindzellen, welche die Blindzellengruppe DSA3 bilden, durch den hohen Pegel des internen Adressensignals a9 leitend gemacht. Infolgedessen wird die Blindzellengruppe DSA3 in ihren wählbaren Zustand gebracht. Zu diesem Zeitpunkt wird die Blindzellengruppe DSA1 nicht in ihren wählbaren Zustand gebracht, da sich das Adressensignal a9 auf niedrigem Pegel befindet.

Bei der vorliegenden Ausführungsform, wie sie vor-

stehend beschrieben worden ist, werden die vorgegebenen jeweiligen Blindzellen, welche die Blindzellengruppe DSA3 in ihrem wählbaren Zustand bilden, gewählt. Um die Datenleitungen zu wählen, werden, genauer gesagt, die jeweiligen decodierten Signale, die vom Y-Decoder Y-DCR1 erzeugt werden, auch dem MOSFET Qs jeder Blindzelle zugeführt. Infolgedessen werden, falls die an die Wortleitung WO angeschlossenen Speicher-MOSFETs M1, M32 usw. gewählt werden, die an die Datenleitungen Db1, Db16 usw.

der Speichergruppe M-ARY3 angeschlossenen Blindzellen DSbO , DSb16 usw. gewählt. Die Blindzellen, die an die anderen Datenleitungen DSb1-DSb15 angeschlossen sind, bleiben nicht-gewählt. Infolgedessen werden von den nicht-dargestellen Streukapazitäten, die an die jeweiligen Datenleitungen DbO, Db31 usw. über die Vorladungs-MOSFETs angeschlossen sind, vorher geladen, während die Streukapazitäten, die an die Datenleitungen DbO, Db15 usw. angeschlossen sind, über die Blindzellen nicht entladen werden. Somit ist es möglich, einen unnützen Leistungsverbrauch zu eliminieren.

Der Speicher-MOSFET M1 ist so ausgelegt, daß er einen solchen Leitwert besitzt, der entsprechend der gegebenen Speicherinformation bestimmt werden kann, wie es oben beschrieben worden ist. Infolgedessen beginnen die Ladungen auf der Datenleitung DaO, die vorher über den Vorladungs-MOSFET QPO aufgeladen worden ist, freigesetzt zu werden, wenn der Speicher-MOSFET M1 gewählt wird, und zwar entsprechend der Information,die in diesem Speicher-MOSFET M1 gespeichert worden ist.

Die Blindzelle DSbO, die gleichzeitig mit dem Speicher-MOSFET M1 gewählt wird, hat einen mittleren Leitwert zwischen dem Leitwert des Speicher-MOSFET, in dem die Information "1" gespeichert wird_yund dem Leitwert des Speicher-MOSFETs,in dem die Information "0" gespeichert wird, wie es oben beschrieben worden ist. Infolgedessen beginnt die Ladung auf der Datenleitung DbO, die vorher üb.er den Vorladungs-MOSFET aufgeladen worden ist, freigesetzt zu werden, wenn die Blindzelle

-:: *o305056

DSbO gewählt wird, und zwar entsprechend dem Leitwert dieser Blindzelle.

Fig. 7 zeigt das zeitliche Änderungsverhalten der Potentiale VD und VD der bereits erwähnten, paarweise angeordneten Datenleitungen DaO und DbO. In derselben Figur zeigt eine gestrichelte Linie DO die Potentialänderung auf der Datenleitung DbO, an die die Blindzelle angeschlossen ist. Andererseits zeigt eine strichpunktierte Linie D¹¹L" die Potentialänderung auf der Datenleitung DaO, wenn im Speicher-MOSFET M1 die Information "0" gespeichert ist, während eine strichpunktierte Linie D"H" die Potentialänderung der Datenleitung DaO zeigt, wenn im Speicher-MOSFET M1 die Information "1" gespeichert ist. Der Abtastverstärker SAdO verstärkt die Potentialdifferenz zwischen den paarweise angeordneten Datenleitungen DaO und DbO, so daß sein verstärktes Signal den gemeinsamen Datenleitungen DO¹ und DO¹ zugeführt wird. In diesem Falle werden die Datenleitungen Da2 bis Da15 der Datenleitungen Da1 bis Da15 der Speichergruppe M-ARY1 nicht mit ihren entsprechenden Erdleitungen angewählt. Infolgedessen wird der Vorladungspegel der Datenleitungen Da2 bis Da15 gehalten, da damit verhindert wird, daß keinerlei wirkungsloser oder unnützer Stromverbrauch hervorgerufen wird.

Die Datenleitung Da1 wird in Abhängigkeit von der Tatsache entladen, daß der Speicher-MOSFET M2 beispielsweise durch die Wahl der Wortleitung WO leitend gemacht wird, denn der MOSFET Qa1 ist leitend. Infolgedessen wird ein wirkungsloser oder unnütaer Leistungsverbrauch,

der hervorgerufen würde, wenn die Ladung der Datenleitung ungewählt bliebe, gemäß der vorliegenden Ausführungsform erheblich reduziert.

Wie im einzelnen unter Bezugnahme auf die Fig. 5 und 6 der vorliegenden Ausführungsform erläutert wird, wird das Binärsignal, das aus dem zu speichernden Binärsignal invertiert wird, in die die Speichergruppe M-ARY3 bildenden Speicher-MOSFETs eingeschrieben, und zwar im Hinblick darauf, daß sowohl die Anzahl der die ECC-

Schaltung bildenden Bauelemente als auch der Leistungsverbrauch der ECC-Schaltung verringert werden. Genauer gesagt, falls beispielsweise im Speicher-MOSFET MO der Speichergruppe M-ARY3 das Binärsignal "O" gespeichert werden soll, wird es mit dem Binärsignal "O" eingeschrieben, das aus dem vorhergehenden Binärsignal "1" invertiert wird. Durch diesen Schreibvorgang wird stets ein Pegel, der dem' im Speicher-MOSFET gespeicherten Binärsignal entspricht, von den linken Eingangs- und Ausgangs-An-Schlüssen des Abtastverstärkers geliefert, unabhängig davon, welche Speichergruppe M-ARY1 oder M-ARY3 es zuließe, daß ihr Speicher-MOSFET gewählt wird. Von den rechten Eingangs- und Ausgangsanschlüssen des Abtastverstärkers wird andererseits ein Pegel geliefert, der dem Binärsignal entspricht, das aus dem ersten Binärsignal invertiert worden ist.

Fig. 3 zeigt ein Schaltbild zur Erläuterung von Ausführungsformen der X-Adressendecorder X-DCR1 und X-DCR2 gemäß Fig. 1. Der X-Adressendecodierer X-DGR1 ist aus einer Vielzahl von Decodereinheiten UDxO bis UDx511 aufgebaut, welche so ausgelegt sind, daß sie jeweils einzeln den Wortleitungen WO bis W511 entsprechen, während der X-Adressendecoder XDCR2 aus einer Vielzahl von Decodereinheiten UDx512 bis UDxiO23

²^ aufgebaut ist, die in gleicher Weise jeweils einzeln den Wortleitungen W512 bis W1O23 entsprechen. Die jeweiligen Decodereinheiten UDxO bis UDX1Ö23 haben jeweils gleichen Aufbau. In Fig. 3 ist daher speziell nur die Schaltung der Decodereinheit UDxO dargestellt.

In dieser Fig. 3 ist die Decodereinheit UDxO aus

folgenden Baugruppen aufgebaut: den Logik-MOSFETs Q10 bis Q19, die mit einer vorgegebenen Kombination von Adressensignalen a0 und a0 bis a9 und a9~ versorgt werden; einem Vorladungs-MOSFET O2O, der zwischen die gemeinsamen Drain-Anschlüsse der zuerst genannten MOSFETs und den Vcrsorgungsspannungsanschluß Vcc geschaltet ist; einem Tronn-MOSFET Q21; und einem Ausgangs-MOSFET Q22, der über den Trenn-MOSFET Q21 mit dem decodierten Signal

versorgt wird.

Der Gate-Anschluß des Vorladungs-MOSFET Q2O wird mit einem Steuersignal, d.h. dem Chipwählsignal Ce beaufschlagt, während an den Drain-Anschluß des Ausgangs-MOSFETs Q22 das Ausgangssignal des Signalgenerators 0X-Gen angelegt wird. Dieser Signalgenerator 0X-Gen arbeitet so, daß er ein Signal mit hohem Pegel in Abhängigkeit von den Adressensignalen aO und aO bis a9 und a9 erzeugt, auch wenn bei einer Gruppe von Adressensignalen aO und aO bis a9 und ~ä§ sich ihre Pegel ändern. Das Ausgangssignal der Decodereinheit UDxO wird nachstehend näher erläutert. Wenn sämtliche an den externen Anschlüssen anliegenden Adressensignale AO bis A9 beispielsweise auf niedrigen Pegel geändert werden, werden die Adressensignale aO bis a9, die von dem in Fig. 1 dargestellten Adressenpuffer ADB erzeugt werden, entsprechend auf niedrigen Pegel geändert, während die Adressensignale aO bis a9 entsprechend auf hohen Pegel geändert werden. Infolgedessen werden sämtliche parallel geschalteten MOSFETs Q1O bis Q19 nicht-leitend gemacht. Die gemeinsamen Drain-Anschlüsse der MOSFETs Q1O bis Q19 werden auf den Vorladungspegel gesetzt, d.h. auf den hohen Pegel, und zwar infolge der Tatsache, daß sie alle nicht-leitend sind. Das Signal mit hohem Pegel der gemeinsamen Drain-Anschlüsse wird über den Trenn-MOSFET Q21 an den Gate-Anschluß des Ausgangs-MOSFET Q22 angelegt. Infolgedessen wird der Ausgangs-MOSFET Q22 leitend gemacht.

Das Ausgangssignal des Signalgenerators 0X-Gen, das auf den niedrigen Pegel vorher eingestellt wird, wird für eine vorgegebene Zeitspanne auf hohen Pegel angehoben, und zwar entsprechend der Tatsache, daß die Adressensignale sich in der oben erwähnten Weise ändern. Dieses Ausgangssignal mit hohem Pegel des Signalgenera-

tors 0X-Gen wird über den Ausgangs-MOSFET Q22 an die Wortleitung WO übertragen. Mit anderen Worten, die Wortleitung WO wird auf den Wählpegel gesetzt. Infolgedessen ist es möglich, den Speicher-MOSFET zu wählen, der

an diese Wortleitung WO angeschlossen ist.

Bei der Decodereinheit UDxO existiert eine nicht dargestellte Streukapazität zwischen den Gate- und Source-Anschlüssen des Ausgangs-MOSFET Q22. Diese Streu-B kapazität wird über den Trenn-MOSFET Q21 geladen. Wenn das Ausgangssignal des Signalgenerators 0X-Gen auf hohen Pegel geändert wird, nachdem die Streukapazität geladen worden ist, wird das Signal auf der Wortleitung WO entsprechend auf hohen Pegel geändert. Da die Streukapazität im wesentlichen als Bootstrap-Kapazität oder Kapazität mit mitlaufender Ladespannung wirkt, wird das Gate-Potential des Ausgangs-MOSFET Q22 so verstärkt, daß es einen ausreichend hohen Pegel besitzt, und zwar als Folge davon, daß die Wortleitung auf hohen Pegel angehoben worden ist. Infolgedessen wird der Leitwert oder die Leitfähigkeit des Ausgangs-MOSFETs Q22 auf einen ausreichend hohen Pegel erhöht. Der Trenn-MOSFET Q21 wird automatisch von der von der Streukapazität gelieferten Bootstrap-Spannung nicht-leitend gemacht, da sein Gate-Anschluß auf dem Pegel der Versorgungsspannung Vcc gehalten wird. Infolgedessen arbeitet der Trenn-MOSFET Q21 in der Weise, daß er eine Entladung der Ladungen der Streukapazität verhindert.

Wenn das Ausgangssignal des Signalgenerators 0X-Gen wieder von hohem Pegel auf niedrigen Pegel zurückgeht, wird entsprechend die Wortleitung WO über den Ausgangs-MOSFET Q22 auf niedrigen Pegel abgesenkt.

Falls mindestens eines der Adressensignale AO bis A9 auf hohen Pegel verstärkt wird, wird mindestens einer der MOSFETs Q10 bis Q19 der Docodereinheit UDxO entsprechend leitend gemacht. Die gemeinsamen Drain-Anschlüsse der MOSFETs Q10 bis Q19 werden auf niedrigem Pegel gehalten, auch wenn der MOSFET Q20 von den Vorladungsimpulsen Ce leitend gemacht wird. Der Ausgangs-MOSFET Q22 wird von dem Signal mit niedrigem Pegel am gemeinsamen Drain-Anschluß nicht-leitend gemacht. Infolgedessen wird die Wortleitung WO auf niedrigem Pegel gehalten.

Fig. 4 zeigt eine Ausführungsform der Schaltung des

in Fig. 1 dargestellten Y-Adressendecoders Y-DCR1. Dieser Y-Decoder Y-DCR1 ist aus Decodereinheiten UDyO bis UDy15 und Logikschaltungen LGO bis LG15 aufgebaut. Die Decodereinheiten und die Logikschaltungen sind jeweils so aufgebaut, daß sie gleichen Aufbau besitzen. Fig. 4 zeigt speziell den Aufbau der Decodereinheit UDyO und der Logikschaltung LGO.

Die Decodereinheit UDyO besteht aus folgenden Baugruppen: Logik-MOSFETs Q30 bis Q33, die parallel zueinander geschaltet sind und mit einer vorgegebenen Kombination von Adressensignalen a10 und a10 und al 3 und al 3 versorgt werden; einem Vorladungs-MOSFET Q34, der an die gemeinsamen Drain-Anschlüsse der zuerst genannten MOSFETs angeschlossen ist; einem Trenn-MOSFET Q35 und einem Ausgangs-MOSFET Q36, der über den Trenn-MOSFET Q35 mit den decodierten Signalen versorgt wird. Der Ausgangs-MOSFET Q36 ist mit seinem Drain-Anschluß an die Ausgangsklemme des Signalgenerators 0Y-Gen angeschlossen. Der Signalgenerator 0Y-Gen hat einen ähnlichen Aufbau wie der Signalgenerator 0X-Gen, um ein Signal mit hohem Pegel für eine vorgegebene Zeitspanne zu erzeugen, wenn irgendeine Gruppe der Adressensignale ai0 und a10 bis al 4 und al 4 eine Änderung seines Pegels erfährt.

Die Ausgangssignale CO bis C15 der jeweiligen Decodereinheiten in Fig. 4 werden teilweise als Wählsignale der in Fig. 1 dargestellten Multiplexer verwendet und teilweise an die Gate-Anschlüsse der MOSFETs Q37 und Q38 der Logikschaltungen LGO bis LG15 angelegt. Die MOSFETs Q37 und Q38 der jeweiligen Logikschaltungen werden an

ihren jeweiligen Drain-Anschlüssen mit den Adressensignalen a14 bzw. al 4 versorgt. An den Source-Anschlüssen der jeweiligen MOSFETs Q37 und Q38 der jeweiligen Logikschaltungen werden die decodierten Signale CO, C1500 erzeugt, die.als AND-Ausgangssignale wirken.

Wenn beispielsweise die Adressensignale A10 bis A13 sich auf niedrigen Pegel ändern, während das Adressensignal A14 sich auf hohen Pegel ändert, werden die von den Adressenpuffern gemäß Fig. 1 gelieferten internen

Adressensignale a1O bis a13 und al 4 entsprechend auf niedrigen Pegel geändert, während die Adressensignale

a1O bis al 3 und al 4 entsprechend auf hohen Pegel geändert werden, so daß die parallel geschalteten MOSFETs B Q3O bis Q33 der Decodereinheit UDyO nicht-leitend gemacht werden, während der Ausgangs-MOSFET Q36 leitend gemacht wird.

Zu diesem Zeitpunkt wird durch die Änderungen der Adressensignale ein Signal mit hohem Pegel vom Signalgenerator 0Y-Gen erzeugt. Dieses Signal mit hohem Pegel des Signalgenerators 0Y-Gen wird an die Gate-Anschlüsse der MOSFETs Q37 und Q38 über den Ausgangs-MOSFET Q36 der Decodereinheit UDyO übertragen. Infolgedessen wird der MOSFET Q38 leitend gemacht. Das Adressensignal al 4 mit hohem Pegel, das an den Drainanschluß des MOSFETs Q3 8 angelegt wird, wird von demselben MOSFET Q38 geliefert. Kurz gesagt, das Ausgangssignal CO mit hohem Pegel und das decodierte Signal C01 mit hohem Pegel werden vom Y-Decoder Y-DCR1 erzeugt.

Fig. 5 zeigt ein Schaltbild von einer Ausführungsform der ECC-Schaltung gemäß Fig. 1. Eine Logikschaltung ELG spricht auf die Lesesignale DO¹ und DO¹ bis D31¹ bis D31 ' sowie PO und PO bis P5 und P*5 mit 38 Bits von der Speichergruppe an, um daraus die Syndrome SO bis S5 zur Bezeichnung der Fehlerbits aus einer vorgegebenen Kombination von Antivalenzgliedern zu bilden.

Die jeweiligen Paritäts-Checkbits PO bis P5 mit 6 Bits der Information von 3 8 Bits, die in die Speichorgruppen eingeschrieben sind, werden hinsichtlich ihrer Werte durch die Datensignale mit 32 Bit und eine geeignete Check- oder Prüfmatrix bestimmt. Die folgende Tabelle 1 gibt ein Beispiel für eine solche Prüfmatrix. In der Tabelle 1 sind die Markierungen bei den Bits angebracht, auf die Bezug zu nehmen ist.

Tabelle 1: Prüfmatrix

\s. Bit \. Wr.	Do	Dl	D2	D3	Informations-Bitξ	D5	D6	D7	D8	D9	0LO	Il	1	0L3	1	1
Sy η- ^v drome ^^	1	1	1	1	D4								1			1
S0	1				1	1	1	1	1							1
Sl		1				1				1	1	1
S2			1				1			1			1
S3				1				1			1
S4									1			1
S5				1

Informations-Bits

	1	1	1I8	1I9	1	°>1	1	*>3	°>4	1	1	°>7	S>8	1	1	°31
1	1	1	1	1		1	1				1		1		1
1							1	1	1		1
			1	1	1			1		1		1	1			1
1	1		1		1	1			1	1	1		1	1
		1		1			1					1	1
				1		1		1	1		1

Cn CJ 3

Paritäts-Bits	1	1	1	1	1
P0 P1 P2 P3 P4 P5
1

-34-

In der nachstehenden Tabelle 2 ist ein spezielles Beispiel von eingeschriebenen Daten W angegeben, die in die Speichergruppen einzuschreiben sind. In dieser Tabelle 2 werden dabei die Datensignale mit den Zeichen BO bis B31 versehen, während die Paritätsssignale mit den Zeichen BPO bis BP5 versehen werden.

Tabelle 2: W_ (eingeschriebene Daten)

Bo	Bl	B2	B3	B4	B5	B6	B7	B8	B9	0IO	5Ll	5L2	13L3	1	1	1	tsetzung)
1	1	1	1	1	0	0	0	0	0	0	0	0	0			For
														^l
		^9	ho	hi	hi	^3	*>4	hs	he	hi	^8	*29		0
1	1	1	1	1	0	0	0	0	0	0	1	1	0

BPo	BP1	BP2	BP3	BP4	BP5
1	1	1	1	1	1

Die Werte der jeweiligen Paritätsbits werden durch die Tatsache bestimmt, daß auf diejenigen Bits der Datensignale von 32 Bits, die einzuschreiben und in Tabelle angegeben sind, Bezug genommen wird. Die zu bestimmenden Paritätsbits werden auf solche Werte eingestellt, daß die Antivalenz-Werte der bezogenen Bitsignale und die bestimmenden Paritätsbits den Wert "O" haben. Mit anderen Worten, die jeweiligen Paritätsbits werden so bestimmt, daß die Antivalenz-Werte der bezüglichen Bits unter Berücksichtigung von Tabelle 1 den Wert "O" haben.

Beispielsweise wird das Paritätsbit BPO in Tabelle in folgender Weise gesetzt. Genauer gesagt, wird zum Setzen des Paritätsbits BPO auf die Datenbits BO bis B4, B14 bis B21, B28 und B29 der Datenbits BO bis B31 mit 3 2 Bits entsprechend der ersten Zeile, d.h. dem Syndrom SO der Tabelle 2 Bezug genommen. Die Antivalenzen der so bezogenen Datenbits erhalten den Wert "1"'. Dementsprechend

-35-

erhält das Paritätsbit BPO den Wert "1". Mit anderen Worten/ die Antivalenz zwischen den bezüglichen Datenbits und das Paritätsbit BPO erhält den Wert "0".

Im folgenden wird auf die Daten auf der Basis der Syndrome S1 bis S5 Bezug genommen, die in den zweiten bis fünften Zeilen der Tabelle 1 auftreten, so daß die Paritätsbits BP1 bis BP5 so bestimmt werden, daß ihre Antivalenzwerte auf "0" reduziert werden. Falls die jeweiligen Datenbits mit 32 Bits so vorgegeben sind, daß sie die Werte gemäß Tabelle 2 haben, sind sämtliche Paritätsbits BPO bis BP5 auf den Wert "1" gesetzt, wie es in der Tabelle angegeben ist.

Wie sich aus Tabelle und den vorhergehenden Erläuterungen bezüglich dieser Tabelle ergibt, lassen sich die Logikgleichungen zur Bestimmung der Syndrome SO bis S5 durch die nachstehenden Gleichungen (3) bis (8) ausdrücken:

B, ff) B. (+)B,Cf)B.C0R X+) R _ ff

S₁ = B₀ ©Β

©BP

und

B₂₅©B₂₇©

GD BP,

(6)

B₂₉(E) B₃

Dabei bezeichnen die Symbole θ , die in den obigen Logikgleichungen auftauchen, die Antivalenz bzw. das ausschließliche ODER.

Die in Fig. 5 dargestellte Logikschaltung ELG ist aus nicht dargestellten Logikschaltungen zur Bildung solcher Syndrome SO bis S5 aufgebaut, welche die obigen Gleichungen (3) bis (8) erfüllen. Dabei kann die Folge der Zusammensetzungen von Antivalenzen oder ausschließlichen ODER-Verknüpfungen der Vielzahl von Bits frei gewählt werden. Zur Bestimmung der Antivalenz-Werte der vier Bits BO bis B3 wird somit beispielsweise das Ausgangssignal BO Φ B1 von der ersten Antivalenzschaltung gebildet, und das Ausgangssignal B2 © B3 wird von der zweiten Antivalenzschaltung gebildet, so daß diese beiden so gebildeten Ausgangssignale der dritten Antivalenzschaltung zugeführt werden können. Wie sich aus dem gegenseitigen Vergleich der Gleichungen (3) bis (8) ergibt, treten die Exklusiv-ODER-Werte oder Antivalenzwerte B14 bis B17 beispielsweise gemeinsam in den Gleichungen (3) und (4) auf. Der Antivalenzwert der Bits B18 und B19 tritt gemeinsam in den Gleichungen (3) und (5) auf. Um die Anzahl von Logikschaltungen zum Aufbau der

— 37 —

Logikschaltung ELG zu reduzieren, kann somit der S.iklusiv-ODER-Wert oder Antivalenzwert, den die jeweiligen Gleichungen gemeinsam haben, vorher von entsprechenden gemeinsamen Schaltungen gebildet werden.

Die Fehler oder Defekte, die vorher in den zu wählenden Speicher-MOSFETs, Schalt-MOSFETs und Signalleitungen auftreten, und die wesentlichen Fehler und Defekte, die während des Betriebes der Schaltung durch unerwünschte Änderungen der Schaltungsbetriebsbedingungen hervorgerufen werden, rufen Fehler bei den ausgelesenen Daten hervor, die der Fehlerkorrekturschaltung oder ECC-Schaltung /a übermitteln sind.

Es wird nun angenommen, daß die Speicherzellen, in weiche die Schreibdaten W gemäß Tabelle 2 einzuschreiben sind, gewählt werden und daß die ausgelesenen Daten zu dieser Zeit solche Fehler besitzen, wie sie in der nachstehenden Tabelle 3 aufgelistet sind. Mit anderen Worten, es wird angenommen, daß das siebte Bit B7 der ausgelesenen Daten R vom Wert "0" auf den Wert "1" geändert ist.

Tabelle 3: R (ausgelesene Daten)

N 4J Q) Ul +> U 0 Pk

	Bl	B2	B3	B4	B5	B6	B7	B8	B9	3LO	3Ll	3L2	3LS	3L4	3IS	B16	tzung)
1	1	1	1	1	0	0	1	0	0	0	0	0	0	1	1	1	rtse
3L7	3LS	3L9	ho	hl	\2	3^	3M	T*> iV, —	^6	hl	3ES	hg	3SO	3Sl
1	1	1	1	1	0	0	0	0	0	0	1	1	0	0

Fox

^BP

BP

BP

BP

1 1

Die Logikschaltung ELG in der KCC-Schaltung berechnet logisch die Syndrome SO bis S5 entsprechend den Gleichungen (3) bis (8), wenn sie mit diesen ausgelesenen Daten R versorgt wird. Bei den Berechnungsvorgängen zur Bestimmung dieser Syndrome SO bis S5 wird das siebte Bit B7 in der Logikoperation zur Bestimmung der Syndrome S1 und S4 verwendet, wie sich aus Tabelle 1 ergibt. Als Ergebnis davon, daß das siebte Bit B7 von "O" in "1" geändert wird, nehmen die Syndrome S1 bzw. S4 den Wert "1" an. Es ist kein Fehler in den Bits, die in die Berechnungsvorgänge zur Bestimmung der anderen Syndrome SO, S2, S3 und S5 eingeführt werden. Infolgedessen nehmen die Syndrome SO, S2, S3 und S5 jeweils den Wert "0" an. Wenn die in der Tabelle 3 aufgelisteten, ausgelesenen Daten R ausgegeben werden, wird genauer gesagt das Bitmuster der von der Logikschaltung ELG erzeugten Syndrome S5 bis SO ausgedrückt durch "010010". Dieses Bitmuster wird koinzident mit dem Bitmuster der Syndrome S5 bis SO, welche das siebte Bit D7 in der Prüfmatrix gemäß Fig. 1 angeben. In dieser Prüfmatrix wird genauer gesagt das Muster der' Syndrome S5 bis SO in der Zeile des Bits D7 ausgedrückt durch "010010", was koinzident ist mit dem Bitmuster der Syndrome S5 bis SO, die von der Loganschaltung erzeugt werden. Hierbei sollen die leeren Spalten in der Prüfmatrix den Wert "0" haben.

Wie sich aus der Tabelle 1 ergibt, werden die jeweiligen Signale mit 38 Bits mit der Vielzahl von Prüfbit:! angesetzt. Die Prüfbits, die für ein Signal gesetzt werden, haben ein solches Mustor, das nur diesem Signal

^Q entspricht.

Als Ergebnis davon, daß die iPrüfmatrix den Aufbau gemäß der Auflistung in Tabelle 1 besitzt, entspricht das Bitmuster, das aus den von der Logikschaltung ELG cjem.'iß Fig. 5 gelieferten Syndromen S5 bis SO aufgebaut

^άο wird, Bit: für Bit den Positionen der Fehlerdaten-Bits der ausgrilesenen Daten R. Die von der Logikschaltung ELG erzeugten Syndrome SO bis S5 werden entweder direkt oder über Inverter dem Decoder DCR zugeführt.

Dieser Decoder DCR arbeitet so, daß er die Syndrome SO bis S5 decodiert und aus diesen decodierte Signale erzeugt, welche die Pehlereinheiten anzeigen. Der Decoder DCR ist aus AND-Gattern GO bis G31 aufgebaut, die so ausgelegt sind, daß sie einzeln.oder Bit für Bit den Datensignalen mit 32 Bits entsprechen, obwohl die Erfindung nicht speziell darauf beschränkt ist- Die jeweiligen AND-Gatter GO bis 31 sind mit ihren jeweiligen Eingängen so ausgelegt, daß sie verschiedenen Bitmuster abtasten.

Jedes dieser AND-Gatter erzeugt den Pegel ¹¹O", wenn die entsprechenden Datenbits nicht fehlerhaft sind, bzw. den Pegel "1", wenn diese Bits fehlerhaft sind. Beispielsweise erzeugt das AND-Gatter GO ein Signal mit dem Pegel "1", wenn das Signal der ersten Einheit oder des ersten

15. Bits der Datensignale von 32 Bits fehlerhaft ist, und sonst ein Signal mit dem Pegel "0", wie sich sowohl aus den dargestellten Verbindungen als auch der Prüfmatrix in Fig. 1 ergibt.

Die jeweiligen Ausgänge des Decoders DCR, d.h. die Ausgänge der AND-Gatter GO bis G31 und die Informationsbits BO bis B31 der ausgelesenen Daten R werden jeweils den Antivalenzschaltungen EORO bis E0R31 zugeführt. Diese Antivalenz-Schaltungen EORO bis E0R31 bilden die £<=»hlerkorrigierten Ausgangsdaten DO bis D31, die an den MuItiplexer MPXO gemäß Pig. 1 angelegt werden. Wenn beispielsweise ein Fehler im siebten Datensignal gemäß Tabelle 3 existiert, geht entsprechend der Ausgang des AND-Gatters G6 auf dem Wert "1", so daß das siebte Signal, das irrtümlich mit dem Wert "1" ausgelesen wird, durch

die Antivalenz-Schaltung E0R7 vom Wert "1" in den Wert "0" invertiert wird. Mit anderen Worten, das Datensignal D06 wird auf den richtigen Wert korrigiert.

Dabei ist die ECC-Schaltung gemäß der vorliegenden

Ausführungsform in der Lage, den Fehler von einem Bit zu

korrigieren, aber nicht in der Lage, den Fehler von zwei oder mehr Bits zu korrigieren. Falls beabsichtigt ist, eine solche ECC-Schaltung anzugeben, die den Fehler von zwei oder mehr Bits korrigieren kann, wird der Aufbau

kompliziert und die Anzahl der Bauelemente steigt an. In diesem Falle muß darüber hinaus die Anzahl der Paritätsbits erheblich vergrößert werden.

Fig. 6 zeigt eine spezielle Ausführungsform des Inneren der Logikschaltung ELG und der Antivalenz-Schaltung, die zur Fehlerkorrektur verwendet wird. Die Antivalenz-Schaltung ist aus p-Kanal MOSFETs QP1 bis QP4 und η-Kanal MOSFETs Qn1 bis Qn4 aufgebaut. Die MOSFETs QP1 und p_P2 und die MOSFETs Qn 1 und Qn2 sind jeweils in Reihenschaltung angeordnet, und die MOSFETs QP3 und QP 4 und die MOSFETS Qn3 und Qn4 sind ebenfalls in Reihenschaltung angeordnet. Der Knotenpunkt zwischen den MOSFETs QP2 und Qn1 und der Knotenpunkt zwischen den MOSFETs QP4 und Qn3 sind miteinander verbunden, um ein Ausgangssignal OUT zu erzeugen. Die MOSFETs Qn1 und Qn2 erhalten an ihren Gate-Anschlüssen jeweils Eingangssignale a und b, und die MOSFETS Qn3 und Qn4 erhalten an ihren Gate-Anschlüssen Eingangssignale a bzw. b.

Andererseits erhalten die MOSFETs QP1 und QP4 an ihren Gate-Anschlüssen die Eingangssignale a bzw. b, und die MOSFETs QP2 und QP3 erhalten an ihren Gate-Anschlüssen die Eingangssignale b bzw. a.

Wenn nun beide Eingangssignale a und b auf hohem Pegel oder Pegel "1" sind, werden die MOSFETs Qn1 und Qn2 lei-

²^ tend gemacht, um das Ausgangssignal OUT auf niedrigen Pegel oder Pegel "0" zu ändern. Wenn beide Eingangsssignale a und b auf hohem Pegel sind, werden andererseits die MOSFETs Qn3 und Qn4 leitend gemacht, um in gleicher Weise das Ausgangssignal OUT auf niedrigen Pegel zu an-

dern.

Wenn weiterhin das Eingangssignal a (oder a) auf niedrigem Pegel ist und das Eingangssignal b (oder b) auf niedrigem Pegel ist, werden der MOSFET QP3 (oder QP1) und der MOSFET QP4 (oder QP2) leitend gemacht, um das Ausgangssignal OUT auf den hohen Pegel zu verstärken. Wenn somit die Eingangssignale a und b hinsichtlich ihrer Pegel koinzident oder gleichgemacht werden, ändert sich das Ausgangssignal OUT auf niedrigen Pegel. Andererseits

wird im Falle der Inkonsistenz das Ausgangssignal OUT auf hohen Pegel angehoben.

Die dargestelle Antivalenz-Schaltung hat eine kleine Anzahl von beispielsweise 8 Bauelementen und ermöglicht es, daß kein Strom zwischen der Spannungsversorgung Vcc und dem Erdpotential fließt, so daß der Vorteil ausgenutzt werden kann, daß der Leistungsverbrauch der Schaltung bemerkenswert niedrig ist.

Die Logikschaltung ELG der ECC-Schaltung führt in ihrem Inneren solche Logikoperationen durch, die durch die obigen Logikgleichungen (3) bis (8) ausgedrückt werden, um die jeweiligen Syndrome SO bis S5 zu bilden, wie es oben erläutert worden ist. Mit anderen Worten, die Anzahl der Exklusiv-ODER- .oder Antivalenz-Operationen werden in der Logikschaltung durchgeführt.

Unter Verwendung der Antivalenz-Schaltung gemäß Fig. 6 als Logikschaltung zum Aufbau der Logikschaltung ELG wird es möglich, die Logikschaltung aus einer relativ kleinen Anzahl von Bauelementen aufzubauen und den Leistungsverbrauch auf einen relativ niedrigen Wert zu verringern.

Wie es im Zusammenhang mit Fig. 2 erläutert worden ist, werden die ausgelesenen Daten der linken Eingangsund Ausgangsanschlüsse der jeweiligen Abtastverstärker stets zu einem Ausgangssignal Dn' positiver Phase, während die ausgelesenen Daten der rechten Eingangs- und Ausgangsanschlüsse stets zu einem Ausgangssignal Dn¹ negativer Phase als Folge davon, daß die invertierte Information in die rechten Speichergruppem M-ARY3 und M-ARY4 eingeschrieben wird. Dementsprechend können die aus den Abtastverstärkern ausgelesenen Daten so wie sie sind den Antivalenz-Schaltungen in der Logikschaltung ELG geliefert werden, so daß diese Logikschaltung ELG weiter vereinfacht werden kann.

° Bei der Schaltung gemäß dieser Ausführungsform, wie sie oben beschrieben worden ist, werden die jeweiligen Informations- und Paritätssignale, welche einen Satz der Daten bilden, aus den jeweiligen Speichergruppen

herausgezogen, die jeweils aus 32 Speicherzellen, d.h. Speicher-MOSFETs aufgebaut sind.

Jede Speicherzellengruppe ist aus 32 Speicher-MOSFETs aufgebaut, deren jeweilige Gate-Anschlüsse an eine Wortleitung angeschlossen und deren Drain- und Source-Anschlüsse in Reihe geschaltet sind, wie sich aus Fig. 2 ergibt. Die Speicher-MOSFETs werden einzeln von den jeweiligen Speicherzellengruppen gewählt, und zwar in Abhängigkeit von den decodierten Signalen, die vom X-Decoder

!0 X-DCR1 oder X-DCR2 geliefert werden, und den decodierten Signalen, die vom Y-Decoder Y-DCR1 geliefert werden. In diesem Falle sind die Ordnungen oder Positionen der zu wählenden jeweiligen Speicherzellengruppen von Speicher-MOSFETs miteinander identisch. Mit anderen Worten, die Vielzahl von Signalen, die einen Datensatz bilden, werden aus den Speicher-MOSFETs ausgelesen, die sich bei sämtlichen 32 Bits befinden und die an die eine Wortleitung angeschlossen sind.

Bei einem Speicher großer Kapazität vom monolithisehen IC-Typ kann, ganz allgemein gesprochen, ein Fehler gleichzeitig in der Vielzahl von Speicherzellen auftreten, die einander benachbart sind. Dieser Fehler wird durch die Unvollkommenheit hervorgerufen, die z.B. bei der IC-Herstellungstechnik unvermeidlich ist. Die Maskenfilme, die aus Fotoresist- '-zur selektiven Ätzisolierung und/oder Leitungsfilmen hergestellt werden, werden beispielsweise nicht immer mit ausreichender Güte hergestellt, weil sie in schädlicher Weise durch die Unregelmäßigkeiten ihrer Materialien oder unvermeidliehen Staub beeinträchtigt werden. Wenn die Fehler, wie ζ.B.unerwünschte Rauhigkeit oder kleine Löcher im Muster des hergestellten Maskenfilmes vorhanden sind, werden sie auf die Isolier- oder Leitungsfilme übertragen, die mit dem Maskenfilm hergestellt werden. Wenn d_er Maskenfilm zur Implantation von Verunreinigungsionen verwendet wird, so können diese Verunreinigungsionen in einen unerwünschten Bereich der Oberfläche des Halbleitersubstrats eingeführt oder aber in den ge-

wünschten Bereich nicht eingeführt werden. Das zu verwendende Halbleitersubstrat hat dabei einen solchen Fehler, z.B. einen Kristallfehler, der die Eigenschaften der darauf ausaubildenden Halbleiterelemente verschlechtem wird.

Bei einem Speicher großer Kapazität werden die Halbleitereleraente und die Verdrahtungsschichten so ausgebildet, daß sie dünne bzw. feine Größen haben, um eine hohe Integration zu gewährleisten. Infolgedessen

"■ -· besteht die Gefahr, daß eine Vielzahl von Schalungselementen im Bereich von einem Defekt oder Fehler liegt.

Bei dem Masken-ROM gemäß Fig. 2A bis 2C ist es .."¹Ug_-5.ich, die Spaltenschalter-MOSFETs SaO und Sa1 beispielsweise in Abhängigkeit vom gemeinsamen decodierten Signal CO zu schalten und die Ausgangssignale der Spaltenschalter-MOSFETs SaO und Sa1 den verschiedenen Abtastverstärkern zuzuführen. In diesem Falle können beispielsweise Informationsstücke der Speicher-MOSFETs MO und M1 gleichzeitig herausgezogen werden, indem man die Potentiale der Wortleitung WO und die decodierten Signale CO und C01 auf hohen Pegel verstärkt. In diesem Falle werden jedoch die einander benachbarten Speicher-MOSFETs gewählt. Dementsprechend wird die Möglichkeit,-daß die Informationsstücke von zwei oder mehr Bits

²^ gleichzeitig herausgezogen werden, fehlerhaft. Wenn diese beiden Bits in der ECC-Schaltung korrigiert werden sollen, wie es oben erläutert worden ist, können Paritätsbits erforderlich sein. Falls die ECC-Schaltung eine 2-Bit-Korrekturfähigkeit besitzt, wird die Anzahl

der Paritätsbits wesentlich auf das Doppelte erhöht.

Somit ist dies nicht praktikabel, da die wesentliche Datenspeicherkapazität entsprechend erheblich reduziert wird.

Gemäß der Erfindung wird eine Gruppe von Daten, die der ECC-Schaltung zugeführt werden soll, aus Signalen aufgebaut, die aus der Vielzahl von Speicherzellen ausgelesen werden, welche in verstreuten Positionen auf dem Halbleiterchip ausgebildet sind.

Die Ausfuhrungsform gemäß Fig. 2A bis 2C wird nachstehend beispielhaft erläutert. Die benachbarten Speicherzellen, d.h. die Speicher-MOSFETs, z.B. die MOSFETs MO und MI, werden nicht gleichzeitig gewählt. Als Folge davon, daß die jeweiligen Spaltenschalter-MOSFETs in Abhängigkeit von den verschiedenen decodierten Signalen geschaltet werden, ist es möglich, stets nichts anderes als die Information von einem Bit herauszuziehen. Als Folge davon, daß solche Gruppen in einer Vielzahl ausgebildet werde^ ist es möglich, die Information einer Vielzahl von Bits gleichzeitig herauszuziehen. Da die Gruppen so ausgebildet sind, daß sie gleichen Aufbau besitzen, sind stets zwischen zwei zu wählenden Speicher-MOSFETs eine solche Anzahl von Speicher-MOSFETs ausgebildet, welche eine Seite von einer Gruppe bilden können. Infolgedessen wird der Abstand zwischen den zu wählenden Speicher-MOSFETs auf einen relativ großen Wert gebracht. Mit anderen Worten, die Vielzahl von Bits, welche die der ECC-Schaltung zugeführten Daten bilden, werden aus den Speicher-MOSFETs herausgezogen, die in verstreuten Positionen auf dem Chip ausgebildet sind. Die Vielzahl von fehlerhaften Fällen, die konzentriert ausgebildet sind, sind in eine Vielzahl von Gruppen von Daten verstreut. Infolgedessen können die Fehlerbits, die in einer Gruppe von Daten enthalten sind, auf etwa höchtens 1 Bit reduziert werden. Somit, kann sogar die ECC-Schaltung mit einer geringen Fehlcrkorrekturfähigkeit, z.B. einer Korrekturfähigkeit von 1 Bit, das Fehlerbit korrigieren. Infolgedessen kann dLe Fabrikationsausbeute

° des Halbleiterspeichers erheblich verbessert werden.

Bei dem Halbleiterspeicher gemäß der Ausführungsform in Fig. 2A bis 2C wird eine gewünschte Anzahl von Speicher-MOSFETs aus der Vielzahl von Speicher-MOSFETs, d.h. den Speieherzellen, ausgewählt, die an eine Wortloitung angeschlossen sind, so daß eine erforderliche Anzahl von Bits durch die einzige Adressierungsoperation der ECC-Schaltung zugeführt werden kann. Somit kann die Operation mit relativ hoher Geschwindigkeit ausgelesen

-45-werden.

Gemäß der Erfindung kann die ECC-Schaltüng mit der geringen Korrekturfähigkeit, wie oben beschrieben, verwendet werden, um den Schaltungsaufbau zu vereinfachen und die Anzahl von Paritätsbits zu verringern. Infolgedessen ist es möglich, die wesentliche Datenspeicherkapazität zu vergrößern.

Die Erfindung ist jedoch nicht auf die bisher beschriebenen Ausführungsformen beschränkt. Beispielsweise können bei der Schaltung der Ausführungsform gemäß Fig. 2A bis 2C von den die Blindzellen bildenden MOSFETs z.B. die MOSFETs Qd1 und Qd2 durch einen einzigen MOSFET ersetzt werden, der so ausgebildet ist, daß seine Leitfähigkeit oder sein Leitwert gleich dem zusammengesetzten Wert dieser MOSFETs ist. Falls eine Vergrößerung des Leistungsverbrauches zulässig ist, kann außerdem der MOSFET Qs weggelassen werden. Darüber hinaus kann der MOSFET Qs auch weggelassen werden, indem man ein Signal, z.B. das Adressensignal a9 an den einen der MOSFETs Qd1 und Qd2_; und ein Signal, wie z.B. das decodierte Signal CO an den anderen anlegt. Bei dieser modifizierten Ausführungsform tritt keine Erhöhung des Leistungsverbrauches auf. Außerdem braucht die in die Speichergruppen M-ARY3 und M-ARY4 einzuschreibende Information nicht invertiert zu werden.

Bei dieser Modifikation ist es jedoch erforderlich, die ECC-Schaltung entsprechend zu ändern. Selbstverständlich muß die ECC-Schaltung nicht so beschaffen sein, wie sie in Fig. 5 dargestellt ist.

Die Erfindung kann nicht nur bei einem Masken-ROM vom Vertikaltyp und einem programmierbaren ROM, z.B. einem EPROM oder EAROM, zusätzlich zu dem bereits erwähnten horizontalen Masken-ROM verwendet werden, sondern auch bei einem Speicher mit wahlfreiem Zugriff, d.h. einem RAM. Außerdem kann die Anordnung der Speicherzellen, in denen die Vielzahl von Bits einschließlich der Paritätsbits gespeichert werden sollen, welche einen Datensatz bilden, so ausgelegt werden, daß die Speicherzellen abwechselnd in Abständen von mindestens einer von ihnen angeordnet sind.

Hb

Leerseite

Claims (20)

1. STREHL SCHÜBEL-HOPF SCHULZ

   WIDENMAYERSTRASSE 17. D-8000 MÜNCHEN 22

   HITACHI, LTD. 14. Febr. 19 83

   DEA-25 938

   Halbleiterspeicher

   Patentansprüche 15

   Halbleiterspeicher, gekennzeichnet durch eine erste Datenleitung, an die eine Vielzahl von Festwertspeicherzellen angeschlossen ist; eine zweite Datenleitung, an die eine Vielzahl von Festwertspeicherzellen angeschlossen ist, wobei die zweite Datenleitung und die erste Datenleitung paarweise angeordnet sind;

   einen Differenz-Abtastverstärker mit einem Paar von Eingängen, von denen der eine an die erste Datenleitung und der andere an die zweite Datenleitung angeschlossen sind;

   eine Wählschaltung zum Wählen von einer der Speicherzellen, die an die ersten und zweiten Datenleitungen angeschlossen sind;

   3Q eine erste Blindzelle, die, wenn eine der Speicherzellen an die erste Datenleitung angeschlossen ist, in Betrieb gesetzt wird, um ein Referenzpotential zu bestimmen, das an den anderen Eingang des Differenz-Abtastverstärkers anzulegen ist; und eine zweite Blindzelle,die, wenn eine der Speicherzellen an die zweite Datenleitung angeschlossen ist, in Betrieb gesetzt wird, um ein Referenzpotential zu bestimmen, das an den einen Eingang des Differenzabtastverstärkers anzulegen ist.
2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen ein Speicher-Halbleiterelement aufweist, das eine erste oder zweite Leitfähigkeit entsprechend der Speicherinformation haben kann, wenn jede von ihnen gewählt wird,

   und daß jede der ersten und zweiten Blindzellen mindestens ein Halbleiterelement aufweist und so ausgelegt ist, daß es eine mittlere Leitfähigkeit zwischen der ersten und zweiten Leitfähigkeit besitzt, wenn jede von ihnen betrieben wird,

   so daß der Differenz-Abtastverstärker mit einem Signal mit einem solchen Pegel, der durch die Leitfähigkeit der gewählten Speicherzelle bestimmt ist, und einem Referenzpotential versorgt wird, das durch die Leitfähigkeit der in Betrieb gesetzten Blindzelle der Blindzellen bestimmt ist.
3. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Blindzelle an die zweite Datenleitung und die zweite Blindzelle an die erste Datenleitung angeschlossen sind.
4. 4. Speicher nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede Speicherzelle einen Speicher-MOSFET aufweist, der entsprechend der Speicherinformation eine hohe oder niedrige Schwellwertspannung haben kann, und daß jede der ersten und zweiten Blindzellen zwei in Reihe geschaltete MOSFETs aufweist, die solche Größe und Eigenschaften haben, die im wesentlichen identisch mit den der jeweiligen Speicher-MOSFETs mit niedriger Schwellwertspannung sind.
5. 5. Halbleiterspeicher, gekennzeichnet durch

   ^° eine erste Speichergruppe, die folgende Baugruppen aufweist: eine Vielzahl von Festwertspeicherzellen, die jeweils einen Wählanschluß, einen Ausgangsanschluß und einen Referenzanschluß haben, und in Matrix-

   _ ΤΙ form angeordnet sind; eine Vielzahl von Wortleitungen, die jeweils den Spalten der Speicherzellen entsprechen und jeweils an die Wählanschlüsse der Vielzahl von Speicherzellen angeschlossen sind; eine Vielzahl von Datenleitungen, die jeweils den Zeilen der Speicherzellen entsprechen und jeweils an die Ausgangsanschlüsse der Vielzahl von Speicherzellen angeschlossen sind; und eine Vielzahl von Erdleitungen, die jeweils den Zeilen der Speicherzellen entsprechen und jeweils an die Referenzanschlüsse der Vielzahl von Speicherzellen angeschlossen sind; eine zweite Speichergruppe, die den gleichen Aufbau wie die erste Speichergruppe besitzt; erste und zweite gemeinsame Datenleitungen; einen ersten Spaltenschalter, der mit Schaltsteuersignalen steuerbar ist, um dadurch diejenige aus der Vielzahl von Datenleitungen der ersten Speichergruppe, die gewählt werden soll, mit der ersten gemeinsamen Datenleitung zu verbinden;

   einen zweiten Spaltenschalter, der mit Schaltsteuersignalen steuerbar ist, die den ersten Schaltsteuersignalen entsprechen, um dadurch diejenige aus der Vielzahl von Datenleitungen der zweiten Speichergruppe, die gewählt werden soll, mit der gemein-

   ^° samen Datenleitung zu verbinden; einen Differenz-Abtastverstärker mit einem Paar von Eingängen, von denen der eine mit der ersten gemeinsamen Datenleitung und der andere mit der zweiten gemeinsamen Datenleitung verbunden ist;

   eine Vielzahl von Blindzellen, die jeweils den Datenleitungen der er-sten und zweiten Speichergruppen entsprechen und jeweils folgendes aufweisen: einen Ausgangsanschluß, der an die jeweilige Datenleitung der Datenleitungen anzuschließen ist; einen Wählanschluß, der mit dem Betriebssteuersignal versorgt wird, und und einen Referenzanschluß, an den das Erdpotential der Schaltung angelegt wird, wobei die Blindzollen so ausgelegt sind, daß sie das Referenzpotential, auf

   das der Differenz-Abtastverstärker Bezug nimmt, an die jeweiligen Datenleitungen anlegen, wenn sie jeweils in ihre Betriebszustände gebracht sind; und eine Wählschaltung, die eine Vielzahl von Ausgangsanschlüssen, die mit den Wortleitungen der ersten und zweiten Speichergruppen zu verbinden sind, sowie eine Vielzahl von Ausgangsanschlüssen aufweist, die mit den Wählanschlüssen der Blindzellen zu verbinden sind,

   wobei das Referenzpotential, auf das der Differenz-Abtastverstärker Bezug nimmt, wenn eine der Speicherzellen der ersten Speichergruppe gewählt wird, von derjenigen Blindzelle erzeugt wird, die an die zweite Speichergruppe angeschlossen ist, während das Referenzpotential, auf das der Differenz-Abtastverstärker Bezug nimmt, wenn eine der Speicherzellen der zweiten Speichergruppe gewählt ist, von derjenigen Blindzelle erzeugt wird, die an die erste Speichergruppe angeschlossen ist.
6. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß jede der Speicherzellen ein Speicher-Halbleiterelement aufweist, das eine erste oder zweite Leitfähigkeit entsprechend der Speicherinformation haben kann, wenn jede von ihnen gewählt wird, und daß jede der Blindzellen mindestens ein Halbleiterelement aufweist und eine mittlere Leitfähigkeit zwischen den ersten und zweiten Leitfähigkeiten besitzt, wenn jede von ihnen in Betrieb gesetzt wird,

   so daß der Differenz-Abtastverstärker mit einem Signal mit einem solchen Pegel, der durch die Leitfähigkeit der gewählten Zelle bestimmt ist, und einem Referenzpotential versorgt wird, das von der Leitfähigkeit der in Betrieb gesetzten Blindzelle bestimmt ist.
7. 7. Speicher nach Anspruch 5 oder 6, dadurch gekennzeichnet , daß die an die erste Speichergruppe angeschlossenen Blindzellen und die an die zweite Speichergruppe angeschlossenen Blindzellen komplementär von einem der Adressensignale betrieben werden, die an die Wählschaltung angelegt werden.
8. 8. Speicher nach einem oder mehreren der Ansprüche 5 bis

   7, dadurch gekennzeichnet, daß die Wählschaltung Steuersignale erzeugt, um teilweise nur diejenige der an die zweite Speichergruppe angeschlossenen Blindzellen, die mit der vom zweiten Spaltenschalter zu wählenden Leitung zu verbinden ist, in ihren Betriebszustand zu bringen, wenn die Speicherzellen der ersten Speichergruppe zu wählen sind, und um teilweise nur diejenige der an die erste Speichergruppe angeschlossenen Blindzellen, die an die vom ersten Spaltenschalter zu wählende Datenleitung anzuschließen ist, in ihren Betriebszustand zu bringen, wenn die Speicherzellen der zweiten Speichergruppe zu wählen sind.
9. 9. Speicher nach einem oder mehreren der Ansprüche 5 bis

   8, dadurch gekennzeichnet, daß eine Vielzahl von Vorladungselementen vorgesehen ist, um die jeweiligen Datenleitungen der ersten und zweiten Speichergruppen vorher aufzuladen.
10. 10. Speicher nach einem oder mehreren der Ansprüche 5 bis ^O 9, dadurch gekennzeichnet, daß jede Speicherzelle

    einen Speicher-MOSFET mit einer hohen oder niedrigen Schwellwertspannung entsprechend der zu speichernden Information aufweist und daß jede Blindzelle mindestens einen MOSFET aufweist.
    35
11. 11. Speicher nach einem oder mehreren der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß jede Blindzelle zwei in Reihe geschaltete MOSFETs mit solcher Größe und

    Eigenschaften aufweist, die identisch mit denen der jeweiligen Speicher-MOSFETs mit niedriger Schwellwertspannung sind.
12. 12. Speicher nach einem oder mehreren der Ansprüche 5 bis

    11, dadurch gekennzeichnet, daß jede Blindzelle folgende Baugruppen aufweist: einen ersten MOSFET mit eine Gate-Elektrode, die mit einem der Wählschaltung zugeführten Adressensignale zu versorgen ist; und einen zweiten MOSFET mit einer Gate-Elektrode, die mit einem von der Wählschaltung abgeleiteten decodierten Signal zu versorgen ist, und mit einer Drain-Leitung, die mit der Source- und Drain-Leitung des ersten MOSFET in Reihe geschaltet ist.
13. 13. Speicher nach einem oder mehreren der Ansprüche 5 bis

    12, dadurch gekennzeichnet, daß die entsprechende Relation zwischen den Schwellwertspannungen der jeweiligen Speicher-MOSFETs der ersten Speichergruppe und die zu speichernde Information umgekehrt zu der der zweiten Speichergruppe sind.
14. 14. Speicher nach einem oder mehreren der Ansprüche 5 bis

    13, gekennzeichnet durch Schaltelemente, die zwischen die jeweiligen Erdleitungen der ersten und zweiten

    Speichergruppen und den Erdungspunkt der Schaltung geschaltet sind und vom Ausgangssignal der Wählschaltung jeweils in der Weise schaltbar sind, daß nur die Erdleitungen, die den Datenleitungen entspre-* "^ chen, welche von den ersten und zweiten Spaltenschaltern zu wählen sind, über die Schaltelemente mit dem Erdungspunkt der Schaltung verbunden werden.
15. 15. Speicher nach einem oder mehreren der Ansprüche 5 bis

    14, dadurch gekennzeichnet, daß die Erdleitung, die der einen Zeile von Speicherzellen von jeder der ersten und zweiten Speichergruppen entspricht, gemeinsam mit derjenigen ausgebildet ist, die der Zeile von

    Speicherzellen entspricht, welche der zuerst genannten Zeile von Speicherzellen benachbart ist.
16. 16. Speicher nach einem oder mehreren der Ansprüche 5 bis 15, dadurch gekennzeichnet, daß der Differenz-Abtastverstärker ein Paar von MOSFETs aufweist, die mit ihren Drain-Anschlüssen und Gate-Anschlüssen über Kreuz miteinander verbunden sind und von denen einer mit seinem Drain-Anschluß mit der ersten gemeinsamen Datenleitung verbunden ist, während der andere mit seinem Drain-Anschluß an die zweite gemeinsame Datenleitung angeschlossen ist.
17. 17. Halbleiterspeicher, gekennzeichnet durch

    eine Vielzahl von Speicherzellen, die in Matrixform auf einem Halbleiterchip zur Speicherung eines Satzes von Daten mit Prüfbits angeordnet sind; eine Wählschaltung zum Wählen von denjenigen aus einer Vielzahl von Speicherzellen, die zu einem Satz gruppiert sind, in Abhängigkeit von Adressensignalen; und

    eine Fehlerkorrekturcodeschaltung, die im Halbleiterchip ausgebildet ist und mit einem Satz von Daten zu versorgen ist, die aus den gewählten Speicherzellen ausgelesen werden,

    wobei jeder Satz von Daten in der Vielzahl von Speicherzellen gespeichert ist, die in einem größeren Abstand voneinander angeordnet sind als eine der

    Speicherzellen ausmacht.
    30
18. 18. Speicher nach Anspruch 17, dadurch gekennzeichnet, daß jede Speicherzelle als Festwertspeicherzelle ausgebildet ist.
19. 19. Speicher nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß eine übertragungsschaltung vorgesehen ist, um sequentiell die Fehler.-korrigierten Daten zu übertragen, die von der Fehlerkorrekturcodeschaltung geliefert werden.

    -δι
20. 20. Speicher nach einem oder mehreren der Ansprüche bis 19, gekennzeichnet durch einen Adressenpuffer, der auf die Adressensignale anspricht und Signale erzeugt, die der Wählschaltung zuzuführen sind; und eine Steuerschaltung zur Abtastung der Änderungen der Adressensignale, um dadurch ein Steuersignal zur Steuerung des Betriebes der Vorladungselemente und ein Steuersignal zur Steuerung des Betriebes der Wählschaltung zu erzeugen, wobei die Wählschaltung im wesentlichen dynamisch von dem Steuersignal betrieben wird, das von der Steuerschaltung geliefert wird.