DE3305056C2 - Halbleiterspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Halbleiter­ speicher nach dem Oberbegriff des Patentanspruchs 1, vorzugsweise einen solchen, oder aus einer monolithischen integrierten Halb­ leiterschaltung aufgebaut ist, insbesondere einen ROM (read-only memory = Festspeicher).

In den letzten Jahren ist mit dem Fortschritt in der Halbleitertechnologie und der Entwicklung in der Anwendungs­ technik von Halbleitergeräten der Bedarf an Halbleiter­ speichern großer Kapazität gestiegen.

Geht es darum, einen ROM mit großer Kapazität herzu­ stellen, so treten Probleme auf, die gelöst werden müssen. Beispielsweise steigt die Anzahl von mit Datenleitungen zu koppelnden Speicherzellen mit zunehmender Speicherkapazität. Mit zunehmender Anzahl von Speicherzellen nehmen ferner die unerwünschten Streu- oder parasitären Kapazitäten zu, die auf die Datenleitungen gekoppelt werden. Infolgedessen wird beim Daten-Auslesevorgang die Änderungsgeschwindigkeit der von einer ausgewählten Speicherzelle den Datenleitun­ gen zugeführten Datensignale durch die verhältnismäßig große Kapazität der Datenleitungen beschränkt. Mit anderen Worten wird die Steuerbarkeit der Datenleitungen durch die ausgewählte Speicherzelle schlechter.

Häufig werden die Signalleitungen, wie etwa die Da­ tenleitungen, verlängert, wenn die Speicherkapazität er­ höht werden soll. Da die Signalleitungen selbst nicht vernachlässigbare Widerstände aufweisen und da unerwünschte Kapazitäten verhältnismäßig hoher Werte auf die Signal­ leitungen gekoppelt werden, treten in diesem Fall auf den Leitungen verhältnismäßig lange Signallaufzeiten auf.

Soll eine integrierte Halbleiterschaltung mit hoher Kapazität hergestellt werden, so wird darauf geachtet, daß die die Schaltung bildenden Schaltungselemente oder Verdrahtungsschichten klein gehalten werden, um verschie­ dene Ziele zu erreichen, nämlich zu verhindern, daß die Fabrikationsausbeute durch Kristallfehler des Halbleiter­ substrats sinkt, die Fläche dieses Halbleitersubstrats merklich erhöht wird und der Leistungsverbrauch erheblich steigt.

Die auf diese Weise klein gemachten Signalleitungen weisen in sich verhältnismäßig hohe Widerstände auf, wo­ durch sie lange Signallaufzeiten bewirken.

Um die Ansprechgeschwindigkeit eines ROM hoher Kapazi­ tät gleich oder größer zu machen als die eines ROM niedriger Kapazität, ist es erforderlich, die ungünstigen Einflüsse zu eliminieren, die durch die relative Verminderung der Steuerfähigkeit der Datenleitungen durch die Speicherzelle und durch den Anstieg in den Laufzeiten der Signalleitungen bewirkt werden.

Aus US-4 031 524 ist ein ROM bekannt, bei dem die Zuver­ lässigkeit des Auslesens der gespeicherten Information da­ durch erhöht werden soll, daß eine Blindzelle vorgesehen ist und der von der Blindzelle gelieferte Spannungspegel mit dem der ausgelesenen Speicherzelle verglichen wird. Die Blind­ zelle besteht aus einem MOS-Transistor, dessen Einschalt- Impedanz zwischen der Impedanz der Speicherzellen liegt, die eine "0" und eine "1" enthalten.

Diese bekannte Schaltung ist mit dem Nachteil behaftet, daß die Speicherzellen und die Blindzelle unterschiedlichen Fertigungstoleranzen unterliegen, so daß die genannte Bezie­ hung ihrer Impedanzen schwer einzuhalten ist. Daher ist die Fertigungsausbeute gering.

Der Erfindung liegt daher die Aufgabe zugrunde, einen zuverlässigen Halbleiterspeicher zu schaffen, der eine ver­ besserte Fabrikationsausbeute gestattet.

Die Lösung dieser Aufgabe gelingt mit der in Anspruch 1 gekennzeichneten Erfindung. Bevorzugte Ausgestaltungen sind in den Unteransprüchen angegeben.

Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

Fig. 1 ein Blockschaltbild eines ROM gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 2A bis 2C miteinander ein spezielleres Schalt­ bild der Schaltungsblöcke DSA1, M-ARY1, MPX1, SA, MPX3 und DSA3 nach Fig. 1;

Fig. 3 ein Schaltbild eines X-Decoders;

Fig. 4 ein Schaltbild eines Y-Decoders; und

Fig. 5 ein Diagramm der Arbeitskennlinien der Schal­ tung nach Fig. 2A bis 2C.

Das anhand des Blockschaltbildes nach Fig. 1 gezeigte Ausführungsbeispiel der Erfindung bezieht sich auf einen Masken- ROM.

Der in Fig. 1 gezeigte ROM ist mit vier Speicher­ gruppen M-ARY1 bis M-ARY4 ausgestattet (es könnten auch mehr oder weniger sein), und weist insgesamt eine Speicher­ kapazität von etwa 1 Megabit auf. Jede der Speichergruppen M-ARY1 bis M-ARY4 ist aus 512 Zeilen × 608 Spalten aufgebaut und hat eine Speicherkapazität von 311 296 Bit. Die ge­ zeigten Schaltungsblöcke sind nach der bekannten integrier­ ten MOS-Schaltungstechnik in einem Halbleitersubstrat aus­ gebildet. In der Darstellung der Fig. 1 entspricht die Anordnung der Haupt-Schaltungsblöcke der tatsächlichen geometrischen Anordnung auf dem Halbleitersubstrat.

Bei den Isolierschicht-Feldeffekttransistoren (im folgenden kurz als "MOSFETs" bezeichnet), aus denen die einzelnen Schaltungsblöcke aufgebaut sind, handelt es sich um solche des selbstsperrenden N-Kanal-Typs, soweit nichts anderes angegeben ist.

Die Zeilenadressen der jeweiligen Speichergruppen oder -matrizen M-ARY1 bis M-ARY4 werden durch die X-Decoder X-DCR1 und X-DCR2, die Spaltenadressen durch einen Y-Decoder Y-DCR1 angewählt.

Die beiden X-Decoder X-DCR1 und X-DCR2 weisen Wort- Treiber auf, die nachstehend beschrieben werden sollen, und durch Decodieren von Zeilenadressen-Signalen A0 bis A9 2¹⁰ (= 1024) decodierte Ausgangssignale erzeugen. Der X- Decoder X-DCR1 befindet sich zwischen den beiden auf der linken Seite von Fig. 1 angeordneten Speichergruppen M-ARY1 und M-ARY2, während sich der X-Decoder X-DCR2 zwischen den beiden auf der rechten Seite der Zeichnung angeordneten Speichergruppen M-ARY3 und M-ARY4 befindet. Die von dem X-Decoder X-DCR1 erzeugten 512 decodierten Ausgangssignale werden gemeinsam den Speichergruppen M-ARY1 und M-ARY2 zugeführt. In ähnlicher Weise werden die 512 decodierten Ausgangssignale, die von dem X-Decoder X-DCR2 erzeugt werden, gemeinsam den Speichergruppen M-ARY3 und M-ARY4 zugeführt.

Der Y-Decoder Y-DCR1 erzeugt durch Decodieren von Spaltenadressen-Signalen A10 bis A14 von jeweils fünf Bit 32 decodierte Ausgangssignale. An die Speichergruppen M-ARY1 bis M-ARY4 sind jeweils Multiplexer MPX1 bis MPX4 angeschlossen, die als Spaltenschalter arbeiten. An jedem der Multiplexer MPX1 bis MPX4 liegen die 32 decodierten Signale des Y-Decoders Y-DCR1. Durch jeden der Multiplexer MPX1 bis MPX4 wird jeweils eine von 32 Spalten angewählt. Da jede Speichergruppe M-ARY1 bis M-ARY4 608 Spalten auf­ weist, werden in Abhängigkeit von jeweils einem decodierten Y-Ausgangssignal 19 Spalten gleichzeitig angewählt.

Entsprechend dem soweit beschriebenen Aufbau werden in Abhängigkeit von einem decodierten X-Ausgangssignal und einem decodierten Y-Ausgangssignal 38 Speicherzellen gleichzeitig angewählt.

Bei dieser Ausführungsform ist ein Abtastverstärker SA zur Verstärkung des Informationssignals oder des Daten­ signals, das von der gewählten Speicherzelle erzeugt wird, als Differenzschaltung aufgebaut. Der Abtastverstärker SA wird so betrieben, daß er die Spannungsdifferenz zwischen dem Datensignal, das aus der Speicherzelle gelesen wird, und einer vorgegebenen Referenzspannung verstärkt. Um dafür zu sorgen, daß die zu verstärkende Spannungsdifferenz genau dem Inhalt des aus der Speicherzelle ausgelesenen Daten­ signals entspricht und um einen gewünschten Pegel innerhalb einer relativ kurzen Zeitspanne zu erreichen, wird die Re­ ferenzspannung nicht auf einen absolut konstanten Pegel ge­ setzt, sondern auf einen relativen Pegel. Mit anderen Worten, die Referenzspannung wird auf einen solchen Wert eingestellt, der dem Potential an der Spalte entspricht, an die die ge­ wählte Speicherzelle gekoppelt ist.

Bei dieser Ausführungsform werden die Spaltenleitungen der Speichergruppen mit der Referenzspannung versorgt, ob­ wohl die Erfindung nicht auf diese Ausführungsform beschränkt ist. Um die Referenzspannung auf einen richtigen Wert einzu­ stellen, sind Blindzellengruppen DSA1 bis DSA4 vorgesehen, die jeweils den Speichergruppen M-ARY1 bis M-ARY4 entspre­ chen. Die Blindzellengruppen DSA1 bis DSA4 sind an die Spaltenleitungen der entsprechenden Speichergruppen ange­ schlossen. Die Blindzellengruppen DSA1 und DSA2 werden je­ weils von den X-Decodern X-DCR1 und X-DCR2 gewählt.

Die Blindzellengruppen DSA1 und DSA2, die auf der lin­ ken Seite in Fig. 1 angeordnet sind, und die Blindzellen­ gruppen DSA2 und DSA4, die auf der rechten Seite in Fig. 1 angeordnet sind, werden alternativ gewählt, und zwar in Ab­ hängigkeit von dem höchsten Bit-Signal A9 der X-Adressen­ signale A0 bis A9 von 10 Bits, obwohl die Erfindung nicht spezIell darauf beschränkt ist. Die Blindzellengruppen DSA1 und DSA2, die an die Speichergruppen M-ARY1 und M-ARY2 angeschlossen sind, werden gewählt, wenn die ent­ sprechenden Zeilenleitungen der Speichergruppen M-ARY3 und M-ARY4 vom X-Decoder X-DCR2 gewählt werden. Anderer­ seits werden die Blindzellengruppen DSA3 und DSA4, die an die Speichergruppen M-ARY3 und M-ARY4 angeschlossen sind, dann gewählt, wenn die entsprechenden Zeilenlei­ tungen der Speichergruppen M-ARY1 und M-ARY2 gewählt werden.

Die jeweiligen Spaltenleitungen der Speichergruppe M-ARY1 in Fig. 1 sind mit den jeweiligen Spaltenleitun­ gen der Speichergruppe M-ARY3 gepaart. Andererseits ist der Multiplexer MPX1 mit dem Multiplexer MPX3 gepaart. Beim Datenauslesevorgang wird das gleiche Signal, das vom Y-Decoder Y-DCR1 dem Multiplexer MPX1 zugeführt wird, auch dem Multiplexer MPX3 geliefert. Infolgedessen wird der Abtastverstärker SA mit dem zu verstärkenden Datensignal von einem der Multiplexer MPX1 und MPX3 und mit der Referenzspannung vom anderen Multiplexer ver­ sorgt. In gleicher Weise sind die Spaltenleitungen der Speichergruppe M-ARY2 mit den Spaltenleitungen der Speichergruppe M-ARY4 gepaart, und die Multiplexer MXP2 und MPX4 sind miteinander gepaart.

Die Datensignale mit 38 Bits, die aus den 38 Spei­ cherzellen ausgelesen werden, die in Abhängigkeit von einem der decodierten X-Ausgangssignale und einem der deco­ dierten Y-Ausgangssignale gewählt werden, werden vom Abtastverstärker SA verstärkt und einer ECC-Schaltung oder Fehlerkorrekturschaltung zugeführt, so daß ihre Fehler von der ECC-Schaltung korrigiert werden. Bei den der ECC-Schaltung zugeführten Signalen mit 38 Bits werden 32 Bits als Datensignal verwendet, während die übrigen 6 Bits als Paritätssignal verwendet werden. Darauf an­ sprechend erzeugt die ECC-Schaltung Datensignale von 32 Bits, deren Fehler korrigiert sind.

Die Informationssignale oder die Ausgangsdaten von 32 Bits, deren Fehler von der ECC-Schaltung korrigiert sind, werden einem Multiplexer MPX0 zugeführt, der zu dem Zweck vorgesehen ist, daß die Anzahl der externen Anschlüsse des ROM verringert wird. Die jeweiligen 8 Bits der Datenausgangssignale von 32 Bits werden durch die Wirkung des Multiplexers MPX0 gewählt. Die Datensignale von 8 Bits werden durch einen Ausgangspuffer DOB den externen Anschlüssen DO0 bis DO7 des ROM zugeführt. In­ folgedessen werden die Datensignale mit 32 Bits der ECC- Schaltung sequentiell oder nacheinander viermal den externen Anschlüssen DO0 bis DO7 übermittelt. Für diese sequentiellen Ausgangsvorgänge werden Adressensignale A15 und A16 verwendet. Der dargestellte ROM ist mit einem Y-Decoder Y-DCR2 zum Decodieren der Adressensignale A15 und A16 ausgerüstet, obwohl die Anordnung nicht speziell darauf beschränkt ist. Der Betrieb des Multiplexers MPX0 wird durch die decodierten Signale kontrolliert bzw. gesteuert, die vom Y-Decoder Y-DCR2 erzeugt werden. In­ folgedessen werden die Datensignale mit 32 Bits nachein­ ander den externen Anschlüssen DO0 bis DO7 zugeführt, in Abhängigkeit von der Tatsache, daß die Zustände der Adressensignale A15 und A16 mit 2 Bits nacheinander geändert werden.

Der in Fig. 1 dargestellte ROM ist mit einem Adres­ senpuffer ADB ausgerüstet. Dieser Adressenpuffer ADB erhält die externen Adressensignale A0 bis A16 über die externen Anschlüsse, um daraufhin die internen Adressen­ signale a0 und 0 bis a16 und 16 mit den Pegeln "wahr" und "nicht-wahr" zu erzeugen, die den Decodern zugeführt werden. Die Operationen des Adressenpuffers ADB werden mit einem Chipwählsignal Ce gesteuert, das von einer Steuerschaltung CNT geliefert wird.

Diese Steuerschaltung CNT erzeugt das Chipwählsig­ nal Ce in Abhängigkeit von einem externen Chipwählsignal CE, das den externen Anschlüssen zu liefern ist. Die Steuerschaltung CNT ist mit einem nicht-dargestellten Signalgenerator zur Erzeugung von Vorladungsimpulsen ΦPC und mit solchen Signalgeneratoren ΦX-Gen und ΦY-Gen ausgerüstet, wie sie in Fig. 3 und 4 angegeben sind. Die Adressensignale, die für die internen Signalgeneratoren der Steuerschaltung CNT erforderlich sind, werden vom Adressenpuffer ADB geliefert.

Der nicht-dargestellte Signalgenerator zur Erzeugung der Vorladungsimpulse ΦPC kann aus einer Schaltung zum Abtasten der Änderung des Pegels von mindestens einem der Adressensignale A0 bis A16 und einer geeigneten Schaltung, z. B. einer Impulsgeneratorschaltung, aufge­ baut werden. Die Vorladungsimpulse ΦPC werden auf einen hohen Pegel für eine vorgegebene Zeitspanne eingestellt, wenn die Chipwählsignale dem Anschluß CE geliefert wer­ den und wenn zumindest eines der Signale A0 bis A14 der Adressensignale A0 bis A16 geändert wird, während die Chipwählsignale geliefert werden.

An die Speichergruppen werden jeweils solche Vor­ ladungselemente angekoppelt, die sich im einzelnen aus der nachstehenden Beschreibung ergeben. Die Datenlei­ tungen, d. h. die Spaltenleitungen, der jeweiligen Spei­ chergruppen werden durch den Umstand zurückgesetzt, daß die Vorladungselemente von den Vorladungsimpulsen ΦPC betätigt werden. Die Daten können mit einer schnellen Zeitsteuerung ausgelesen werden, und zwar aufgrund der Tatsache, daß die jeweiligen Datenleitungen unabhängig von ihren vorherigen Pegeln zwangsläufig zurückgesetzt werden. Die Vorladungsimpulse ΦPC werden auch zum Rück­ setzen des Abtastverstärkers verwendet.

Der ROM gemäß dieser Ausführungsform wird als Zeichengenerator zur Erzeugung von chinesischen Zeichen verwendet, obwohl er nicht speziell darauf beschränkt ist. Das Muster von einem Zeichen wird mit Anzeige­ punkten angezeigt, die in einer Matrixform von beispiels­ weise 32 Zeilen × 32 Spalten angeordnet sind. Da ein Zeichen oder Buchstabe die Datensignale von 32 Bits × 32 Bits erfordert, ist beim ROM dieser Ausführungsform eine Speicherung mit 1024 Zeichenmustern möglich.

Die Fig. 2A bis 2C zeigen spezielle Schaltungen der vorstehend angegebenen Speichergruppen und des Abtastver­ stärkers.

Die Speichergruppen M-ARY1 und M-ARY3 sind so aus­ gebildet, daß sie im wesentlichen gleichen Aufbau be­ sitzen. Die Speichergruppe M-ARY1 hat 512 Wortleitungen W0 bis W511, die in vertikaler Richtung der Zeichnung verlängert sind. Die 512 Wortleitungen der Speicher­ gruppe M-ARY1 sind gemeinsam mit den 512 Wortleitungen der Speichergruppe M-ARY2 ausgebildet, wie es in Fig. 1 dargestellt ist. In gleicher Weise hat die Speichergruppe M-ARY3 512 Wortleitungen, die in vertikaler Richtung der Zeichnung verlängert sind. Die 512 Wortleitungen der Speichergruppe M-ARY3 sind ebenfalls gemeinsam mit den 512 Wortleitungen ausgebildet, die bei der Speichergruppe M-ARY4 gemäß Fig. 1 vorgesehen sind. Die jeweiligen Wortleitungen werden als Zeilenleitungen angesehen. Die Speichergruppe M-ARY1 hat eine Erdungsleitung und eine Datenleitung, die in horizontaler Richtung der Zeichnung verlängert und die abwechselnd angeordnet sind. In der dargestellten Weise ist die erste Leitung Ga0 die Erd­ leitung, während die zweite Leitung Da0 die Datenleitung ist. In der Zeichnung sind die jeweiligen Erdleitungen mit dem Suffix G versehen, während die jeweiligen Daten­ leitungen mit dem Suffix D versehen sind.

Die Datenleitungen können so betrachtet werden, daß sie die jeweiligen Spaltenleitungen bilden. Die Speicher­ gruppe M-ARY1 in Fig. 1 hat 608 Spaltenleitungen, wie es oben angegeben worden ist. In der Speichergruppe M-ARY1 in Fig. 2A ist jedoch eine Datenleitung so ausgebildet, daß sie im wesentlichen zwei Spaltenleitungen entspricht, wie sich im einzelnen aus der nachstehenden Beschreibung ergibt. Infolgedessen wird die Anzahl von Datenleitungen, die zur Speichergruppe M-ARY1 gehören, nicht auf 608 ge­ setzt, sondern auf den halben Wert, d. h. auf die Zahl von 304. Der ROM kann in hohem Maße integriert werden, indem man die Anzahl von Datenleitungen reduziert. Die jeweili­ gen Datenleitungen der Speichergruppe M-ARY1 werden über den Multiplexer MPX1 an die gemeinsamen Datenleitungen CD0 und CD1 usw. angekoppelt. Da die wesentliche eine Datenleitung die beiden Spaltenleitungen bildet, sind 16 (d. h. 32/2) Datenleitungen Da0 bis Da15 so ausgelegt, daß sie einer gemeinsamen Datenleitung entsprechen, z. B. CD0.

In der Speichergruppe M-ARY1 sind Speicher-MOSFETs M0 bis M31 so ausgebildet, daß sie jeweils den Knoten­ punkten der bereits erwähnten Wort- und Datenleitungen entsprechen. Jeder Speicher-MOSFET ist mit seinem Gate­ anschluß mit der entsprechenden Wortleitung, mit seinem Drainanschluß an die entsprechende Datenleitung und mit seinem Sourceanschluß an die entsprechende Erdleitung angeschlossen. Mit den jeweiligen Datenleitungen und den jeweiligen Erdungsleitungen, mit der Ausnahme der Erdleitung Ga0, die am Endteil der Speichergruppe M-ARY1 angeordnet ist, sind die Drain- und Source-Anschlüsse der jeweiligen Speicher-MOSFETs M0, M1, M2 usw., gemeinsam verbunden, die an die gleiche Wortleitung angeschlossen sind. Obwohl nicht speziell darauf beschränkt, sind die Erdleitungen und die Datenleitungen aus Halbleiterbe­ reichen aufgebaut, die integral mit den Halbleiterbe­ reichen ausgebildet sind, welche die Source- und Drain- Anschlüsse der Speicher-MOSFETs bilden. Jeder dieser Speicher-MOSFETs hat eine vorgegebene Schwellwertspan­ nung in Abhängigkeit von der Information "0" oder "1".

Gemäß der vorliegenden Ausführungsform ist der Multiplexer MPX1 aus Übertragungsgatter-MOSFETs, die im wesentlichen zwischen die Datenleitungen und die gemeinsame Datenlei­ tung geschaltet sind, und Schalt-MOSFETs aufgebaut, die zwischen die jeweiligen Erdungsleitungen und eine ge­ meinsame Erdungsleitung CGa geschaltet sind. Beispiels­ weise sind die Datenleitungen Da0 bis Da15 an die ge­ meinsame Datenleitung CD0 über Übertragungsgatter-MOSFETs Sa0 bis Sa15, welchen den Multiplexer bilden, angeschlos­ sen. Die gemeinsame Datenleitung C0 ist an einen der Ein­ gangsanschlüsse des Abtastverstärkers angeschlossen.

Andererseits sind die Erdungsleitungen Ga0 bis Ga15 mit der gemeinsamen Erdungsleitung CGa über Schalt-MOSFETs Qa0 bis Qa15 verbunden, die als Spaltenschalter arbeiten.

Die MOSFETs Sa0 bis Sa15 werden an ihren jeweiligen Gate-Anschlüssen mit den decodierten Signalen C0 bis C15 versorgt, die vom Y-Adressendecoder Y-DCR1 erzeugt wer­ den, wie es Fig. 1 zeigt. Die decodierten Signale C0 bis C15 werden erzeugt, indem die Adressensignale A10 bis A13 decodiert werden. Die MOSFETs Qa0 bis Qa15 werden an ihrem Gate-Anschlüssen mit den decodierten Signalen C0 bin C15 und den decodierten Signalen C01 bis C1500 ver­ sorgt, die von solchen nicht dargestellten Logik-Schal­ tungen erzeugt werden, welche das Adressensignal A14 er­ halten. Es ist erforderlich, eine komplementäre Schal­ tung des Schalt-MOSFETs, der an die Erdleitung gekoppelt ist, die auf der einen Seite der zu wählenden Datenlei­ tung angeordnet ist, und des Schalt-MOSFETs vorzunehmen, der an die Erdleitung gekoppelt ist, die auf der anderen Seite dieser Datenleitung angeordnet ist. Es ist auch erforderlich, den Schalt-MOSFET, z. B. den MOSFET Qa1 leitend zu machen, der an die Erdleitung gekoppelt ist, die zwischen den beiden Datenleitungen angeordnet ist, wenn der Speicher-MOSFET, der zwischen dieser Erdleitung und der einen Datenleitung angeordnet ist, gewählt wer­ den soll und wenn der Speicher-MOSFET, der zwischen die­ ser Erdleitung und der anderen Datenleitung angeordnet ist, gewählt werden soll. Somit wird z. B. das oben er­ wähnte decodierte Signal C1500 auf einen solchen Pegel vorher eingestellt, daß die Beziehung gemäß der nach­ stehenden logischen Gleichung (1) erfüllt wird, während das erwähnte decodierte Signal C01 in gleicher Weise auf einen solchen Wert vorher eingestellt wird, daß die Re­ lation gemäß der nachstehenden Logikgleichung (2) er­ füllt wird:

C1500=Co·+C15·a14 (1)

und

C01=Co·a14+C1· (2)

In Fig. 2A werden die Erdleitungen, die oberhalb der jeweiligen Datenleitungen Da0 bis Da15 angeordnet sind, von den AND-Signalen der decodierten Signale C0 bis C15 und dem internen Adressensignal gewählt, während die Erdleitungen, die unterhalb der jeweiligen Datenleitungen Da0 bis Da15 angeordnet sind, von den AND-Signalen der decodierten Signale C0 bis C15 und dem Adressensignal a14 gewählt werden.

Bei der vorliegenden Ausführungsform sind die Blind­ zellen DSa0 bis DSa31 jeweils an die Datenleitungen an­ geschlossen. Die Blindzellen sind so ausgebildet, daß sie gleichen Aufbau haben. In Fig. 2A ist nur die Schal­ tung der Blindzelle DSa0 speziell dargestellt, um die Darstellung zu vereinfachen. Die Blindzelle DSa0 besteht, obwohl nicht speziell darauf beschränkt, aus MOSFETs Qd1 und Qd2, die in Reihe miteinander geschaltet und so aus­ gelegt sind, daß sie von einem internen Adressensignal a9 geschaltet werden, und einem MOSFET Qs, der in Reihe mit den MOSFETs Qd1 und Qd2 geschaltet und der so aus­ gelegt ist, daß er vom decodierten Signal C0 geschaltet wird.

Die MOSFETs Qd1 und Qd2 sind so ausgebildet, daß sie die gleiche Größe wie die Speicher-MOSFETs der Speichergruppe besitzen, obwohl die Anordnung nicht spe­ ziell darauf beschränkt ist. Außerdem werden die MOSFETs Qd1 und Qd2 gleichzeitig mit und in gleicher Größe wie die Speicher-MOSFETs hergestellt, die eine niedrige Schwellwertspannung besitzen. Infolgedessen wird der zusammengesetzte Leitwert dieser MOSFETs Qd1 und Qd2, wenn sie leitend gemacht werden, auf einen Wert gebracht, der etwa die Hälfte des Leitwertes des MOSFETs besitzt, der die niedrige Schwellwertspannung aufweist, wenn letzterer gewählt wird. Diejenigen Speicher-MOSFETs, die eine hohe Schwellwertspannung haben, werden in ihrem im wesentlichen leitenden Zustand gehalten, unabhängig von der Tatsache, ob sie gewählt sind oder nicht. Infolge­ dessen wird der zusammengesetzte Leitwert der MOSFETs Qd1 und Qd2 der Blindzellen so gemacht, daß sie einen höheren Leitwert als der Speicher-MOSFET mit der hohen Schwellwertspannung besitzt, wenn letzterer gewählt wird. Mit anderen Worten, der zusammengesetzte Leitwert der MOSFETs Qd1 und Qd2 besitzt einen Zwischenwert zwischen der Leitfähigkeit des Speicher-MOSFETs mit der niedri­ gen Schwellwertspannung und der Leitfähigkeit des Spei­ cher-MOSFETs mit der hohen Schwellwertspannung.

Der MOSFET Qs der Blindzelle ist vorgesehen, um den Energieverbrauch bei den Blindzellen zu verringern, die nicht gewählt zu werden brauchen. Der MOSFET Qs besitzt eine so vorgegebene Größe, daß er einen aus­ reichend höheren Leitwert besitzt, als der zusammenge­ setzte von den MOSFETs Qd1 und Qd2. Infolgedessen ist der Leitwert der Blindzelle im gewählten Zustand, d. h. der Leitwert zwischen dem Ausgangsknotenpunkt DN der Blindzelle und dem Erdpotentialpunkt der Schaltung im wesentlichen gleich dem zusammengesetzten Leitwert der MOSFETs Qd1 und Qd2.

Wie oben bereits angegeben, werden die die Blind­ zelle bildenden MOSFETs Qd1 und Qd2 und Qs gleichzeitig mit den Speicher-MOSFETs hergestellt. Infolgedessen ist es möglich, eine Vergrößerung der Anzahl von Herstel­ lungsschritten des ROM zu vermeiden. Außerdem ist es mög­ lich, in wirksamer Weise herkömmliche Eigenschaften von Herstellungstechniken für integrierte Halbleiter- Schaltungsanordnungen zu verwenden, so daß wenig Charak­ teristikabweichungen zwischen den Schaltungselementen bestehen, die gleichzeitig hergestellt werden. Genauer gesagt, ändern sich hinsichtlich der Eigenschaften der Speicher-MOSFETs beispielsweise ihre Leitwerte durch Streuungen, Schwankungen oder dgl. bei den Herstellungs­ bedingungen, und ähnliche Eigenschaftsänderungen treten bei den MOSFETs Qd1 und Od2 auf. Infolgedessen kann der zusammengesetzte Leitwert der MOSFETs Qd1 und Qd2 auf ungefähr den halben Leitwert der Speicher-MOSFETs ver­ ringert werden, welche die geringe Schwellwertspannung besitzen, ohne im wesentlichen von den Streuungen, Schwankungen oder dgl. bei den Herstellungsbedingungen beeinflußt zu werden. Somit ist es möglich, Speicher her­ zustellen, die eine hohe Ergiebigkeit besitzen.

Außerdem werden gemäß der vorliegenden Ausführungs­ form jeweils an die Datenleitungen die Vorladungs-MOSFETs QP0, QP1 usw. angeschlossen, die so ausgelegt sind, daß sie von den Vorladungsimpulsen ΦPC geschaltet werden. Diese Vorladungsimpulse ΦPC werden von der Steuerschal­ tung CNT gemäß Fig. 1 erzeugt, wie es oben angegeben worden ist. Die Vorladungsimpulse ΦPC werden in der oben beschriebenen Weise auf den hohen Pegel für eine vorgegebene Zeitspanne eingestellt, wenn die Adressen­ signale vom Adressenpuffer ADB geliefert werden sollen. Die Steuerschaltung CNT erzeugt auch das Chipwählsignal Ce, das solchen Schaltungen, wie sie in Fig. 3 und 4 dargestellt sind, geliefert werden soll. Das Chipwähl­ signal Ce wird auf einen hohen Pegel eingestellt, und zwar in Abhängigkeit von der Tatsache, daß das Chipwähl­ signal CE, das von außerhalb des IC kommt, auf hohem Pegel ist. Beispielsweise wird das so eingestellte Chip­ wählsignal Ce dem Adressenpuffer, den Decodern usw. zu­ geführt. Diese Adressenpuffer, Decoder usw. werden in Abhängigkeit vom hohen Pegel des Chipwählsignal Ce ak­ tiviert oder eingeschaltet und in Abhängigkeit vom niedrigen Pegel des gleichen Signals inaktiviert oder abgeschaltet. Somit kann ein unnötiger Leistungsver­ brauch des ROM insgesamt durch die Steuerung der je­ weiligen Schaltungen durch das Chipwählsignal Ce ver­ ringert werden.

In Fig. 2B ist ein Abtastverstärker SAd0 aus fol­ genden Bauelementen aufgebaut: Verstärkungs-MOSFETs Q4 und Q5, deren Gate- und Drain- Anschlüsse über Kreuz verbunden sind; und Vorladungs- MOSFETs Q6 und Q7, die an die jeweiligen Drain-Anschlüsse der bereits genannten MOSFETs Q4 und Q5 angeschlossen sind.

Durch die Tatsache, daß die Vorladungs-MOSFETs Q6 und Q7 so ausgebildet sind, daß sie relativ hohe Leitwerte besitzen, werden die gepaarten Eingangs- und Ausgangs-Anschlüsse des Abtastverstärkers SAd0 vorher auf einen solchen hohen Pegel aufgeladen, wenn die Vorladungsimpulse ΦPC erzeugt werden, der im wesentli­ chen gleich der Versorgungsspannung Vcc ist. Die paar­ weise angeordneten Eingangs- und Ausgangsanschlüsse des Abtastverstärkers SAd0 werden mit den Ausgangssignalen versorgt, die von den entsprechenden linken und rechten Speichergruppen M-ARY1 und M-ARY3 über die gemeinsamen Datenleitungen CD0 und kommen.

In gleicher Weise wird der Abtastverstärker SAd1 mit den Ausgangssignalen versorgt, die von den Speicher­ gruppen M-ARY1 und M-ARY3 über die gemeinsamen Datenlei­ tungen CD1 und kommen.

Bei jeder Speichergruppe wird der Schreibvorgang der Information in die Speicher-MOSFETs, obwohl nicht speziell darauf beschränkt, durchgeführt, indem Verun­ reinigungsionen in die Bereiche implantiert werden, welche die Kanäle der Speicher-MOSFETs bilden sollen. Mit anderen Worten, die Schwellwertspannung der Speicher- MOSFETs wird durch Verunreinigungsionen-Implantationen bestimmt. In die Kanal-Bereiche der Speicher-MOSFETs, die die hohe Schwellwertspannung haben sollen, werden beispielsweise solche Verunreinigungsionen implantiert, welche vom entgegengesetzten Leitungstyp sind wie der Kanalleitungstyp. Keine Ionenimplantation zur Verschie­ bung des Schwellwertes wird in den Kanalbereichen der Speicher-MOSFETs durchgeführt, bei denen eine niedrige Schwellwertspannung erforderlich ist. Infolgedessen können die binären Signale "1" oder "0" in die Speicher- MOSFETs eingeschrieben werden. Obwohl nicht speziell darauf beschränkt, wird in diesem Falle die Schwellwert­ spannung der Speicher-MOSFETs, die durch die Ionen­ implantationen bestimmt ist, so ausgelegt, daß sie dem Wert "1" des Binärsignals entspricht. Die niedrige Schwellwertspannung der Speicher-MOSFETs, in die keine Ionen implantiert worden sind, wird so ausgelegt, daß sie dem Wert "0" der Binärsignale entspricht.

Die Auslesevorgänge werden durchgeführt, wie es nach­ stehend im einzelnen erläutert ist, indem abgetastet wird, ob die Speicher-MOSFETs, wenn sie gewählt werden, von der zwischen ihre Gate- und Source-Anschlüsse gelegten Span­ nung im wesentlichen leitend oder nicht-leitend gemacht sind. Mit anderen Worten, die Lesevorgänge entsprechen der Abtastung, ob die Leitfähigkeit bzw. der Leitwert des gewählten Speicher-MOSFETs hoch oder niedrig ist. Der Referenzwert für diese Abtastung des Pegels wird von den oben bereits erwähnten Blindzellen gegeben, wie es oben im einzelnen erläutert worden ist.

Nachstehend soll die Wirkungsweise des Masken-ROM der vorliegenden Ausführungsform im einzelnen beschrieben werden. Dabei wird zunächst angenommen, daß diejenigen decodierten Signale, die vom X-Decoder X-DCR1 gemäß Fig. 1 erzeugt werden, die z. B. der Wortleitung W0 zuzuführen sind, auf hohen Pegel gesetzt werden zusammen mit denje­ nigen C0 der decodierten Signale, die vom Y-Decoder Y-DCR1 gemäß Fig. 1 erzeugt werden, und zwar durch geeignete Kom­ binationen der Adressensignale A0 bis A13. Unter dieser Annahme werden die Übertragungs-MOSFETs Sa0, Sa16 usw., die an die Datenleitungen Da0, Da16 usw. angeschlossen sind, durch die Wirkung des decodierten Signals C0 lei­ tend gemacht. Dementsprechend werden die Speicher-MOSFETs M0 und M1, sowie M32 und M33, deren Drain-Anschlüsse an die Datenleitungen Da0 und Da16 und deren Gate-Anschlüsse an die erwähnte Wortleitung W0 angeschlossen sind, in ihre Zustände gebracht, in denen sie angewählt werden können.

Durch das Adressensignal A14 wird bestimmt, welches Speicher-MOSFET M0 oder M1 zu wählen ist und welches MOSFET M32 oder M33 zu wählen ist. Beispielsweise wird für den Fall, wo das interne Adressensignal a14 auf hohen Pegel gesetzt wird, entsprechend der Tatsache, daß das Adressensignal A14 auf hohen Pegel gesetzt ist, das decodierte Ausgangssignal C01 des Y-Decoders Y-DCR1 entsprechend auf hohen Pegel gesetzt. Infolgedessen wer­ den die Schalt-MOSFETs Qa1, Qa17 usw. leitend gemacht, so daß die Erdleitungen Ga1, Ga17 usw. auf Erdpotential der Schaltung gelegt werden. Infolgedessen wird das Potential auf der Wortleitung W0 zwischen Gate- und Source-Anschluß des Speicher-MOSFETs M1 der beiden Speicher-MOSFETs M0 und M1 angelegt. Kurz gesagt, der Speicher-MOSFET M1 wird gewählt. In gleicher Weise wird der Speicher-MOSFET M33 von den Speicher-MOSFETs M32 und M33 gewählt.

Wenn die Wortleitung W0 gewählt wird, wird dabei keines der decodierten Signale, welche die Potentiale der Wortleitungen W512 bis W1023 der Speichergruppe M-ARY3 auf hohen Pegel heben, vom X-Decoder X-DCR2 er­ zeugt, wie es oben erläutert worden ist. Infolgedessen wird keiner der Speicher-MOSFETs, welche die Speicher­ gruppen M-ARY3 bilden, gewählt.

Als nächstes soll die Wahl der Blindzellen nach­ stehend näher erläutert werden. Wie bereits beschrieben, wird die Speichergruppe M-ARY1 vom niedrigen Pegel des höchsten Adressensignals A9 der Adressensignale A0 bis A9 mit 10 Bits gewählt, welche dem X-Decoder zugeführt werden. Zu diesem Zeitpunkt wird entsprechend dem Adressensignal A9 das interne Adressensignal auf hohen Pegel gelegt, während das Adressensignal a9 auf niedrigen Pegel gelegt wird. Andererseits wird die Speichergruppe M-ARY3 vom hohen Pegel des Adressen­ signals A9 gewählt.

Falls die Adressensignale A0 bis A9 so eingestellt sind, daß der an die Wortleitung W0 angeschlossene Speicher-MOSFET M1 in der Speichergruppe M-ARY1 ge­ wählt werden kann, werden die MOSFETs Qd1 und Qd2 der jeweiligen Blindzellen, welche die Blindzellengruppe DSA3 bilden, durch den hohen Pegel des internen Adressensignals leitend gemacht. Infolgedessen wird die Blindzellengruppe DSA3 in ihren wählbaren Zustand gebracht. Zu diesem Zeitpunkt wird die Blindzellen­ gruppe DSA1 nicht in ihren wählbaren Zustand gebracht, da sich das Adressensignal a9 auf niedrigem Pegel be­ findet.

Bei der vorliegenden Ausführungsform, wie sie vor­ stehend beschrieben worden ist, werden die vorgegebenen jeweiligen Blindzellen, welche die Blindzellengruppe DSA3 in ihrem wählbaren Zustand bilden, gewählt. Um die Datenleitungen zu wählen, werden, genauer gesagt, die jeweiligen decodierten Signale, die vom Y-Decoder Y-DCR1 erzeugt werden, auch dem MOSFET Qs jeder Blindzelle zu­ geführt. Infolgedessen werden, falls die an die Wort­ leitung W0 angeschlossenen Speicher-MOSFETs M1, M32 usw. gewählt werden, die an die Datenleitungen Db1, Db16 usw. der Speichergruppe M-ARY3 angeschlossenen Blindzellen DSb0, DSb16 usw. gewählt. Die Blindzellen, die an die anderen Datenleitungen DSb1-DSb15 angeschlossen sind, bleiben nicht-gewählt. Infolgedessen werden von den nicht-dargestellen Streukapazitäten, die an die je­ weiligen Datenleitungen Db0, Db31 usw. über die Vor­ ladungs-MOSFETs angeschlossen sind, vorher geladen, während die Streukapazitäten, die an die Datenleitungen Db0, Db15 usw. angeschlossen sind, über die Blindzellen nicht entladen werden. Somit ist es möglich, einen un­ nützen Leistungsverbrauch zu eliminieren.

Der Speicher-MOSFET M1 ist so ausgelegt, daß er einen solchen Leitwert besitzt, der entsprechend der gegebenen Speicherinformation bestimmt werden kann, wie es oben beschrieben worden ist. Infolgedessen beginnen die Ladungen auf der Datenleitung Da0, die vorher über den Vorladungs-MOSFET QP0 aufgeladen worden ist, frei­ gesetzt zu werden, wenn der Speicher-MOSFET M1 gewählt wird, und zwar entsprechend der Information, die in die­ sem Speicher-MOSFET M1 gespeichert worden ist.

Die Blindzelle DSb0, die gleichzeitig mit dem Speicher-MOSFET M1 gewählt wird, hat einen mittleren Leitwert zwischen dem Leitwert des Speicher-MOSFET, in dem die Information "1" gespeichert wird, und dem Leit­ wert des Speicher-MOSFETs, in dem die Information "0" ge­ speichert wird, wie es oben beschrieben worden ist. Infolgedessen beginnt die Ladung auf der Datenleitung Db0, die vorher über den Vorladungs-MOSFET aufgeladen worden ist, freigesetzt zu werden, wenn die Blindzelle DSb0 gewählt wird, und zwar entsprechend dem Leitwert dieser Blindzelle.

Fig. 5 zeigt das zeitliche Änderungsverhalten der Potentiale VD und V der bereits erwähnten, paarweise an­ geordneten Datenleitungen Da0 und Db0. In derselben Figur zeigt eine gestrichelte Linie D0 die Potentialänderung auf der Datenleitung Db0, an die die Blindzelle ange­ schlossen ist. Andererseits zeigt eine strichpunktierte Linie D"L" die Potentialänderung auf der Datenleitung Da0, wenn im Speicher-MOSFET M1 die Information "0" ge­ speichert ist, während eine strichpunktierte Linie D"H" die Potentialänderung der Datenleitung Da0 zeigt, wenn im Speicher-MOSFET M1 die Information "1" gespeichert ist.

Der Abtastverstärker SAd0 verstärkt die Potential­ differenz zwischen den paarweise angeordneten Datenlei­ tungen Da0 und Db0, so daß sein verstärktes Signal den gemeinsamen Datenleitungen D0′ und zugeführt wird.

In diesem Falle werden die Datenleitungen Da2 bis Da15 der Datenleitungen Da1 bis Da15 der Speichergruppe M-ARY1 nicht mit ihren entsprechenden Erdleitungen an­ gewählt. Infolgedessen wird der Vorladungspegel der Datenleitungen Da2 bis Da15 gehalten, da damit verhin­ dert wird, daß keinerlei wirkungsloser oder unnützer Stromverbrauch hervorgerufen wird.

Die Datenleitung Da1 wird in Abhängigkeit von der Tatsache entladen, daß der Speicher-MOSFET M2 beispiels­ weise durch die Wahl der Wortleitung W0 leitend gemacht wird, denn der MOSFET Qa1 ist leitend. Infolgedessen wird ein wirkungsloser oder unnützer Leistungsverbrauch, der hervorgerufen würde, wenn die Ladung der Datenleitung ungewählt bliebe, gemäß der vorliegenden Ausführungsform erheblich reduziert.

Das Binärsignal, das aus dem zu speichernden Binär­ signal invertiert wird, wird in die die Speichergruppe M-ARY3 bildenden Speicher-MOSFETs eingeschrieben, und zwar im Hinblick darauf, daß sowohl die Anzahl der die ECC- Schaltung bildenden Bauelemente als auch der Leistungs­ verbrauch der ECC-Schaltung verringert werden. Genauer gesagt, falls beispielsweise im Speicher-MOSFET M0 der Speichergruppe M-ARY3 das Binärsignal "0" gespeichert werden soll, wird es mit dem Binärsignal "0" eingeschrieben, das aus dem vorhergehenden Binärsignal "1" invertiert wird. Durch diesen Schreibvorgang wird stets ein Pegel, der dem im Speicher-MOSFET gespeicherten Binärsignal entspricht, von den linken Eingangs- und Ausgangs-An­ schlüssen des Abtastverstärkers geliefert, unabhängig davon, welche Speichergruppe M-ARY1 oder M-ARY3 es zu­ ließe, daß ihr Speicher-MOSFET gewählt wird. Von den rechten Eingangs- und Ausgangsanschlüssen des Abtast­ verstärkers wird andererseits ein Pegel geliefert, der dem Binärsignal entspricht, das aus dem ersten Binär­ signal invertiert worden ist.

Fig. 3 zeigt ein Schaltbild zur Erläuterung von Ausführungsformen der X-Adressendecorder X-DCR1 und X-DCR2 gemäß Fig. 1. Der X-Adressendecodierer X-DCR1 ist aus einer Vielzahl von Decodereinheiten UDx0 bis UDx511 aufgebaut, welche so ausgelegt sind, daß sie jeweils einzeln den Wortleitungen W0 bis W511 ent­ sprechen, während der X-Adressendecoder XDCR2 aus einer Vielzahl von Decodereinheiten UDx512 bis UDx1023 aufgebaut ist, die in gleicher Weise jeweils einzeln den Wortleitungen W512 bis W1023 entsprechen. Die je­ weiligen Decodereinheiten UDx0 bis UDx1023 haben je­ weils gleichen Aufbau. In Fig. 3 ist daher speziell nur die Schaltung der Decodereinheit UDx0 dargestellt.

In dieser Fig. 3 ist die Decodereinheit UDx0 aus folgenden Baugruppen aufgebaut: den Logik-MOSFETs Q10 bis Q19, die mit einer vorgegebenen Kombination von Adressensignalen a0 und bis a9 und versorgt werden; einem Vorladungs-MOSFET Q20, der zwischen die gemein­ samen Drain-Anschlüsse der zuerst genannten MOSFETs und den Versorgungsspannungsanschluß Vcc geschaltet ist; einem Trenn-MOSFET Q21; und einem Ausgangs-MOSFET Q22, der über den Trenn-MOSFET Q21 mit dem decodierten Signal versorgt wird.

Der Gate-Anschluß des Vorladungs-MOSFET Q20 wird mit einem Steuersignal, d. h. dem Chipwählsignal Ce be­ aufschlagt, während an den Drain-Anschluß des Ausgangs- MOSFETs Q22 das Ausgangssignal des Signalgenerators ΦX-Gen angelegt wird. Dieser Signalgenerator ΦX-Gen arbeitet so, daß er ein Signal mit hohem Pegel in Ab­ hängigkeit von den Adressensignalen a0 und bis a9 und erzeugt, auch wenn bei einer Gruppe von Adressensig­ nalen a0 und bis a9 und sich ihre Pegel ändern.

Das Ausgangssignal der Decodereinheit UDx0 wird nachstehend näher erläutert. Wenn sämtliche an den externen Anschlüssen anliegenden Adressensignale A0 bis A9 beispielsweise auf niedrigen Pegel geändert werden, werden die Adressensignale a0 bis a9, die von dem in Fig. 1 dargestellten Adressenpuffer ADB erzeugt werden, entsprechend auf niedrigen Pegel geändert, während die Adressensignale bis entsprechend auf hohen Pegel geändert werden. Infolgedessen werden sämtliche parallel geschalteten MOSFETs Q10 bis Q19 nicht-leitend gemacht. Die gemeinsamen Drain-Anschlüsse der MOSFETs Q10 bis Q19 werden auf den Vorladungspegel gesetzt, d. h. auf den hohen Pegel, und zwar infolge der Tatsache, daß sie alle nicht-leitend sind. Das Signal mit hohem Pegel der gemeinsamen Drain-Anschlüsse wird über den Trenn-MOSFET Q21 an den Gate-Anschluß des Ausgangs-MOSFET Q22 an­ gelegt. Infolgedessen wird der Ausgangs-MOSFET Q22 lei­ tend gemacht.

Das Ausgangssignal des Signalgenerators ΦX-Gen, das auf den niedrigen Pegel vorher eingestellt wird, wird für eine vorgegebene Zeitspanne auf hohen Pegel an­ gehoben, und zwar entsprechend der Tatsache, daß die Adressensignale sich in der oben erwähnten Weise ändern. Dieses Ausgangssignal mit hohem Pegel des Signalgenera­ tors ΦX-Gen wird über den Ausgangs-MOSFET Q22 an die Wortleitung W0 übertragen. Mit anderen Worten, die Wortleitung W0 wird auf den Wählpegel gesetzt. Infolge­ dessen ist es möglich, den Speicher-MOSFET zu wählen, der an diese Wortleitung W0 angeschlossen ist.

Bei der Decodereinheit UDx0 existiert eine nicht dargestellte Streukapazität zwischen den Gate- und Source-Anschlüssen des Ausgangs-MOSFET Q22. Diese Streu­ kapazität wird über den Trenn-MOSFET Q21 geladen. Wenn das Ausgangssignal des Signalgenerators ΦX-Gen auf hohen Pegel geändert wird, nachdem die Streukapazität geladen worden ist, wird das Signal auf der Wortleitung W0 entsprechend auf hohen Pegel geändert. Da die Streu­ kapazität im wesentlichen als Bootstrap-Kapazität oder Kapazität mit mitlaufender Ladespannung wirkt, wird das Gate-Potential des Ausgangs-MOSFET Q22 so verstärkt, daß es einen ausreichend hohen Pegel besitzt, und zwar als Folge davon, daß die Wortleitung auf hohen Pegel an­ gehoben worden ist. Infolgedessen wird der Leitwert oder die Leitfähigkeit des Ausgangs-MOSFETs Q22 auf einen ausreichend hohen Pegel erhöht. Der Trenn-MOSFET Q21 wird automatisch von der von der Streukapazität ge­ lieferten Bootstrap-Spannung nicht-leitend gemacht, da sein Gate-Anschluß auf dem Pegel der Versorgungsspannung Vcc gehalten wird. Infolgedessen arbeitet der Trenn- MOSFET Q21 in der Weise, daß er eine Entladung der Ladungen der Streukapazität verhindert.

Wenn das Ausgangssignal des Signalgenerators ΦX-Gen wieder von hohem Pegel auf niedrigen Pegel zurückgeht, wird entsprechend die Wortleitung W0 über den Ausgangs- MOSFET Q22 auf niedrigen Pegel abgesenkt.

Falls mindestens eines der Adressensignale A0 bis A9 auf hohen Pegel verstärkt wird, wird mindestens einer der MOSFETs Q10 bis Q19 der Decodereinheit UDx0 entsprechend leitend gemacht. Die gemeinsamen Drain-Anschlüsse der MOSFETs Q10 bis Q19 werden auf niedrigem Pegel gehalten, auch wenn der MOSFET Q20 von den Vorladungsimpulsen Ce leitend gemacht wird. Der Ausgangs-MOSFET Q22 wird von dem Signal mit niedrigem Pegel am gemeinsamen Drain- Anschluß nicht-leitend gemacht. Infolgedessen wird die Wortleitung W0 auf niedrigem Pegel gehalten.

Fig. 4 zeigt eine Ausführungsform der Schaltung des in Fig. 1 dargestellten Y-Adressendecoders Y-DCR1. Dieser Y-Decoder Y-DCR1 ist aus Decodereinheiten UDy0 bis UDy15 und Logikschaltungen LG0 bis LG15 aufgebaut. Die Decoder­ einheiten und die Logikschaltungen sind jeweils so auf­ gebaut, daß sie gleichen Aufbau besitzen. Fig. 4 zeigt speziell den Aufbau der Decodereinheit UDy0 und der Logik­ schaltung LG0.

Die Decodereinheit UDy0 besteht aus folgenden Bau­ gruppen: Logik-MOSFETs Q30 bis Q33, die parallel zueinan­ der geschaltet sind und mit einer vorgegebenen Kombi­ nation von Adressensignalen a10 und und a13 und versorgt werden; einem Vorladungs-MOSFET Q34, der an die gemeinsamen Drain-Anschlüsse der zuerst genannten MOSFETs angeschlossen ist; einem Trenn-MOSFET Q35 und einem Aus­ gangs-MOSFET Q36, der über den Trenn-MOSFET Q35 mit den decodierten Signalen versorgt wird. Der Ausgangs-MOSFET Q36 ist mit seinem Drain-Anschluß an die Ausgangsklemme des Signalgenerators ΦY-Gen angeschlossen. Der Signal­ generator ΦY-Gen hat einen ähnlichen Aufbau wie der Signalgenerator ΦX-Gen, um ein Signal mit hohem Pegel für eine vorgegebene Zeitspanne zu erzeugen, wenn irgend­ eine Gruppe der Adressensignale a10 und bis a14 und eine Änderung seines Pegels erfährt.

Die Ausgangssignale C0 bis C15 der jeweiligen De­ codereinheiten in Fig. 4 werden teilweise als Wählsignale der in Fig. 1 dargestellten Multiplexer verwendet und teilweise an die Gate-Anschlüsse der MOSFETs Q37 und Q38 der Logikschaltungen LG0 bis LG15 angelegt. Die MOSFETs Q37 und Q38 der jeweiligen Logikschaltungen werden an ihren jeweiligen Drain-Anschlüssen mit den Adressensig­ nalen a14 bzw. versorgt. An den Source-Anschlüssen der jeweiligen MOSFETs Q37 und Q38 der jeweiligen Logik­ schaltungen werden die decodierten Signale C0, C1500 er­ zeugt, die als AND-Ausgangssignale wirken.

Wenn beispielsweise die Adressensignale A10 bis A13 sich auf niedrigen Pegel ändern, während das Adressen­ signal A14 sich auf hohen Pegel ändert, werden die von den Adressenpuffern gemäß Fig. 1 gelieferten internen Adressensignale a10 bis a13 und entsprechend auf niedrigen Pegel geändert, während die Adressensignale bis und a14 entsprechend auf hohen Pegel geän­ dert werden, so daß die parallel geschalteten MOSFETs Q30 bis Q33 der Decodereinheit UDy0 nicht-leitend gemacht werden, während der Ausgangs-MOSFET Q36 leitend gemacht wird.

Zu diesem Zeitpunkt wird durch die Änderungen der Adressensignale ein Signal mit hohem Pegel vom Signal­ generator ΦY-Gen erzeugt. Dieses Signal mit hohem Pegel des Signalgenerators ΦY-Gen wird an die Gate-Anschlüsse der MOSFETs Q37 und Q38 über den Ausgangs-MOSFET Q36 der Decodereinheit UDy0 übertragen. Infolgedessen wird der MOSFET Q38 leitend gemacht. Das Adressensignal a14 mit hohem Pegel, das an den Drainanschluß des MOSFETs Q38 angelegt wird, wird von demselben MOSFET Q38 ge­ liefert. Kurz gesagt, das Ausgangssignal C0 mit hohem Pegel und das decodierte Signal C01 mit hohem Pegel werden vom Y-Decoder Y-DCR1 erzeugt.

Die ECC-Schaltung gemäß der vorliegenden Ausführungsform ist in der Lage, den Fehler von einem Bit zu korrigieren, aber nicht in der Lage, den Fehler von zwei oder mehr Bits zu korrigieren. Falls beabsichtigt ist, eine solche ECC-Schaltung anzugeben, die den Fehler von zwei oder mehr Bits korrigieren kann, wird der Aufbau kompliziert und die Anzahl der Bauelemente steigt an. In diesem Falle muß darüber hinaus die Anzahl der Paritäts­ bits erheblich vergrößert werden.

Bei einem Speicher großer Kapazität vom monolithi­ schen IC-Typ kann, ganz allgemein gesprochen, ein Fehler gleichzeitig in der Vielzahl von Speicherzellen auftre­ ten, die einander benachbart sind. Dieser Fehler wird durch die Unvollkommenheit hervorgerufen, die z. B. bei der IC-Herstellungstechnik unvermeidlich ist. Die Maskenfilme, die aus Fotoresist- zur selektiven Ätziso­ lierung und/oder Leitungsfilmen hergestellt werden, wer­ den beispielsweise nicht immer mit ausreichender Güte hergestellt, weil sie in schädlicher Weise durch die Unregelmäßigkeiten ihrer Materialien oder unvermeid­ lichen Staub beeinträchtigt werden. Wenn die Fehler, wie z. B. unerwünschte Rauhigkeit oder kleine Löcher im Muster des hergestellten Maskenfilmes vorhanden sind, werden sie auf die Isolier- oder Leitungsfilme über­ tragen, die mit dem Maskenfilm hergestellt werden. Wenn der Maskenfilm zur Implantation von Verunreinigungs­ ionen verwendet wird, so können diese Verunreinigungs­ ionen in einen unerwünschten Bereich der Oberfläche des Halbleitersubstrats eingeführt oder aber in den ge­ wünschten Bereich nicht eingeführt werden. Das zu ver­ wendende Halbleitersubstrat hat dabei einen solchen Fehler, z. B. einen Kristallfehler, der die Eigenschaf­ ten der darauf auszubildenden Halbleiterelemente ver­ schlechtern wird.

Bei einem Speicher großer Kapazität werden die Halbleiterelemente und die Verdrahtungsschichten so ausgebildet, daß sie dünne bzw. feine Größen haben, um eine hohe Integration zu gewährleisten. Infolgedessen besteht die Gefahr, daß eine Vielzahl von Schaltungs­ elementen im Bereich von einem Defekt oder Fehler liegt.

Bei dem Masken-ROM gemäß Fig. 2A bis 2C ist es möglich, die Spaltenschalter-MOSFETs Sa0 und Sa1 bei­ spielsweise in Abhängigkeit vom gemeinsamen decodierten Signal C0 zu schalten und die Ausgangssignale der Spaltenschalter-MOSFETs Sa0 und Sa1 den verschiedenen Abtastverstärkern zuzuführen. In diesem Falle können beispielsweise Informationsstücke der Speicher-MOSFETs M0 und M1 gleichzeitig herausgezogen werden, indem man die Potentiale der Wortleitung W0 und die decodierten Signale C0 und C01 auf hohen Pegel verstärkt. In diesem Falle werden jedoch die einander benachbarten Speicher- MOSFETs gewählt. Dementsprechend entsteht die Möglichkeit, daß die Informationen mit zwei oder mehr fehlerhaften Bits gleichzeitig herausgezogen werden. Falls die ECC-Schaltung eine 2-Bit-Korrekturfähigkeit besitzt, wird die Anzahl der Paritätsbits wesentlich auf das Doppelte erhöht. Somit ist dies nicht praktikabel, da die wesentliche Datenspeicherkapazität entsprechend erheblich reduziert wird.

Daher wird im vorliegenden Ausführungsbeispiel eine Gruppe von Daten, die der ECC-Schaltung zugeführt werden soll, aus Signalen auf­ gebaut, die aus der Vielzahl von Speicherzellen ausgele­ sen werden, welche in verstreuten Positionen auf dem Halbleiterchip ausgebildet sind.

Die Ausführungsform gemäß Fig. 2A bis 2C wird nach­ stehend beispielhaft erläutert. Die benachbarten Speicher­ zellen, d. h. die Speicher-MOSFETs, z. B. die MOSFETs M0 und M1, werden nicht gleichzeitig gewählt. Als Folge da­ von, daß die jeweiligen Spaltenschalter-MOSFETs in Ab­ hängigkeit von den verschiedenen decodierten Signalen geschaltet werden, ist es möglich, stets nichts anderes als die Information von einem Bit herauszuziehen. Als Folge davon, daß solche Gruppen in einer Vielzahl aus­ gebildet werden, ist es möglich, die Information einer Vielzahl von Bits gleichzeitig herauszuziehen. Da die Gruppen so ausgebildet sind, daß sie gleichen Aufbau besitzen, sind stets zwischen zwei zu wählenden Speicher- MOSFETs eine solche Anzahl von Speicher-MOSFETs ausge­ bildet, welche eine Seite von einer Gruppe bilden können. Infolgedessen wird der Abstand zwischen den zu wählenden Speicher-MOSFETs auf einen relativ großen Wert gebracht. Mit anderen Worten, die Vielzahl von Bits, welche die der ECC-Schaltung zugeführten Daten bilden, werden aus den Speicher-MOSFETs herausgezogen, die in verstreuten Positionen auf dem Chip ausgebildet sind. Die Vielzahl von fehlerhaften Fällen, die konzentriert ausgebildet sind, sind in eine Vielzahl von Gruppen von Daten ver­ streut. Infolgedessen können die Fehlerbits, die in einer Gruppe von Daten enthalten sind, auf etwa höch­ tens 1 Bit reduziert werden. Somit kann sogar die ECC- Schaltung mit einer geringen Fehlerkorrekturfähigkeit, z. B. einer Korrekturfähigkeit von 1 Bit, das Fehlerbit korrigieren. Infolgedessen kann die Fabrikationsausbeute des Halbleiterspeichers erheblich verbessert werden.

Bei dem Halbleiterspeicher gemäß der Ausführungs­ form in Fig. 2A bis 2C wird eine gewünschte Anzahl von Speicher-MOSFETs aus der Vielzahl von Speicher-MOSFETs, d. h. den Speicherzellen, ausgewählt, die an eine Wort­ leitung angeschlossen sind, so daß eine erforderliche Anzahl von Bits durch die einzige Adressierungsopera­ tion der ECC-Schaltung zugeführt werden kann. Somit kann die Operation mit relativ hoher Geschwindigkeit ausgelesen werden.

Gemäß der Erfindung kann die ECC-Schaltung mit der geringen Korrekturfähigkeit, wie oben beschrieben, verwen­ det werden, um den Schaltungsaufbau zu vereinfachen und die Anzahl von Paritätsbits zu verringern. Infolgedessen ist es möglich, die wesentliche Datenspeicherkapazität zu vergrößern.

Die Erfindung ist jedoch nicht auf die bisher be­ schriebenen Ausführungsformen beschränkt. Beispielsweise können bei der Schaltung der Ausführungsform gemäß Fig. 2A bis 2C von den die Blindzellen bildenden MOSFETs z. B. die MOSFETs Qd1 und Qd2 durch einen einzigen MOSFET ersetzt werden, der so ausgebildet ist, daß seine Leitfähigkeit oder sein Leitwert gleich dem zusammengesetzten Wert dieser MOSFETs ist. Falls eine Vergrößerung des Leistungs­ verbrauches zulässig ist, kann außerdem der MOSFET Qs weggelassen werden. Darüber hinaus kann der MOSFET Qs auch weggelassen werden, indem man ein Signal, z. B. das Adressensignal a9 an den einen der MOSFETs Qd1 und Qd2, und ein Signal, wie z. B. das decodierte Signal C0 an den anderen anlegt. Bei dieser modifizierten Ausführungsform tritt keine Erhöhung des Leistungsverbrauches auf. Außer­ dem braucht die in die Speichergruppen M-ARY3 und M-ARY4 einzuschreibende Information nicht invertiert zu werden. Bei dieser Modifikation ist es jedoch erforderlich, die ECC-Schaltung entsprechend zu ändern.

Die Erfindung kann nicht nur bei einem Masken-ROM vom Vertikaltyp und einem programmierbaren ROM, z. B. einem EPROM oder EAROM, zusätzlich zu dem bereits er­ wähnten horizontalen Masken-ROM verwendet werden, sondern auch bei einem Speicher mit wahlfreiem Zugriff, d. h. einem RAM. Außerdem kann die Anordnung der Speicherzellen, in denen die Vielzahl von Bits einschließlich der Pari­ tätsbits gespeichert werden sollen, welche einen Daten­ satz bilden, so ausgelegt werden, daß die Speicherzellen abwechselnd in Abständen von mindestens einer von ihnen angeordnet sind.

Claims (12)

1. Halbleiterspeicher mit
einem Datenleitungspaar (Da0, Db0),
einem an das Datenleitungspaar (Da0, Db0) angeschlossenen Differenz-Leseverstärker (SAd0),
einer Wählschaltung (X-DCR1, X-DCR2) zum Auswählen einer an eine Datenleitung (Db0) des Paares angeschlossenen Spei­ cherzelle (M0) und einer an die andere Datenleitung (Da0) des Paares angeschlossenen Blindzelle (DSa0) um dem Leseverstärker (SAd0) ein Referenzpotential zu liefern,
wobei die Speicherzelle (M0) ein Halbleiterelement um­ faßt, das entsprechend der Speicherinformation einen niedrigen ersten oder einen hohen zweiten Leitwert aufweist, dadurch gekennzeichnet,
daß die Blindzelle (DSa0) zwei in Serie geschaltete Halb­ leiterelemente (Qd1, Qd2) des zweiten Leitwerts aufweist, so daß die Summe ihrer Leitwerte zwischen dem ersten und dem zweiten Leitwert liegt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleiterelement der Speicherzelle (M0) ein MOSFET ist, der entsprechend der Speicherinformation eine hohe oder eine nie­ drige Schwellwertspannung aufweist, und daß die Halbleiterele­ mente (Qd1, Qd2) der Blindzelle (DSa0) MOSFETs sind, die in ihrer Größe und ihren Eigenschaften jeweils im wesentlichen identisch zu dem Speicher-MOSFET mit niedriger Schwellwert­ spannung sind.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Blindzelle (DSa0) einen ersten MOSFET (Qd1), an dessen Gate-Elektrode ein der Wählschaltung (X-DCR1, X-DCR2) zuge­ führtes Adressensignal (a9) angelegt ist, und einen mit dem ersten MOSFET (Qd1) in Reihe geschalteten zweiten MOSFET (Qd2), an dessen Gate-Elektrode ein von der Wählschaltung (X-DCR1, X-DCR2) abgeleitetes dekodiertes Signal (C0) angelegt ist, aufweist.

4. Speicher nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet,
daß die erste Datenleitung (Da0) des Paares zu einer Vielzahl von Datenleitungen (Da0, Da1, Da2 . . . ) gehört, die Zeilen einer ersten matrixartigen Speichergruppe (M-ARY1) bil­ den, und die zweite Datenleitung (Db0) zu einer gleich aufge­ bauten zweiten Speichergruppe (M-ARY3),
daß jede der Datenleitungen (Da0 . . . , Db0 . . . ) mit dem Aus­ gangsanschluß einer Vielzahl von Speicherzellen (M0, M1, M2 . . . ) und einer Blindzelle (DSa0, DSa1, DSa2 . . . , DSb0, DSb1, DSb2 . . . ) verbunden ist,
daß jede Speichergruppe (M-ARY1, M-ARY3) eine Vielzahl von zeilenweise angeordneten und mit Referenzanschlüssen der Speicherzellen (M0, M1, M2 . . . ) verbundenen Erdleitungen (Ga0, Ga1, Ga2 . . . , Gb0, Gb1, Gb2 . . . ) und eine Vielzahl von spalten­ weise angeordneten und mit Auswahlanschlüssen der Speicherzel­ len (M0, M1, M2 . . .) verbundenen Wortleitungen (W0, W1, W2 . . . ) umfaßt,
daß jede der Speichergruppen (M-ARY1, M-ARY3) jeweils mit einer gemeinsamen Datenleitung (CD0, ) zur Verbindung mit einem Eingang des Differenz-Leseverstärkers (SAd0) versehen ist und einen Spaltenschalter (Sa0, Sa1, Sa2 . . . , Sb0, Sb1, Sb2 . . .) zur Verbindung der jeweils ausgewählten Datenleitung (Da0, Db0) mit der gemeinsamen Datenleitung (CD0, ) auf­ weist,
daß die Wählschaltung (X-DCR1, X-DCR2) eine Vielzahl von Ausgangsanschlüssen zur Verbindung mit den Wortleitungen (W0, W1, W2 . . . ) der ersten und zweiten Speichergruppe (M-ARY1, M-ARY3) sowie eine Vielzahl von Ausgangsanschlüssen zur Ver­ bindung mit Wählanschlüssen (C0, C1, C2 . . . ) der Blindzellen (DSa0, DSa1, DSa2 . . . , DSb0, DSb1, DSb2 . . . ) aufweist, und
daß die Blindzellen (DSa0, DSa1, DSa2 . . . , DSb0, DSb1, DSb2 . . . ) jeweils mit einem Referenzanschluß auf Erdpotential liegen.

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die an die erste Speichergruppe (M-ARY1) angeschlossenen Blindzel­ len (DSa0, DSa1, DSa2 . . . ) und die an die zweite Speichergruppe (M-ARY3) angeschlossenen Blindzellen (DSb0, DSb1, DSb2 . . .) komplementär von einem Adressensignal (a9) betrieben werden, das an die Wählschaltung (X-DCR1, X-DCR2) angelegt ist.

6. Speicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Wählschaltung (X-DCR1, X-DCR2) Steuersignale (C0, C1, C2 . . . ) erzeugt, um die Blindzelle (DSb0), die mit der vom zweiten Spaltenschalter (Sb0) zu wählenden Datenleitung (Db0) der zweiten Speichergruppe (M-ARY3) verbunden ist, in ihren Betriebszustand zu bringen, wenn die Speicherzellen (M0, M1, M2 . . . ) der ersten Speichergruppe (M-ARY1) zu wählen sind, und um die Blindzelle (DSa0), die mit der vom ersten Spaltenschal­ ter (Sa0) zu wählenden Datenleitung (Da0) der ersten Speicher­ gruppe (M-ARY1) verbunden ist, in ihren Betriebszustand zu bringen, wenn die Speicherzellen (M0, M1, M2 . . . ) der zweiten Speicherguppe (M-ARY3) zu wählen sind.

7. Speicher nach einem der Ansprüche 4 bis 6, dadurch ge­ kennzeichnet, daß die Relation zwischen den Schwellwertspan­ nungen der jeweiligen Speicher-MOSFETs der ersten Speicher­ gruppe (M-ARY1) und der zu speichernden Information umgekehrt zu der der zweiten Speichergruppe (M-ARY3) sind.

8. Speicher nach einem der Ansprüche 4 bis 7, gekennzeichnet durch Schaltelemente (Qa0, Qa1, Qa2 . . . , Qb0, Qb1, Qb2 . . . ), die zwischen die jeweiligen Erdleitungen (Ga0, Ga1, Ga2 . . . , Gb0, Gb1, Gb2 . . . ) der ersten und zweiten Speichergruppe (M-ARY1, M-ARY2) und den Erdungspunkt (CGa) der Schaltung geschaltet sind und von Ausgangssignalen (C01, C12, C23 . . . ) der Wähl­ schaltung (X-DCR1, X-DCR2) jeweils so geschaltet werden, daß nur die Erdleitungen (Ga0, Gb0), die den ausgewählten Datenleitungen (Da0, Db0) entsprechen, mit dem Erdungspunkt (CGa) der Schaltung verbunden sind.

9. Speicher nach einem der Ansprüche 4 bis 8, dadurch ge­ kennzeichnet, daß jeweils zwei benachbarte Zeilen von Spei­ cherzellen (M1, M2) eine gemeinsame Erdleitung (Ga1) aufwei­ sen.

10. Speicher nach einem der Ansprüche 4 bis 9, dadurch ge­ kennzeichnet, daß der Differenz-Leseverstärker (SAd0) ein Paar MOSFETs (Q4, Q5) aufweist, deren Drain- und Gate-Anschlüsse kreuzweise miteinander verbunden sind, wobei der Drain-An­ schluß des einen MOSFETs (Q4) mit der ersten gemeinsamen Da­ tenleitung (CD0) und der Drain-Anschluß des anderen MOSFETs (Q5) an die zweite gemeinsame Datenleitung () angeschlos­ sen ist.

11. Speicher nach einem der vorhergehenden Ansprüche, gekenn­ zeichnet durch Einrichtungen (QP0, QP1, QP2 . . . ) zum Vorladen der Datenleitungen (Da0, Da1, Da2 . . . , Db0, Db1, Db2 . . . ).

12. Speicher nach Anspruch 11, gekennzeichnet durch
einen Adressenpuffer (ADB), der auf Adressensignale (A0 . . . A16) anspricht und Signale (C0, C1, C2 . . . , W0, W1, W2 . . .) erzeugt, die der Wählschaltung (X-DCR1, X-DCR2, Y-DCR1, MPX1 . . . MPX4) zuzuführen sind, und
eine Steuerschaltung (CNT) zur Abtastung der Änderungen der Adressensignale (A0 . . . A16), um dadurch ein Steuersignal (ΦPC) zur Steuerung des Betriebes der Vorladungs-Einrichtun­ gen (QP0, QP1, QP2 . . .) und ein Steuersignal (Ce, ΦX, ΦY) zur Steuerung des Betriebes der Wählschaltung zu erzeugen,
wobei die Wählschaltung von dem Steuersignal (Ce, ΦX, ΦY), das von der Steuerschaltung (CNT) geliefert wird, im wesentlichen dynamisch betrieben wird.