DE3903496C2 - - Google Patents

Description

Die Erfindung betrifft einen permanenten Speicherbaustein wie etwa einen E²PROM mit einer Fehlererfassungs- und - korrekturfunktion.

Das Blockschaltbild von Fig. 1 zeigt den Aufbau eines konventionellen E²PROM mit einem Fehlererfassungs- und -kor­ rekturkreis. Der E²PROM ist als Speicherabschnitt in einem Mikrocomputer enthalten. Es sei angenommen, daß ein Verfah­ ren zur Erfassung und Korrektur eines Fehlers einen erwei­ terten Hammingcode verwendet, der die Einzelfehlerkorrektur und die Doppelfehlererfassung ermöglicht. Wie Fig. 1 zeigt, besteht eine Speichereinrichtung aus einer E²PROM-Speicher­ elementmatrix 10 und umfaßt ein Spaltenlatch 11 sowie einen Leseverstärker 12.

Ein Prüfbitgeber 30 ist zwischen dem Spaltenlatch 11 und einem Datenbus 20 angeordnet. (Die Prüfbits bilden einen Fehlerprüf- und -korrekturcode, der nachstehend als ECC-Code bezeichnet werden soll.) Der Leseverstärker 12 dient dem Auslesen von Information aus der Speicherelementmatrix 10. Die gezeigte konventionelle Schaltung hat ferner einen Syndromgeber 42, einen Syndromdecodierer 41 und einen Bitkorrekturkreis 40, die der Erfassung und Korrektur eines Fehlers in aus der Speicherelementmatrix 10 ausgelesenen Daten dienen, sowie einen Multiplexer 50, der selektiv ein Syndrom 42s oder eine korrigierte Information 40d ausgibt. Bei einem solchen Aufbau wird Schreibinformation 20d von einer CPU (nicht gezeigt) durch den Datenbus 20 zum Spalten­ latch 11 sowie zum ECC-Codegeber 30 geliefert. Der ECC-Code­ geber 30 erzeugt einen ECC-Code 30e aus den Einschreib­ daten 20d auf der Grundlage einer Gebermatrix und gibt den ECC-Code 30e an das Spaltenlatch 11. Infolgedessen wird dem Spaltenlatch 11 ein systematischer Code, bestehend aus den Einschreibdaten 20d und dem diesen hinzugefügten ECC-Code 30e, zugeführt. Dann wird der systematische Code im Spalten­ latch 11 während einer Einschreibperiode gehalten, so daß vorbestimmte Datenmengen 20d und 30e kollektiv in die Speicherelementmatrix 10 eingeschrieben werden.

Das Einschreiben in einen solchen E²PROM wird üblicherweise wie folgt ausgeführt: Wenn eine vorbestimmte Periode nach dem Einschreiben von Schreibinformation in ein Spaltenlatch abgelaufen ist, wird die im Spaltenlatch gespeicherte Information während einer Einschreibperiode von einigen ms automatisch in Speicherelemente eingeschrieben. Zur besseren Unterscheidung wird das Einschreiben in das Spaltenlatch als externes Einschreiben und das Einschreiben in das Speicher­ element als internes Einschreiben bezeichnet. Im Fall eines E²PROM mit Seitenneuschreibmodus kann eine Datenfolge in das Spaltenlatch während des externen Einschreibens eingeschrieben werden, und wenn das Dateneinschreibintervall eine vorbestimmte Zeit überschreitet, erfolgt automatisch der Übergang vom externen zum internen Einschreiben. Somit wird die in das Spaltenlatch eingeschriebene Information kollektiv in Speicherelemente eingeschrieben.

Andererseits werden während des Auslesens Lesedaten 12d und ein Lese-ECC-Code 12e aus der Speicherelementmatrix 10 ausgelesen und dann an den Syndromgeber 42 ausgegeben. Nach Maßgabe einer Prüfmatrix errechnet der Syndromgeber 42 ein Syndrom aus den Lesedaten 12d und dem Lese-ECC-Code 12e. Der Decodierer 41 decodiert das Syndrom 42s und wählt eine Bitstelle aus, an der ein Fehler vorliegt. Wenn jedoch kein Fehler vorhanden ist oder wenn Fehler in vielen Bits vorhanden sind oder wenn ein Fehler in einem Prüfbit vorhanden ist, wird keines der Bits ausgewählt. Der Bitkorrekturkreis 40 invertiert das Bit in der vom Decodierer 41 ausgewählten Stellung und gibt die korrigierte Information 40d an den Multiplexer 50 aus. Dann liest die CPU die korrigierte Information 40d in den Datenbus 20 durch den Multiplexer 50 ein, wodurch der Lesevorgang ausgeführt wird. Damit ist es möglich, einen Fehler infolge einer Fehlfunktion oder dergleichen eines Speicherelements in der E²PROM-Speicherelementmatrix 10 zu korrigieren und korrigierte Information auszulesen.

In der JP-OS 61-1 92 099 und der JP-OS 62-1 20 699 sind Mittel zur Ausgabe des Auslese-ECC-Codes 12e an den Datenbus 20 angegeben. Ferner ist es bekannt, eine Anordnung vorzusehen, deren Aufbau das Auslesen des Syndroms 42s ermöglicht. Da der vorgenannte Code 42s, der normalerweise als Syndrom bezeichnet wird, z. B. in JP-PS 62-32 823 beschrieben ist, kann eine genaue Beschreibung entfallen.

Auch der DE-OS 36 03 926 ist ein Speicherbaustein zu entnehmen, der einen Prüfbitgeber aufweist. Der Ausgabecode dieses Prüfbitgebers wird separat jeweils einem Speicher und einer Prüfbit-Leseeinrichtung zugeführt. Lesedaten aus dem Speicher und der von der Prüfbit-Leseeinrichtung gelesene Code werden jeweils in einen Syndromgeber ausgegeben.

Die Prüfbit-Leseeinrichtung des bekannten Speicherbausteins umfaßt einen Prüfbitspeicher. Die Schaltung des bekannten Speicherbausteins unterscheidet sich von dem in Fig. 1 dargestellten Blockschaltbild hinsichtlich der Weiterleitung des vom Prüfbitgeber ausgegebenen Codes nur dadurch, daß der Weg 30e, 12e vom Prüfbitgeber 30 zum Syndromgeber 42 nicht nur über den Speicher 10 führt, sondern separat dazu noch über einen parallel zum Speicher 10 geschalteten, zusätzlichen Prüfbitspeicher.

Der konventionelle E²PROM mit Fehlererfassungs- und -korrek­ turkreis ist in der oben erläuterten Weise aufgebaut, und der vom ECC-Geber 30 erzeugte ECC-Code 30e wird zwangs­ läufig in die E²PROM-Speicherelementmatrix 10 eingelesen (d.h. es wird ein interner Einschreibvorgang ausgeführt). Aus diesem Grund ist es nicht möglich, eine einzelne Funk­ tion des ECC-Codegebers 30 unabhängig zu prüfen, so daß das gesamte E²PROM (der ECC-Codegeber 30, der Syndromgeber 42, der Decodierer 41, der Bitkorrekturkreis 40 und die E²PROM-Speicher­ elementmatrix 10) geprüft werden muß, indem sowohl die Einschreibinformation 20d als auch die korrigierte Information 40d geprüft wird oder indem der ECC-Code aus den Speicherelementen ausgelesen wird oder indem das Syndrom ausgelesen wird. Außerdem verlangt diese Methode, daß Einschreibdaten in Form zahlreicher Prüfmuster bereitge­ stellt werden, und außerdem verlangt die Methode unbedingt internes Einschreiben in die E²PROM-Speicherelementmatrix 10. Infolgedessen besteht das Problem, daß das Prüfen lang dauert und der Prüfwirkungsgrad nicht optimal ist.

Aufgabe der vorliegenden Erfindung ist daher die Bereitstellung eines Speicherbausteins mit einer Fehler­ erfassungs- und -korrekturfunktion, die selbständig eine Einzelfunktion eines ECC-Codegebers prüfen kann, insbesondere ohne daß irgendwelche Daten in einer Speicher­ elementmatrix einzuschreiben sind (also ohne Durchführung eines internen Einschreibvorgangs), der Prüfwir­ kungsgrad des Speicherbausteins zu verbessern.

Der Speicherbaustein nach der Erfindung mit einer Funktion zur Erfassung und Korrektur eines Fehlers in gespeicherter Information unter Steuerung durch einen Mikroprozessor, mit einem Codierer zur Erzeugung eines aus Informationsbits und Prüfbits bestehenden systematischen Codes aufgrund der von einem Datenbus gelieferten Information während eines Daten­ einschreibvorgangs, mit einem Speicher zur Speicherung des systematischen Codes, mit einer Ausleseeinheit zum Auslesen des systematischen Codes aus dem Speicher, mit einem Decodierer, der aus dem von der Ausleseeinheit ausgelesenen systematischen Code ein Syndrom bildet, einen in den Informationsbits enthaltenen Fehler erfaßt und korrigiert und den Fehler decodiert, mit einer Ausgabeeinheit, die die decodierten Informationsbits an den Datenbus ausgibt, und mit einer Prüfbit-Leseeinrichtung, die die vom Codierer erzeugten Prüfbits liest, zeichnet sich dadurch aus, daß die Prüfbit-Leseeinrichtung zum direkten Einlesen der Prüfbits in den Datenbus mit ihrem Ausgang direkt an den Datenbus angeschlossen ist, so daß eine Funktionsprüfung des Codierers direkt ohne Beeinflussung durch den Speicher durchführbar ist.

Die Prüfbit- bzw. ECC-Code-Leseeinrichtung nach der Erfindung kann den vom Codierer erzeugten ECC-Code direkt in den Datenbus einlesen. Infolgedessen ist es möglich, die Funktion eines Teils zur Erzeugung der Prüfbits des Decodierers zu prüfen, ohne daß eine Beeinflussung durch irgendwelche anderen Mittel stattfindet.

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines E²PROM mit konventioneller Fehlererfassungs- und -korrektur­ funktion;

Fig. 2 ein Blockschaltbild eines E²PROM mit einer Fehlererfassungs- und -korrekturfunktion gemäß einer Ausführungsform der Erfindung;

Fig. 3 ein Blockschaltbild eines E²PROM mit einer Fehlererfassungs- und -korrekturfunktion gemäß einer weiteren Ausführungsform der Erfindung;

Fig. 4 eine Darstellung des Aufbaus eines Syndromgebers zur Verwendung bei der Erfindung;

Fig. 5 das Blockschaltbild einer weiteren Ausführungs­ form, wobei die Erfindung mit einem E²PROM Anwendung findet, der einen einzigen ECC-Codegeber zum Einschreiben und zum Auslesen verwendet; und

Fig. 6 das Blockschaltbild einer anderen Ausführungsform, wobei die Erfindung mit einem E²PROM Anwendung findet, der zum Einschreiben und zum Auslesen einen einzigen ECC-Codegeber verwendet.

Das Blockschaltbild von Fig. 2 zeigt den Aufbau einer Ausführungsform des E²PROM mit Fehlererfassungs- und korrekturfunktion. Wie gezeigt, ist ein ECC-Coderegister (Prüfbitregister) 60 zwischen der Ausgangsseite eines ECC-Code­ gebers 30 und einem Datenbus 20 angeordnet. Das ECC-Code­ register 60 speichert einen ECC-Code 30e, der vom ECC-Code­ geber 30 erzeugt wird, und gibt den ECC-Code 30e an den Datenbus 20 entsprechend einem Befehl von einer CPU (nicht gezeigt) aus. Der restliche Aufbau entspricht dem konventio­ nellen Beispiel nach Fig. 1 und wird daher nicht erläutert.

Dabei erfolgt die Prüfung einer Einzelfunktion des ECC-Code­ gebers 30 in der nachstehenden Weise. Einschreibinformation 20d wird von der CPU (nicht gezeigt) an den Datenbus 20 entsprechend einem vorbestimmten Muster zur Ausführung eines externen Einschreibvorgangs geliefert. Während dieser Zeit wird die Einschreibinformation 20d sowohl einem Spaltenlatch 11 als auch dem ECC-Codegeber 30 zugeführt, und der ECC-Code 30e wird aus dem ECC-Codegeber 30 an das Spaltenlatch 11 und das ECC-Coderegister 60 auf der Grundlage der Einschreib­ information 20d ausgegeben, wobei der ECC-Code 30e in dem ECC-Coderegister 60 gehalten wird.

Wenn in dieser Phase Zugriff auf das ECC-Coderegister 60 durch die CPU erfolgt, wird der ECC-Code 30e durch den Datenbus 20 in der vorher errechneten Weise ausgelesen. Der ausgelesene ECC-Code 30e wird mit einem erwarteten ECC-Code, der auf der Basis der Einschreibinformation 20d zu erzeugen ist, verglichen unter Bildung einer Entscheidung, ob der ECC-Code 30e mit dem erwarteten ECC-Code koinzident ist. Damit wird geprüft, ob der ECC-Codegeber 30 exakt arbeitet.

Da, wie vorstehend beschrieben, der ECC-Code 30e, der vom ECC-Codegeber 30 ausgegeben wird, direkt in den Datenbus 20 eingelesen werden kann, kann eine Einzelfunktion des ECC-Code­ gebers 30 gesondert geprüft werden. Da also der ECC-Code­ geber 30 aus den bei einer Prüfung des Gesamt-E²PROM zu prüfenden Elementen, die bisher durchgeführt wird, eliminiert ist, kann die Anzahl Prüfmuster, die tatsächlich in die Speicherelemente einzuschreiben sind (was internes Einschreiben verlangt), erheblich reduziert werden, so daß die Prüfdauer verkürzt und der Prüfwirkungsgrad verbessert wird. Der entsprechend ausgelegte Speicherbaustein eignet sich für einen EPROM oder einen E²PROM, der zur Durchführung der Informationseinschreibung viel Zeit benötigt.

Im Fall eines E²PROM mit Seiteneinschreibfunktion kann das ECC-Coderegister 60 z. B. ein Schieberegister mit linearer Rückführung (LFSR) sein. Dabei wird der von dem ECC- Codegeber 30 auf der Basis einer Mehrzahl von Einschreib­ daten 20d erzeugte ECC-Code 30e in komprimierte Information entsprechend einem von einem Mikroprozessor gelieferten Steuertakt umgewandelt und dann im LFSR gespeichert. Nachdem sämtliche Prüfmuster (eine Mehrzahl von Prüfmustern) einge­ geben sind, wird der Inhalt des LFSR ausgelesen und mit einem erwarteten Wert verglichen, so daß eine Einzelfunktion des ECC-Codegebers 30 unmittelbar geprüft werden kann.

Bei der vorstehenden Ausführungsform wird das direkte Auslesen des ECC-Codes 30e dadurch realisiert, daß das ECC-Code­ register 60 zwischen dem ECC-Codegeber 30 und dem Datenbus 20 vorgesehen ist. Zur Realisierung des direkten Auslesens des ECC-Codes 30e kann jedoch, wie Fig. 3 zeigt, ein Datenlatch 70 zwischen dem Datenbus 20 und dem ECC-Code­ geber 30 vorgesehen sein, so daß ein Aufbau erhalten wird, bei dem der ECC-Code 30e durch einen Multiplexer 50 an den Datenbus 20 ausgegeben wird. Da bei dieser Konstruktion die Einschreibinformation 20d während eines externen Einschreibzyklus ständig weiter vom Datenlatch 70 ausgegeben wird, wird der ECC-Code 30e ständig vom ECC-Codegeber 30 an den Multiplexer 50 ausgegeben. Da somit der ECC-Code 30e selektiv an den Datenbus 20 durch den Multiplexer 50 ausgegeben wird, kann der ECC-Code 30e direkt ausgelesen werden.

Bei dem vorstehend erläuterten Speicherbaustein mit ECC-Code­ geber wird ein 4-Bit-ECC-Code errechnet, um einen 2-Bit-Fehler zu erfassen oder um einen 1-Bit-Fehler in der vom Datenbus gelieferten Einschreibinformation, z. B. einer 8-Bit-Information, zu erfassen und zu korrigieren, und Daten (oder ein erweiterter Hammingcode) mit einer Bitlänge von insgesamt 12 Bits werden gespeichert (oder in die Speicher­ elementmatrix 10 eingeschrieben). Während des Auslesens werden die ausgelesene 8-Bit-Information und der 4-Bit-ECC-Code vom Syndromgeber 42 geliefert. Bei einem solchen Verfahren zur Erfassung und Korrektur eines Fehlers durch Anwendung des erweiterten Hammingcodes kann der Syndromgeber 42 beispielsweise entsprechend Fig. 4 ausgebildet sein.

Nachstehend wird die Funktionsweise des Syndromgebers 42 erläutert. Ein ECC-Codegeberteil 31 bildet einen zweiten ECC-Code 31e aus der ausgelesenen Information 12d, die aus einem entsprechenden Speicherelement ausgelesen wurde, und ein Exklusiv-ODER-Glied 43 führt eine Exklusiv-ODER-Ver­ knüpfung des ECC-Codes 31e und des aus dem Speicher­ element ausgelesenen ECC-Codes 12e durch unter Bildung des Syndroms 42s aus 4 Bits. Wenn der zweite ECC-Code 31e mit dem ausgelesenen ECC-Code 12e vollständig identisch ist, nimmt das Syndrom 42s den Zustand "0_H" an, was anzeigt, daß kein Fehlerbit vorliegt. Wenn sich der zweite ECC-Code 31e von dem ausgelesenen ECC-Code 12e unterscheidet, wird ein weiteres Syndrom ausgegeben, das der Stellung des Fehlerbits entspricht oder das anzeigt, daß ein Mehrfachfehler aufge­ treten ist. Der Syndromdecodierer 41 decodiert das Syndrom 42s und wählt aus acht Bits dasjenige aus, an dem ein Fehler aufgetreten ist. Im Fall des Mehrfachfehlers wird keines der Bits ausgewählt. Der Bitkorrekturkreis 40 invertiert das vom Decodierer 41 für die Decodierung der ausgelesenen Information 12d ausgewählte Bit und gibt die korrigierte Information 40d aus.

Bei einer solchen Methode ist der ECC-Codegeber vollständig identisch mit dem Schaltungsteil zur Erzeugung des ECC-Codes aus der 8-Bit-Information, die aus der Speicherelementan­ ordnung ausgelesen wurde. Infolgedessen kann ein einziger ECC-Codegeber vorgesehen sein und sowohl als Schaltkreis zur Erzeugung eines ECC-Codes aus Einschreibinformation als auch als Schaltkreis zur Regenerierung eines ECC-Codes für den Syndromgeber dienen.

Fig. 5 zeigt einen Aufbau, bei dem die Erfindung mit einem E²PROM Anwendung findet, der gleichzeitig als ECC-Codegeber dienen kann. Die Ausführungsform von Fig. 5 entspricht derjenigen von Fig. 2. In Fig. 5 wird während des externen Einschreibens ein Umschalter 90 betätigt, um die Einschreib­ information 20d an den ECC-Codegeber 30 zu liefern, während ein Umschalter 91 betätigt wird, um den so erzeugten ECC-Code 30e dem Spaltenlatch 11 zuzuführen. Während des Auslesens von Information wird der Umschalter 90 so betätigt, daß die Ausleseinformation 12d dem ECC-Codegeber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der so erzeugte ECC-Code 30e dem Exklusiv-ODER-Glied 43 zugeführt wird. Dann wird das Syndrom 42s durch Exklusiv-ODER-Verknüpfung des erzeugten ECC-Codes 30e und des Auslese-ECC-Codes 12e gebildet. Die Funktionsweise des übrigen Teils entspricht der bereits beschriebenen Funktionsweise. Dabei kann der Anteil eines Logikabschnitts, der mittels der Erfindung wirksam geprüft werden kann, vergrößert werden, so daß die Erfindung Vorteile hinsichtlich der Chipfläche bietet.

Fig. 6 zeigt eine weitere Ausführungsform mit einem E²PROM, der auch als ECC-Codegeber einsetzbar ist. Die Ausführungs­ form von Fig. 6 entspricht derjenigen von Fig. 3, wobei das Datenlatch 70 zwischen dem Datenbus 20 und dem ECC-Codegeber 30 angeordnet ist; der ECC-Code 30e wird dem Datenbus 20 über den Multiplexer 50 zugeführt. Damit ist ein direktes Auslesen des ECC-Codes 30e realisierbar. Bei dieser Ausfüh­ rungsform wird während des externen Einschreibens der Umschalter 90 so betätigt, daß die Einschreibinformation 20d vom Datenlatch 70 dem ECC-Codegeber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der entsprechend gebildete ECC-Code 30e dem Spaltenlatch 11 zugeführt wird. Wenn ein Einschreiben von Information ausgeführt wird, gibt das Datenlatch 70 weiterhin die Einschreibinformation 20d aus, bis der nächste Einschreib­ vorgang beginnt. Daher gibt der ECC-Codegeber 30 ständig den ECC-Code 30e an den Multiplexer 50 aus. Da also der ECC-Code 30e selektiv vom Multiplexer 50 an den Datenbus 20 geliefert wird, kann der ECC-Code 30e direkt ausgelesen werden. Während des Auslesens von Information wird der Umschalter 90 so betätigt, daß die Ausleseinformation 12d dem ECC-Code­ geber 30 zugeführt wird, während der Umschalter 91 so betätigt wird, daß der regenerierte ECC-Code 30e dem Exklusiv-ODER-Glied 43 zugeführt wird. Dann wird das Syndrom 42s durch Exklusiv-ODER-Verknüpfung des gebildeten ECC-Codes 30e und des Auslese-ECC-Codes 12e erzeugt.

Die in Verbindung mit Fig. 2 erläuterte Abwandlung der Ausführungsform kann mit dem Aufbau von Fig. 5 Anwendung finden. Dabei kann insbesondere ein Schieberegister mit linearer Rückführung als ECC-Coderegister verwendet werden, um die Funktionen des ECC-Codegebers in bezug auf eine Mehrzahl von Einschreibdaten kollektiv zu prüfen.

Claims (8)

1. Speicherbaustein mit einer Funktion zur Erfassung und Korrektur eines Fehlers in gespeicherter Information unter Steuerung durch einen Mikroprozessor, mit:
einem Codierer (30) zur Erzeugung eines aus Informa­ tionsbits und Prüfbits bestehenden systematischen Codes aufgrund der von einem Datenbus (20) gelieferten Infor­ mation während eines Dateneinschreibvorgangs;
einem Speicher (10) zur Speicherung des systematischen Codes;
einer Ausleseeinheit (12) zum Auslesen des systemati­ schen Codes aus dem Speicher (10);
einem Decodierer (42), der aus dem von der Auslese­ einheit ausgelesenen systematischen Code ein Syndrom bildet, einen in den Informationsbits enthaltenen Feh­ ler erfaßt und korrigiert und den Fehler decodiert; und
einer Ausgabeeinheit, die die decodierten Informationsbits an den Datenbus (20) ausgibt; und
einer Prüfbit-Leseeinrichtung, die die vom Codierer (30) erzeugten Prüfbits liest, dadurch gekennzeichnet,
daß die Prüfbit-Leseeinrichtung zum direkten Einlesen der Prüfbits in den Datenbus (20) mit ihrem Ausgang direkt an den Datenbus (20) angeschlossen ist, so daß eine Funktionsprüfung des Codierers direkt ohne Beeinflussung durch den Speicher durchführbar ist.

2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfbit-Leseeinrichtung aus wenigstens einem Register (60) besteht, das zwischen dem Ausgang des Codierers (30) und den Datenbus (20) geschaltet ist und die von dem Codierer erzeugten Prüfbits zwischenspeichert und unter Steuerung durch den Mikroprozessor an den Datenbus ausgibt.

3. Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß der Decodierer zur Erfassung, Korrektur und Decodierung eines Fehlers in den Informationsbits einen Schaltkreis aufweist, der die aus dem Speicher ausgelesenen Informationsbits selektiv dem Eingang des Codierers zuführt, wobei dieser Schaltkreis so ausgelegt ist, daß er die Prüfbits entsprechend den aus dem Speicher vom Codierer ausgelesenen Informationsbits regeneriert und die regenerierten Prüfbits und die aus dem Speicher ausgelesenen Prüfbits exklusiv- oder verknüpft unter Bildung eines Syndroms.

4. Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, daß das Register ein vom Mikroprozessor gesteuertes Schieberegister mit linearer Rückführung (LFSR) (60) ist, so daß der Speicherbaustein derart steuerbar ist, daß er eine Mehrzahl Prüfmuster sequentiell in den Codierer eingibt, die vom Codierer nach Maßgabe der Prüfmuster ausgegebenen Prüfbits komprimiert und den Codierer auf der Basis einer hinsichtlich des Resultats getroffenen Entscheidung prüft.

5. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfbit-Leseeinrichtung gebildet ist aus einem Datenlatch (70), das zwischen den Datenbus (20) und die Eingangsseite des Codierers (30) geschaltet ist und aus dem Datenbus eingeschriebene Information zwischenspeichert und sie in den Codierer eingibt, und aus einem Multiplexer (50), der zwischen den Ausgang des Codierers und den Datenbus geschaltet ist und selektiv die vom Codierer erzeugten Prüfbits unter Steuerung durch den Mikroprozessor an den Datenbus ausgibt.

6. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, daß der Decodierer zur Erfassung, Korrektur und Decodierung eines Fehlers in den Informationsbits einen Schaltkreis aufweist, der selektiv die aus dem Speicher ausgelesenen Informationsbits zur Eingangsseite des Codierers liefert, wobei dieser Schaltkreis so ausgelegt ist, daß er die Prüfbits entsprechend den aus dem Speicher vom Codierer ausgelesenen Informationsbits regeneriert und dann die regenerierten Prüfbits und die vom Speicher ausgelesenen Prüfbits exklusiv-oder- verknüpft unter Bildung eines Syndroms.

7. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, daß das Register ein vom Mikroprozessor gesteuertes Schieberegister mit linearer Rückführung (LFSR) (60) ist, so daß der Speicherbaustein so steuerbar ist, daß er eine Mehrzahl Prüfmuster sequentiell in den Codierer eingibt, die vom Codierer nach Maßgabe des Prüfmusters ausgegebenen Prüfbits komprimiert und den Codierer auf der Basis einer hinsichtlich des Resultats getroffenen Entscheidung prüft.

8. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherbaustein einen in einem Mikrocomputer enthaltenen Speicherabschnitt bildet.