DE4031432C2 - - Google Patents
Info
- Publication number
- DE4031432C2 DE4031432C2 DE4031432A DE4031432A DE4031432C2 DE 4031432 C2 DE4031432 C2 DE 4031432C2 DE 4031432 A DE4031432 A DE 4031432A DE 4031432 A DE4031432 A DE 4031432A DE 4031432 C2 DE4031432 C2 DE 4031432C2
- Authority
- DE
- Germany
- Prior art keywords
- field effect
- channel mos
- effect transistor
- mos transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 claims description 47
- 230000015556 catabolic process Effects 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 description 47
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000010276 construction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 206010056740 Genital discharge Diseases 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011093 chipboard Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 239000004289 sodium hydrogen sulphite Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
Description
Die Erfindung betrifft eine integrierte Halbleiterschaltung,
umfassend eine Eingangsklemme zum Anlegen eines Steuersignals;
einen ersten Feldeffekttransistor mit einer ersten
Elektrode und einem Substratanschluß, die an einen ersten Potentialpunkt
angeschlossen sind, mit einer Steuerelektrode,
die an die Eingangsklemme angeschlossen ist, und mit einer
zweiten Elektrode; eine Last, die zwischen die zweite Elektrode
des ersten Feldeffekttransistors und einen zweiten Potentialpunkt
geschaltet ist; eine Ausgangsklemme, die an die
zweite Elektrode des ersten Feldeffekttransistors angeschlossen
ist; und einen zweiten Feldeffekttransistor mit einer
Steuerelektrode, die an die Ausgangsklemme angeschlossen ist,
und mit einem Substratanschluß, der an den ersten Potentialpunkt
angeschlossen ist.
In den letzten Jahren hat man Vakuum-Fluoreszenzanzeigen
o. dgl. in zunehmendem Maße mit einem Ausgangssignal von einer
Mikrosteuereinheit oder einer Steuerung direkt angetrieben,
wobei eine integrierte Halbleiterschaltung, die einen Hochspannungs-MOS-Transistor
enthält, für solche Zwecke als Ausgangsschaltung
zu Treiberzwecken verwendet worden ist.
Fig. 6 zeigt eine herkömmliche Ausgangsschaltung zum Treiben
einer Vakuum-Fluoreszenzanzeige. Wie in Fig. 6 dargestellt,
weist eine solche Ausgangsschaltung einen p-Kanal-MOS-Transi
stor 1 mit hoher Durchbruchspannung sowie einen Pulldown-
Widerstand 2 auf, der zum Herunterziehen der Spannung dient
und eine Last bildet. Der p-Kanal-MOS-Transistor 1 hat einen
Sourcebereich und ein Volumen, die an einen ersten Versor
gungsanschluß 3 angeschlossen sind, einen Gatebereich, der an
eine Eingangsklemme IN angeschlossen ist, und einen Drainbe
reich, der an eine Ausgangsklemme OUT angeschlossen ist. Der
Pulldown-Widerstand 2 ist zwischen den Drainbereich des
p-Kanal-MOS-Transistors 1 sowie einen zweiten Versorgungsan
schluß 4 geschaltet.
Im allgemeinen wird ein positives Potential VCC von bei
spielsweise 5 Volt von einer Stromquelle mit hohem Potential
an den ersten Versorgungsanschluß 3 angelegt, während ein
negatives Potential VP von beispielsweise -35 Volt von einer
Stromquelle mit niedrigem Potential an den zweiten Versor
gungsanschluß 4 angelegt wird. Eine Spannung von 0 bis 5 Volt
wird als Steuersignal an die Eingangsklemme IN angelegt. Eine
Ziffer oder ein Segment der Fluoreszenzanzeige ist an die
Ausgangsklemme OUT angeschlossen.
Wenn die Eingangsklemme IN ein Steuersignal mit hohem Pegel
von 5 Volt in dieser Ausgangsschaltung erhält, wird der
p-Kanal-MOS-Transistor 1 abgeschaltet, so daß die Ausgangs
klemme OUT das negative Potential VP von -35 Volt von dem
Versorgungsanschluß 4 erhält und auf niedrigen Pegel geht.
Somit leuchtet die Fluoreszenzanzeige nicht.
Wenn andererseits die Eingangsklemme IN ein Steuersignal mit
niedrigem Pegel von 0 Volt erhält, wird der p-Kanal-MOS-
Transistor 1 durchgeschaltet, so daß die Ausgangsklemme OUT
das positive Potential VCC von 5 Volt von dem Versorgungsan
schluß 3 erhält und auf hohen Pegel geht. Somit leuchtet die
Fluoreszenzanzeige.
Fig. 7 zeigt eine schematische Schnittansicht zur Erläuterung
einer Halbleiteranordnung, welche die Ausgangsschaltung gemäß
Fig. 6 bildet. Wie in Fig. 7 dargestellt, ist ein n⁻-Typ
Muldenbereich 6, der als Volumen des p-Kanal-MOS-Transistors
1 dient, auf einer ersten Hauptfläche eine p⁻-Typ Substrats 5
ausgebildet. Ein p⁺-Typ Diffusionsbereich 7, der den Source
bereich des p-Kanal-MOS-Transistors 1 bildet, und ein
weiterer p⁺-Typ Diffusionsbereich 8, der den Drainbereich des
MOS-Transistors 1 bildet, sind auf einer Oberfläche des
n⁻-Typ Muldenbereiches 6 vorgesehen, wobei sie voneinander
beabstandet sind.
Ein n⁺-Typ Diffusionsbereich 9 ist an den p⁺-Typ Diffusions
bereich 7 angrenzend vorgesehen, während ein p⁺-Typ Diffu
sionsbereich 11 so vorgesehen ist, daß er über eine Feldoxid
schicht 10 an den anderen p⁺-Typ Diffusionsbereich 8 angrenzt
und als Pulldown-Widerstand 2 dient. Ferner ist eine Gate
elektrode 13 auf einem Bereich des n⁻-Typ Muldenbereiches 6
vorgesehen, und zwar unter Zwischenschaltung einer Isolier
schicht 12 zwischen den beiden p⁺-Typ Diffusionsbereichen 7
und 8.
Somit wird der p-Kanal-MOS-Transistor 1 gebildet von dem
n⁻-Typ Muldenbereich 6, den p⁺-Typ Diffusionbereichen 7 und
8, der Isolierschicht 12 und der Gateelektrode 13. Der n⁺-Typ
Diffusionsbereich 9 und der p⁺-Typ Diffusionsbereich 7 sind
mit dem ersten Versorgungsanschluß 3 verbunden, an den das
positive Potential VCC angelegt wird, während die Gateelek
trode 13 mit der Eingangsklemme IN verbunden ist.
Ferner sind der p⁺-Typ Diffusionsbereich 8 und das eine Ende
des p⁺-Typ Diffusionsbereiches 11 mit der Ausgangsklemme OUT
verbunden, während das andere Ende des p⁺-Typ Diffusionsbe
reiches 11 mit dem zweiten Versorgungsanschluß 4 verbunden
ist, an den das negative Potential VP angelegt wird. Diese
Halbleiteranordnung arbeitet in gleicher Weise wie vorstehend
unter Bezugnahme auf Fig. 6 erläutert, so daß auf die obige
Beschreibung Bezug genommen wird.
Während Fig. 7 den p-Kanal-MOS-Transistor 1 mit hoher
Durchbruchspannung in dem Aufbau eines üblichen Transistors
zur Erleichterung der Darstellung zeigt, wird eine Struktur
mit hoher Durchbruchspannung, die mit einer herkömmlichen
Technik, wie z. B. einer Doppeldiffusion, realisiert wird, in
geeigneter Weise gewählt und für einen entsprechenden prakti
schen Einsatz verwendet. Der p-Kanal-MOS-Transistor 1 übli
cher Struktur unterscheidet sich jedoch nicht wesentlich im
Betrieb von dem eines MOS-Transistors mit hoher
Durchbruchspannung, abgesehen von dem Aspekt der Eigenschaft
der hohen Durchbruchspannung, so daß die nachstehende
Erläuterung sich auf eine Anordnung mit üblichem Aufbau
bezieht, der in Fig. 7 dargestellt ist.
Bei einer herkömmlichen integrierten Halbleiterschaltung mit
dem oben beschriebenen Aufbau wird gemäß Fig. 6 eine parasi
täre Diode 14 zwischen der Ausgangssklemme OUT und dem
Versorgungsanschluß 3 gebildet, und zwar von dem p-n-Übergang
zwischen dem p⁺-Typ Diffusionsbereich 8 und dem n⁻-Typ
Muldenbereich 6, wie sich aus Fig. 7 ergibt. Daher ist es
erforderlich, die folgenden Gegenmaßnahmen gegen Spannungs
stöße zu berücksichtigen:
Es wird angenommen, daß die Ausgangsklemme OUT einen positi
ven Spannungsstoß (+) erhält. In diesem Falle fließt ein
Stromstoß längs eines Strompfades in der nachstehend angege
benen Weise: Ausgangsklemme OUT → parasitäre Diode 14 →
(p⁺-Typ Diffusionsbereich 8 → n⁻-Typ Muldenbereich 6 →
n⁺-Typ Difffusionbereich 9) → Versorgungsanschluß 3, und
somit wird eine hohe Stehspannung bei Spannungsstößen gewähr
leistet.
Es wird nun angenommen, daß die Ausgangsklemme OUT einen
negativen Spannungsstoß (-) erhält. Wenn der p-Kanal-MOS-
Transistor 1 zu diesem Zeitpunkt im EIN-Zustand oder durchge
schalteten Zustand ist, so fließt der Stromstoß längs eines
Strompfades in der nachstehenden Weise: Versorgungsanschluß 3 →
MOS-Transistor 1 → Ausgangsklemme OUT, so daß kein Problem
auftritt. Wenn jedoch der p-Kanal-MOS-Transistor 1 im AUS-
Zustand oder gesperrten Zustand ist, wird kein elektrischer
Strompfad für den Stromstoß gebildet, da die Impedanz des
Pulldown-Widerstandes 2 im allgemeinen auf einen hohen Wert
von einigen zehn Kiloohm gesetzt ist, um die Leistungsauf
nahme zu verringern.
Infolgedessen erleidet der p-Kanal-MOS-Transistor 1 einen
Durchbruch, und der Stromstoß läuft längs eines Strompfades
in folgender Weise: Versorgungsanschluß 3 → MOS-Transistor 1 →
Ausgangsklemme OUT. Somit hat eine derartige Halbleiteranord
nung eine extrem niedrige Durchbruchspannung gegenüber nega
tiven Spannungsstößen.
Es kann in Betracht gezogen werden, eine zusätzliche p-n-
Diode in dem n⁻-Typ Muldenbereich 6 auszubilden, um den
Stromstoß von der Ausgangsklemme OUT durch diese p-n-Diode
zum Versorgungsanschluß 4 abzuziehen. Es ist jedoch unmög
lich, eine solche p-n-Diode auszubilden, da das p⁻-Typ
Substrat 5 mit einem Massepotential verbunden ist, um den
Betrieb des Transistors zu stabilisieren, und der n⁻-Typ
Muldenbereich 6 kann nicht auf ein Potential gesetzt werden,
das niedriger ist als das Massepotential.
Im allgemeinen wird daher die Gatebreite des p-Kanal-MOS-
Transistors 1 verbreitert, um die Wärme abzugeben, die durch
den Transistorbetrieb erzeugt wird, um dadurch die Stehspan
nung gegenüber Spannungsstößen zu vergrößern.
Fig. 8 zeigt eine generelle Form einer Meßschaltung für die
Stehspannung gegenüber Spannungsstößen unter Verwendung eines
Kondensatorladeverfahrens. Bei dieser Meßschaltung wird ein
Schalter 15 zu einem ersten Übergangskontakt 15a umgeschal
tet, um eine Spannung von einer Stromversorgung 16 an einen
Kondensator 17 anzulegen und dadurch den Kondensator 17 zu
laden, wie es Fig. 8 zeigt. Danach wird der Schalter 15 zu
einem zweiten Übergangskontakt 15b umgeschaltet, um die
Ladungen aus dem Kondensator 17 über einen Widerstand 18 zu
einer Einrichtung 19 zu entladen, um den Durchbruchzustand
der Einrichtung 19 zu untersuchen. Dabei wird die an den
Kondensator 17 angelegte Spannung sequentiell geändert, um
den Durchbruchzustand der Einrichtung 19 zu untersuchen und
auf diese Weise die Durchbruchspannung der Einrichtung 19
festzustellen.
Fig. 9 zeigt ein erhaltenes Ergebnis, in dem man die Kapazi
tät des Kondensators 17 auf einen Wert von C = 200 pF und den
Widerstandswert des Widerstandes 18 auf einen Wert von R = 0
in der Meßschaltung gemäß Fig. 8 setzt und die
Durchbruchspannung der Ausgangsschaltung gemäß Fig. 6 in der
Praxis mißt. In der Fig. 9 bezeichnet die Ordinate die
Durchbruchspannung, während die Abszisse die Gatebreite des
p-Kanal-MOS-Transistors 1 bezeichnet. Wie aus Fig. 9
ersichtlich, nimmt die Stehspannung gegenüber Spannungsstößen
mit zunehmender Gatebreite zu. Da die Transistorgröße im
Verhältnis zu der Gatebreite zunimmt, sind große
Transistorabmessungen erforderlich, um eine hohe Stehspannung
gegenüber Spannungsstößen zu erzielen.
Beispielsweise sind extrem große Transistorabmessungen mit
einer Gatebreite von 2000 µm erforderlich, um eine Stehspan
nung von -300 Volt bei Spannungsstößen zu gewährleisten. Wenn
die Gatebreite so breit wird, nimmt der durch den Transistor
fließende Strom zu. Für einen Segmentantrieb einer Fluores
zenzanzeige oder dergleichen ist jedoch im allgemeinen nur
ein Strom von einigen Milliampere erforderlich, und somit
stellt eine vorstehend geschilderte Struktur eine erhebliche
Verschwendung dar.
Eine integrierte Halbleiterschaltung der eingangs genannten
Art ist aus der JP 58-178 632 A, veröffentlicht in Patents
Abstracts of Japan, Section E, Vol. 8 (1984), No. 13 (E-222),
bekannt. Die dort beschriebene Schaltung dient dazu, elektrische
Verluste im Normalbetrieb zu verringern. Der zweite
Feldeffekttransistor ist dabei mit seiner Drain-Source-Strecke
zwischen den Gateanschluß und den Sourceanschluß des
ersten Feldeffekttransistors geschaltet, der zum Treiben der
Last dient.
Wenn bei der dort angegebenen Schaltung, die zwei n-Kanal-Feldeffekttransistoren
aufweist, eine Last normal ist und ein
Treibersteuersignal mit niedrigem Pegel von 0 Volt angelegt
wird, so wird der erste Feldeffekttransistor gesperrt und der
zweite Feldeffekttransistor durchgeschaltet. Da aber die
Drainspannung 0 Volt beträgt, fließt kein Drainstrom, so daß
die Last nicht getrieben wird. Wenn hingegen die Steuersignalspannung
auf hohem Pegel ist, so wird der erste Feldeffekttransistor
durchgeschaltet, und der zweite Feldeffekttransistor
wird gesperrt, so daß die Last getrieben wird.
Wenn die Last kurzgeschlossen ist, wird der gleiche Zustand
wie bei Normalbetrieb beibehalten, wenn die Steuersignalspannung
auf niedrigem Pegel ist. Ist die Steuersignalspannung
hingegen auf hohem Pegel, so wird der erste Feldeffekttransistor
durchgeschaltet, aber die Steuerspannung am Gateanschluß
des zweiten Feldeffekttransistors ist höher als im normalen
Zustand, so daß der zweite Feldeffekttransistor durchgeschaltet
wird, während der erste Feldeffekttransistor gesperrt und
ein Laststrom unterbrochen wird.
Die Problematik der Spannungsfestigkeit von derartigen integrierten
Halbleiterschaltungen, die als Treiberschaltungen
verwendet werden und aufgrund des Herstellungsverfahrens eine
parasitäre Diode enthalten, ist in dieser Druckschrift nicht
berücksichtigt.
Aus der Veröffentlichung "Reverse Bias Over-Current Protection
for Power Field-Effect Transistors", veröffentlicht in
IBM Technical Disclosure Bulletin, Vol. 29, No. 2, Juli 1986,
Seiten 567 bis 569, ist es bekannt, zur Vermeidung von Überströmen
in Feldeffekttransistoren, die herstellungsbedingt
eine eingebaute parasitäre Diode aufweisen, Schutztransistoren
zu verwenden. Zu diesem Zweck wird dort ein zweiter Feldeffekttransistor
verwendet, der eine komplementäre Symmetrie
zu den zu schützenden Feldeffekttransistoren aufweist. Dieser
zweite Feldeffekttransistor ist dabei mit seiner ersten Elektrode
an einen gemeinsamen ersten Potentialpunkt für die zu
schützenden Feldeffekttransistoren angeschlossen, während er
mit seiner zweiten Elektrode an einen zweiten, festen Potentialpunkt
angeschlossen ist.
Damit der zweite Feldeffekttransistor seine Schutzfunktion
ausüben kann, ist er über einen als Komparator arbeitenden
Operationsverstärker mit seiner Gateelektrode an den gemeinsamen
ersten Potentialpunkt angeschlossen. Dieser Operationsverstärker
ist eingangsseitig mit geeigneten Widerständen beschaltet.
Auf diese Weise wird die am ersten Potentialpunkt
auftretende Spannung invertiert, verstärkt und an die Steuerelektrode
des zweiten Feldeffekttransistors angelegt. Wenn
diese Spannung an dem ersten Potentialpunkt die richtige Po
larität hat, so wird der zweite Feldeffekttransistor durchge
schaltet, wenn aber diese Spannung am ersten Potentialpunkt
eine falsche Polarität hat und die Vorspannung und Offset
spannung am zweiten Eingang des Operationsverstärkers über
schreitet, so wird dieser Operationsverstärker den zweiten
Feldeffektransistor sperren und dadurch die Schaltung schüt
zen.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte
Halbleiterschaltung der eingangs genannten Art anzugeben, die
in der Lage ist, hohe Spannungsstöße auszuhalten, ohne daß es
erforderlich ist, die Abmessungen des entsprechenden Halblei
terchips in unerwünschter Weise zu vergrößern und den übli
chen Betrieb der Schaltung in irgendeiner Weise zu behindern.
Die erfindungsgemäße Lösung besteht darin, eine Halbleiter
schaltung der eingangs genannten Art so auszubilden, daß der
zweite Feldeffekttransistor mit seiner ersten Elektrode an
die Ausgangsklemme angeschlossen ist, während er mit seiner
zweiten Elektrode an den zweiten Potentialpunkt angeschlossen
ist.
Bei einer ersten speziellen Ausführungsform gemäß der Erfin
dung ist vorgesehen, daß der erste Feldeffekttransistor und
der zweite Feldeffekttransistor p-Kanal-MOS-Transistoren
sind, daß der erste Potentialpunkt ein Punkt mit hohem Poten
tial ist und daß der zweite Potentialpunkt ein Punkt mit
niedrigem Potential ist.
Bei einer zweiten speziellen Ausführungsform der erfindungs
gemäßen Schaltung ist vorgesehen, daß der erste Feldef
fekttransistor und der zweite Feldeffekttransistor n-Kanal-
MOS-Transistoren sind, daß der erste Potentialpunkt ein Punkt
mit niedrigem Potential ist und daß der zweite Potentialpunkt
ein Punkt mit hohem Potential ist.
In Weiterbildung der erfindungsgemäßen Schaltung ist vorgese
hen, daß die ersten Feldeffekttransistoren und die zweiten
Feldeffekttransistoren Transistoren mit hoher Durchbruchspan
nung sind, die jeweils einen Sourcebereich und einen Drainbe
reich mit Doppeldiffusion aufweisen.
Wenn bei der erfindungsgemäßen integrierten Halbleiterschal
tung ein Spannungsstoß an die Ausgangsklemme angelegt wird,
der einen Durchbruch des ersten Feldeffekttransistors bewir
ken könnte, so leitet der zweite Feldeffekttransistor und
läßt einen Stromstoß hindurch, so daß verhindert wird, daß
der erste Feldeffekttransistor einen Durchbruch erleidet. Im
anderen Falle bleibt der zweite Feldeffekttransistor regulär
in einem Sperrzustand oder AUS-Zustand und garantiert einen
Normalbetrieb der Schaltung.
Die Erfindung wird nachstehend anhand der Beschreibung von
Ausführungsbeispielen und unter Bezugnahme auf die beiliegen
den Zeichnungen näher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine integrierte Halbleiterschaltung gemäß einer er
sten Ausführungsform;
Fig. 2 eine schematische Schnittansicht zur Erläuterung des
Aufbaus einer Halbleiteranordnung zur Realisierung
der Schaltung gemäß Fig. 1;
Fig. 3 eine Schnittansicht zur Erläuterung eines wesentli
chen Bereiches der Halbleiteranordnung mit einem
Aufbau mit besonders hoher Durchbruchspannung;
Fig. 4 eine integrierte Halbleiterschaltung gemäß einer
zweiten Ausführungsform;
Fig. 5 eine Schnittansicht zur schematischen Erläuterung
einer Halbleiteranordnung zur Realisierung der
Schaltung gemäß Fig. 4;
Fig. 6 eine herkömmliche Ausgangsschaltung zum Treiben einer
Fluoreszenzanzeige;
Fig. 7 eine Schnittansicht zur schematischen Erläute
rung einer Halbleiteranordnung zur Realisierung
der Schaltung gemäß Fig. 6;
Fig. 8 eine schematische Darstellung zur Erläuterung
einer Meßschaltung für eine Stehspannung gegen
über Spannungsstößen; und in
Fig. 9 ein Diagramm zur Erläuterung des Zusammenhanges
zwischen der Gatebreite eines MOS-Transistors
und seiner Durchbruchspannung.
Fig. 1 zeigt eine erste Ausführungsform einer erfindungsgemä
ßen integrierten Halbleiterschaltung, die als Ausgangsschal
tung dient, beispielsweise für den Treiber einer Vakuum-
Fluoreszenzanzeige. Wie in Fig. 1 dargestellt, ist ein
zusätzlicher p-Kanal-MOS-Transistor 20 mit hoher
Durchbruchspannung zwischen eine Ausgangsklemme OUT und einen
zweiten Versorgungsanschluß 4 geschaltet, an den ein
negatives Potential VP angelegt wird.
Dieser p-Kanal-MOS-Transistor 20 hat einen Drainbereich und
einen Gatebereich, die mit der Ausgangsklemme OUT verbunden
sind, einen Sourcebereich, der mit dem Versorgungsanschluß 4
verbunden ist, und ein Volumen, das mit einem ersten Versor
gungsanschluß 3 verbunden ist, an den ein positives Potential
VCC angelegt wird. Im übrigen ist die Schaltung in gleicher
Weise aufgebaut wie die Ausgangsschaltung gemäß Fig. 6, so
daß identische Teile auch mit denselben Bezugszeichen verse
hen sind, wobei eine erneute Beschreibung an dieser Stelle
entbehrlich erscheint.
Fig. 2 zeigt eine schematische Schnittansicht zur Erläuterung
einer Halbleiteranordnung zur Realisierung der Ausgangsschal
tung gemäß Fig. 1. Wie in Fig. 2 dargestellt, ist ein zusätz
licher n⁻-Typ Muldenbereich 21, der als Volumen des p-Kanal-
MOS-Transistors 20 dient, auf einer ersten Hauptfläche eines
p⁻-Typ Substrats 5 ausgebildet, und zwar in der Nähe eines
n⁻-Typ Muldenbereiches 6. Ein p⁺-Typ Diffusionbereich 22, der
als Drainbereich des p-Kanal-MOS-Transistors 20 dient, und
ein weiterer p⁺-Typ Diffusionsbereich 23, der als Sourcebe
reich des p-Kanal-MOS-Transistors 20 dient, sind auf einer
Oberfläche des n⁻-Typ Muldenbereiches 21 vorgesehen, und zwar
im Abstand voneinander.
Ein n⁺-Typ Diffusionsbereich 24 ist so vorgesehen, daß er
über eine Feldoxidschicht 10 an den p⁺-Typ Diffusionsbereich
23 angrenzt. Weiterhin ist eine Gateelektrode 26 auf einem
Bereich des n⁻-Typ Muldenbereiches 21 ausgebildet, und zwar
auf einer Isolierschicht 25 zwischen den beiden p⁺-Typ Diffu
sionsbereichen 22 und 23. Somit wird der p-Kanal-MOS-Transi
stor 20 gebildet von dem n⁻-Typ Muldenbereich 21, den p⁺-Typ
Diffusionbereichen 22 und 23, der Isolierschicht 25 und der
Gateelektrode 26.
Der p⁺-Typ Diffusionsbereich 22 und die Gateelektrode 26 sind
an die Ausgangsklemme OUT angeschlossen, während der andere
p⁺-Typ Diffusionsbereich 23 mit dem Versorgungsanschluß 4
verbunden ist. Der n⁺-Typ Diffusionsbereich 24 ist mit dem
Versorgungsanschluß 3 verbunden.
Wie aus Fig. 2 ersichtlich, wird eine parasitäre Diode 14
gemäß Fig. 1 zwischen der Ausgangsklemme OUT und dem Versor
gungsanschluß 3 gebildet, und zwar durch den p-n-Übergang
zwischen dem p⁺-Typ Diffusionsbereich 22 und dem n⁻-Typ
Muldenbereich 21, während eine andere parasitäre Diode 27
gemäß Fig. 1 zwischen den Versorgungsanschlüssen 4 und 3 von
dem p-n-Übergang zwischen dem p⁺-Typ Diffusionsbereich 23 und
dem n⁻-Muldenbereich 21 gebildet wird.
Während Fig. 2 p-Kanal-MOS-Transistoren 1 sowie 20 mit hoher
Durchbruchspannung jeweils mit üblichem Transistoraufbau
zeigt, um die Darstellung zu erleichtern, kann ein Aufbau mit
hoher Durchbruchspannung mit herkömmlicher Technik,
beispielsweise durch Doppeldiffusion, realisiert werden, die
in geeigneter Weise gewählt und im jeweiligen Anwendungsfall
verwendet wird. Um einen Aufbau mit hoher Durchbruchspannung
durch Doppeldiffusion zu realisieren, wird beispielsweise der
Sourcebereich des p-Kanal-MOS-Transistors 1 fertiggestellt
durch eine Doppeldiffusionsstruktur aus einem p⁻-Typ Diffusi
onsbereich 7a und einem p⁺-Typ Diffusionsbereich 7b, während
der dazugehörige Drainbereich ebenfalls durch eine Doppeldif
fusionsstruktur realisiert wird, und zwar aus einem p⁻-Typ
Diffusionsbereich 8a und einem p⁺-Typ Diffusionsbereich 8b,
wie es in Fig. 3 dargestellt ist.
Weiterhin ist der n⁺-Typ Diffusionsbereich 9 von dem genann
ten Sourcebereich durch die Feldoxidschicht 10 getrennt. Die
Source- und Drainbereiche des weiteren p-Kanal-MOS-Transi
stors 20 werden auch durch entsprechende Doppeldiffusion re
alisiert. Die p-Kanal-MOS-Transistoren 1 und 20 mit dem Auf
bau für eine hohe Durchbruchspannung unterscheiden sich
jedoch nicht wesentlich in ihrem Betrieb von MOS-Transistoren
mit üblichem Aufbau, abgesehen von dem Aspekt der hohen
Durchbruchspannung, so daß die nachstehende Beschreibung
unter Bezugnahme auf den herkömmlichen Aufbau gemäß Fig. 2
erfolgt.
Die Wirkungsweise der oben beschriebenen Ausgangsschaltung
ist folgende:
Wenn die Eingangsklemme IN ein Steuersignal mit niedrigem Pegel im Normalbetrieb erhält, wird der p-Kanal-MOS-Transi stor 1 durchgeschaltet, so daß die Ausgangsklemme OUT auf ein Potential mit hohem Pegel von VCC = 5 Volt gebracht wird. Wenn die Eingangsklemme IN ein Steuersignal mit hohem Pegel erhält, wird hingegen der p-Kanal-MOS-Transistor 1 abgeschal tet oder gesperrt, so daß die Ausgangsklemme OUT auf ein Potential mit niedrigem Pegel von VP = -35 Volt gebracht wird.
Wenn die Eingangsklemme IN ein Steuersignal mit niedrigem Pegel im Normalbetrieb erhält, wird der p-Kanal-MOS-Transi stor 1 durchgeschaltet, so daß die Ausgangsklemme OUT auf ein Potential mit hohem Pegel von VCC = 5 Volt gebracht wird. Wenn die Eingangsklemme IN ein Steuersignal mit hohem Pegel erhält, wird hingegen der p-Kanal-MOS-Transistor 1 abgeschal tet oder gesperrt, so daß die Ausgangsklemme OUT auf ein Potential mit niedrigem Pegel von VP = -35 Volt gebracht wird.
Somit nimmt die Ausgangsklemme OUT ein Potential in dem
Bereich zwischen VCC von +5 Volt und VP von -35 Volt an, und
der p-Kanal-MOS-Transistor 20 bleibt in einem gesperrten
Zustand, da das Potential an seinem Gateanschluß höher als
das oder identisch mit dem an seinem Sourceanschluß bei Nor
malbetrieb ist. In diesem Falle hat der p-Kanal-MOS-Transi
stor 20 eine ausreichende Durchbruchspannung, um keinen
schädlichen Einfluß auf den Normalbetrieb auszuüben, da der
p-Kanal-MOS-Transistor 20 in ähnlicher Weise wie der p-Kanal-
MOS-Transistor 1 einen Aufbau mit hoher Durchbruchsspannung
besitzt, beispielsweise durch Doppeldiffusion oder
dergleichen.
Der p-Kanal-MOS-Transistor 20 bleibt auch in einem gesperrten
Zustand, wenn ein positiver Spannungsstoß an die Ausgangs
klemme OUT angelegt wird, wobei eine hohe Stehspannung gegen
über Spannungsstößen gewährleistet ist, da der Stromstoß
längs eines Strompfades fließt, der folgenden Verlauf hat:
Ausgangsklemme OUT → parasitäre Diode 14 (p⁺-Typ Diffusions bereich 8 → n⁻-Typ Muldenbereich 6 → n⁺-Typ Diffusions bereich 9 und p⁺-Typ Diffusionsbereich 22 → n⁻-Typ Mulden bereich 21 → n⁺-Typ Diffusionsbereich 24) → Versorgungs anschluß 3.
Ausgangsklemme OUT → parasitäre Diode 14 (p⁺-Typ Diffusions bereich 8 → n⁻-Typ Muldenbereich 6 → n⁺-Typ Diffusions bereich 9 und p⁺-Typ Diffusionsbereich 22 → n⁻-Typ Mulden bereich 21 → n⁺-Typ Diffusionsbereich 24) → Versorgungs anschluß 3.
Wenn ein negativer Spannungsstoß an die Ausgangsklemme OUT
angelegt wird, ist andererseits der Spannungsstoß ausreichend
niedriger als das negative Potential VP. Somit geht der
p-Kanal-MOS-Transistor 20 in einen durchgeschalteten Zustand,
da die Spannung an seinem Gateanschluß niedriger wird als die
an seinem Sourceanschluß, so daß der Stromstoß längs eines
Strompfades fließt, der folgenden Verlauf hat: Versorgungsan
schluß 4 → p-Kanal-MOS-Transistor 20 → Ausgangsklemme OUT.
Infolgedessen erfolgt kein Durchbruch beim p-Kanal-MOS-
Transistor 1, sondern es liegt auch bei negativen Spannungs
stößen eine hohe Stehspannung gegenüber solchen Spannungsstö
ßen vor.
Somit kann die Stehspannung gegenüber Spannungsstößen vergrö
ßert werden, ohne einen nachteiligen Einfluß auf den
Normalbetrieb auszuüben, indem man den zusätzlichen p-Kanal-
MOS-Transistor 20 verwendet, und die Chipgröße kann reduziert
werden, da es nicht erforderlich ist, die Gatebreite des
p-Kanal-MOS-Transistors 1 breiter zu machen, was herkömm
licherweise die Gegenmaßnahme für Spannungsstöße darstellt.
Fig. 4 zeigt eine integrierte Halbleiterschaltung gemäß einer
anderen Ausführungsform der Erfindung, die beispielsweise
eine Ausgangsschaltung für einen Treiber für Vakuum-Fluores
zenzanzeigen darstellt.
Wie in Fig. 4 dargestellt, wird eine hohe Spannung VH an
einen ersten Versorgungsanschluß 3 von einer Stromversorgung
mit hohem Potential angelegt, während ein zweiter Versor
gungsanschluß 4 mit Masse GND oder einer Stromversorgung mit
niedrigem Potential verbunden ist. Weiterhin wird ein n-Kanal-
MOS-Transistor 28 mit hoher Durchbruchspannung als Ausgangs
transistor verwendet, während ein weiterer n-Kanal-MOS-
Transistor 29 mit hoher Durchbruchspannung als Transistor
verwendet wird, um einen Stromstoß hindurchzulassen.
Der n-Kanal-MOS-Transistor 28 ist zwischen den Versorgungsan
schluß 4 und eine Ausgangsklemme OUT geschaltet, während der
n-Kanal-MOS-Transistor 29 und ein Pulldown-Widerstand 2
zwischen den Versorgungsanschluß 3 und die Ausgangsklemme OUT
geschaltet sind. Im übrigen ist der Aufbau dieser Schaltung
der gleiche wie bei der Ausgangsschaltung gemäß Fig. 1, wobei
gleiche oder entsprechende Teile mit entsprechenden Bezugs
zeichen versehen sind, so daß auf die obige Beschreibung
insofern Bezug genommen wird.
Fig. 5 zeigt eine schematische Schnittansicht zur Erläuterung
einer Halbleiteranordnung zur Realisierung der Ausgangsschal
tung gemäß Fig. 4. Diese Halbleiteranordnung ist hinsichtlich
der p-Dotierung und n-Dotierung im Vergleich mit der Anord
nung gemäß Fig. 2 invertiert, wobei die Versorgungsanschlüsse
3 und 4 miteinander vertauscht sind. Im übrigen ist der Auf
bau der gleiche wie bei der Anordnung gemäß Fig. 2, so daß
gleiche oder entsprechende Teile auch mit den entsprechenden
Bezugszeichen versehen sind, so daß eine erneute Beschreibung
an dieser Stelle entbehrlich erscheint.
Eine parasitäre Diode 30 gemäß Fig. 4 wird von einem p-n-
Übergang zwischen einem p⁻-Typ Muldenbereich 6 und einem
n⁺-Typ Diffusionsbereich 8 sowie einem weiteren p-n-Übergang
zwischen einem weiteren p⁻-Typ Muldenbereich 21 und einem
weiteren n⁺-Typ Diffusionsbereich 22 gebildet, während eine
weitere parasitäre Diode 31 gemäß Fig. 4 von einem p-n-Über
gang zwischen dem p⁻-Typ Muldenbereich 21 und einem weiteren
n⁺-Typ Diffusionsbereich 23 gebildet wird.
Der Betrieb der oben beschriebenen Schaltung ist wie folgt:
Wenn eine Eingangsklemme IN ein Steuersignal mit hohem Pegel im Normalbetrieb erhält, wird der n-Kanal-MOS-Transistor 28 durchgeschaltet, so daß die Ausgangsklemme OUT auf niedrigen Pegel, also auf Massepotential oder GND-Potential geht. Wenn andererseits die Eingangsklemme IN ein Steuersignal mit nied rigem Pegel erhält, wird der n-Kanal-MOS-Transistor 28 abge schaltet bzw. gesperrt, so daß die Ausgangsklemme OUT auf hohen Pegel VH geht.
Wenn eine Eingangsklemme IN ein Steuersignal mit hohem Pegel im Normalbetrieb erhält, wird der n-Kanal-MOS-Transistor 28 durchgeschaltet, so daß die Ausgangsklemme OUT auf niedrigen Pegel, also auf Massepotential oder GND-Potential geht. Wenn andererseits die Eingangsklemme IN ein Steuersignal mit nied rigem Pegel erhält, wird der n-Kanal-MOS-Transistor 28 abge schaltet bzw. gesperrt, so daß die Ausgangsklemme OUT auf hohen Pegel VH geht.
Somit nimmt die Ausgangsklemme OUT ein Potential in einem
Bereich zwischen GND und VH an, während der andere n-Kanal-
MOS-Transistor 29 in einem gesperrten Zustand bleibt, da das
Potential an seinem Gateanschluß niedriger als das oder iden
tisch mit dem seines Sourceanschlusses im Normalbetrieb ist.
Somit übt der n-Kanal-MOS-Transistor 29 keinen schädlichen
Einfluß auf den Normalbetrieb aus.
Der n-Kanal-MOS-Transistor 29 bleibt auch in einem gesperrten
Zustand, wenn ein negativer Spannungsstoß an die Ausgangs
klemme OUT angelegt wird, wobei eine hohe Stehspannung gegen
über Spannungsstößen gewährleistet ist, da der Stromstoß
durch einen Strompfad fließt, der folgendermaßen gebildet
wird: Versorgungsanschluß 4 → parasitäre Diode 30 →
Ausgangsklemme OUT.
Wenn andererseits ein positiver Spannungsstoß an die
Ausgangsklemme OUT angelegt wird, wird die Stehspannung
gegenüber Spannungsstößen reduziert, wenn kein n-Kanal-MOS-
Transistor 29 vorgesehen ist, da der Stromstoß durch den
Durchbrucheffekt des n-Kanal-MOS-Transistors 28 hindurchgeht.
Bei dieser Ausführungsform ist jedoch der n-Kanal-MOS-Transi
stor 29 vorgesehen, der beim Anlegen des positiven Spannungs
stoßes in einen durchgeschalteten Zustand geht, da das Poten
tial an seinem Gateanschluß höher wird als das an seinem
Sourceanschluß.
Somit geht der Stromstoß längs eines Strompfades hindurch,
der folgendermaßen aussieht: Ausgangsklemme OUT → n-Kanal-
MOS-Transistor 29 → Versorgungsanschluß 3, wobei der n-Kanal-
MOS-Transistor 28 keinen Durchbruch erleidet, vielmehr eine
hohe Stehspannung gegenüber positiven Spannungsstößen zeigt.
Die jeweiligen MOS-Transistoren 20 und 29 gemäß Fig. 1 und
Fig. 4 lassen den Stromstoß in einem durchgeschalteten
Zustand hindurch, so daß der EIN-Widerstandswert niedrig ist
und ein ausreichend hoher Stromstoß hindurchfließen kann,
ohne daß der Transistor in seinen Abmessungen erheblich
größer sein müßte.
Auch wenn die Last bei den oben beschriebenen Ausführungsfor
men von dem Widerstand 2 gebildet wird, kann eine derartige
Last auch von einer anderen Komponente als dem Widerstand
gebildet werden, beispielsweise von einem Relais oder der
gleichen.
Auch wenn die oben beschriebenen Ausführungsformen im
Zusammenhang mit einer Ausgangsschaltung für einen Treiber
für eine Vakuum-Fluoreszenzanzeige erläutert worden sind, ist
die Erfindung keinesfalls hierauf beschränkt, sondern auch
anwendbar auf eine andere Ausgangsschaltung, beispielsweise
als Treiberschaltung für eine Plasmaanzeige oder dergleichen,
wobei hohe Stehspannungen gegenüber Spannungsstößen erforder
lich sind, die 100 Volt überschreiten.
Selbstverständlich ist die vorliegende Erfindung auch anwend
bar auf andere Halbleiteranordnungen, die Feldeffekttransi
storen enthalten, beispielsweise Transistoren in den folgen
den Techniken: CMOS, p-MOS, n-MOS sowie Bi-CMOS.
Claims (5)
1. Integrierte Halbleiterschaltung, umfassend
- - eine Eingangsklemme (IN), zum Anlegen eines Steuersi gnals;
- - einen ersten Feldeffekttransistor (1; 28) mit einer ersten Elektrode (7) und einem Substratanschluß (6, 9), die an einen ersten Potentialpunkt (VCC; GND) an geschlossen sind, mit einer Steuerelektrode (13), die an die Eingangsklemme (IN) angeschlossen ist, und mit einer zweiten Elektrode (8);
- - eine Last (2; 11), die zwischen die zweite Elektrode (8) des ersten Feldeffekttransistors (1; 28) und einen zweiten Potentialpunkt (VP; VH) geschaltet ist;
- - eine Ausgangsklemme (OUT), die an die zweite Elektrode (8) des ersten Feldeffekttransistors (1; 28) ange schlossen ist; und
- - einen zweiten Feldeffekttransistor (20; 29) mit einer ersten Elektrode (26), die an die Ausgangsklemme (OUT) angeschlossen sind, mit einem Substratanschluß (24, 21), der an den ersten Potentialpunkt (VCC; GND) ange schlossen ist,
dadurch gekennzeichnet,
daß der zweite Feldeffekttransistor (20; 29) mit seiner ersten Elektrode (22) an die Ausgangsklemme (OUT) ange schlossen ist, während er mit seiner zweiten Elektrode (23) an den zweiten Potentialpunkt (VP; VH) angeschlossen ist.
daß der zweite Feldeffekttransistor (20; 29) mit seiner ersten Elektrode (22) an die Ausgangsklemme (OUT) ange schlossen ist, während er mit seiner zweiten Elektrode (23) an den zweiten Potentialpunkt (VP; VH) angeschlossen ist.
2. Schaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß der erste Feldeffekttransistor (1) und der zweite Feldeffekttransistor (20) p-Kanal-MOS-Transistoren sind,
daß der erste Potentialpunkt (VCC) ein Punkt mit hohem Potential ist, und
daß der zweite Potentialpunkt (VP) ein Punkt mit niedrigem Potential ist.
daß der erste Feldeffekttransistor (1) und der zweite Feldeffekttransistor (20) p-Kanal-MOS-Transistoren sind,
daß der erste Potentialpunkt (VCC) ein Punkt mit hohem Potential ist, und
daß der zweite Potentialpunkt (VP) ein Punkt mit niedrigem Potential ist.
3. Schaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß der erste Feldeffekttransistor (28) und der zweite Feldeffekttransistor (29) n-Kanal MOS Transistoren sind,
daß der erste Potentialpunkt (GND) ein Punkt mit niedri gem Potential ist, und
daß der zweite Potentialpunkt (VP) ein Punkt mit ho hem Potential ist.
daß der erste Feldeffekttransistor (28) und der zweite Feldeffekttransistor (29) n-Kanal MOS Transistoren sind,
daß der erste Potentialpunkt (GND) ein Punkt mit niedri gem Potential ist, und
daß der zweite Potentialpunkt (VP) ein Punkt mit ho hem Potential ist.
4. Schaltung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß die ersten Feldeffekttransistoren (1; 28) und die
zweiten Feldeffekttransistoren (20, 29) Transistoren mit
hoher Durchbruchspannung sind, die jeweils einen Source
bereich (7a, 7b) und einen Drainbereich (8a, 8b) mit Dop
peldiffusion aufweisen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1275417A JPH0734476B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4031432A1 DE4031432A1 (de) | 1991-04-25 |
DE4031432C2 true DE4031432C2 (de) | 1992-12-17 |
Family
ID=17555216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4031432A Granted DE4031432A1 (de) | 1989-10-23 | 1990-10-04 | Integrierte halbleiterschaltung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5144518A (de) |
JP (1) | JPH0734476B2 (de) |
KR (1) | KR940006699B1 (de) |
DE (1) | DE4031432A1 (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05160397A (ja) * | 1991-12-10 | 1993-06-25 | Mitsubishi Electric Corp | 入力保護回路 |
DE69320221T2 (de) * | 1992-03-16 | 1999-03-11 | Philips Electronics Nv | Integrierte Halbleiterschaltung mit Schutzvorrichtungen |
US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
JP3290772B2 (ja) * | 1993-08-18 | 2002-06-10 | 株式会社東芝 | 表示装置 |
US5530612A (en) * | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
JP3485655B2 (ja) * | 1994-12-14 | 2004-01-13 | 株式会社ルネサステクノロジ | 複合型mosfet |
US5635418A (en) * | 1995-03-23 | 1997-06-03 | Micron Technology, Inc. | Method of making a resistor |
US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
DE19529254A1 (de) * | 1995-08-09 | 1997-02-13 | Telefunken Microelectron | Mikromechanischer Schalter |
US5744839A (en) * | 1996-06-11 | 1998-04-28 | Micron Technology, Inc. | ESD protection using selective siliciding techniques |
US5882967A (en) * | 1997-05-07 | 1999-03-16 | International Business Machines Corporation | Process for buried diode formation in CMOS |
KR19990074584A (ko) * | 1998-03-12 | 1999-10-05 | 김영환 | 정전방전 보호 회로를 갖는 반도체 소자 |
US6285062B1 (en) * | 1999-05-12 | 2001-09-04 | Micron Technology, Inc. | Adjustable high-trigger-voltage electrostatic discharge protection device |
JP4402465B2 (ja) * | 2004-01-05 | 2010-01-20 | 株式会社リコー | 電源回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
JPS51101478A (de) * | 1975-03-04 | 1976-09-07 | Suwa Seikosha Kk | |
JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | C−mos型電界効果トランジスタ |
JPH0748652B2 (ja) * | 1987-07-23 | 1995-05-24 | 三菱電機株式会社 | 半導体回路装置の入力保護装置 |
US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
-
1989
- 1989-10-23 JP JP1275417A patent/JPH0734476B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-26 US US07/543,372 patent/US5144518A/en not_active Expired - Lifetime
- 1990-10-04 DE DE4031432A patent/DE4031432A1/de active Granted
- 1990-10-15 KR KR1019900016319A patent/KR940006699B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH03136376A (ja) | 1991-06-11 |
KR940006699B1 (ko) | 1994-07-25 |
KR910008863A (ko) | 1991-05-31 |
DE4031432A1 (de) | 1991-04-25 |
JPH0734476B2 (ja) | 1995-04-12 |
US5144518A (en) | 1992-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4031432C2 (de) | ||
DE4231415C1 (de) | Ein Schnittstellen-Schaltkreis zur Kopplung eines logischen Niedrigspannungs-Schaltkreises mit einem Hochspannungs-Ausgang, realisiert in einer Standard-CMOS-Technologie | |
DE69531820T2 (de) | Durchbruchschutzschaltung mit hochspannungsdetektierung | |
DE3726682C2 (de) | ||
DE2121358A1 (de) | Strombegrenzende Schaltung für komplementär-symmetrische Inverter | |
EP1703559A1 (de) | ESD Schutzschaltung für niedrige Spannungen | |
DE3125470C2 (de) | ||
DE112018003410T5 (de) | Kurzschlussschutzschaltung für ein Halbleiterschaltelement | |
DE4334513C1 (de) | CMOS-Schaltung mit erhöhter Spannungsfestigkeit | |
EP2184854A1 (de) | Pegelschieber mit Natural-Transistoren | |
EP0217065A1 (de) | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator | |
DE3615690C2 (de) | Integriertes Schutzelement, insbesondere für Eingänge in MOS-Technologie von integrierten Schaltungen | |
DE2835692B2 (de) | Binäres logisches ODER-Glied für programmierte logische Anordnungen | |
DE69737378T2 (de) | Schutzschaltung | |
DE10301693B4 (de) | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang | |
DE2925331A1 (de) | Schaltung mit doppelzweckanschluss | |
DE10136798B4 (de) | Eingangsschnittstellenschaltung für eine integrierte Halbleiterschaltungsvorrichtung | |
DE19637013A1 (de) | Treiberschaltung | |
DE3727948C2 (de) | ||
DE3741029C2 (de) | ||
DE3700296A1 (de) | Halbleiter-differenzverstaerker | |
DE19547768C1 (de) | Elektrische Schaltvorrichtung | |
EP0869615B1 (de) | Eingangsverstärker mit einseitiger Versorgungsstromabschaltung für Eingangssignale mit steilen Flanken | |
EP0379199B1 (de) | ESD-Schutzstruktur | |
DE3739872C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |