DE4109774A1 - Dram-einrichtung mit einem speicherzellenfeld mit geteilten bitleitungen - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbe­ sondere auf hochintegrierte Strukturen einer Halbleiterspeicherein­ richtung mit Speicherzellen mit einem Transistor und einem Kondensa­ tor.

Fig. 17 zeigt ein Blockdiagramm eines Speicherzellenfeldes und ande­ rer Bestandteile in einem herkömmlichen dynamischen Direktzugriffs­ speicher (DRAM). In der Figur weist das Speicherzellenfeld 101 eine Mehrzahl von parallelen Wortleitungen 102 und eine Mehrzahl von par­ allelen Bitleitungen 103 auf, die sich senkrecht zu den Wortleitun­ gen 102 erstrecken. Die (nicht gezeigten) Speicherzellen sind an den Kreuzungen der Wortleitungen 102 mit den Bitleitungen 103 gebildet. Jede Speicherzelle besteht aus einem MOS-Transistor und einem Kon­ densator. Ein Ende einer jeden Wortleitung 102 ist mit einem Zeilen­ dekoder 111 und ein Ende einer jeden Bitleitung mit einem Lesever­ stärker 113 und ferner einem Spaltendekoder 112 verbunden.

Im Betrieb wird eine bestimmte Speicherzelle ausgewählt, indem der Zeilendekoder 111 eine der Wortleitungen 102 auf der Basis eines ex­ ternen Adreßsignals und der Spaltendekoder 112 eine der Bitleitungen 103 auf der Basis eines externen Adreßsignals auswählt, wobei die oben genannte besondere Speicherzelle, die mit der Kreuzung der aus­ gewählten Leitungen verbunden ist, gewählt wird. Entsprechend dieser Auswahloperation der Speicherzelle wird eine im Kondensator der Speicherzelle gesammelte Ladung ausgelesen oder es werden Daten in den Kondensator geschrieben. Bei der Leseoperation von Daten aus der Speicherzelle wird die im Kondensator der ausgewählten Speicherzelle gesammelte Ladung vom Leseverstärker 113 erfaßt und vor dem Lesen verstärkt.

Fig. 18 zeigt ein Ersatzschaltbild eines Beispiels der Schaltkreis­ strukturen des Speicherzellenfeldes, das z. B. in der JP 61-23 361 be­ schrieben ist. Jede Speicherzelle 106 besteht aus einem Transfergat­ tertransistor 104 und einem Kondensator 105. Die Gate-Elektroden der Transfergattertransistoren 104 sind jeweils mit den Wortleitungen 102 verbunden. Ferner sind vier Transfergattertransistoren 104 mit einer gemeinsamen Bitleitung 103 verbunden.

Beim Schreiben von Daten, wenn eine vorbestimmte Spannung an eine bestimmte Wortleitung 104 angelegt ist, wird der mit dieser Wortlei­ tung 102 verbundene Transfergattertransistor 104 leitend. Damit wird die der Bitleitung 103 zugeführte Ladung im ausgewählten Kondensator 105 gesammelt.

Beim Lesen von Daten wird eine vorbestimmte Spannung an die ausge­ wählte Wortleitung 102 angelegt, um den Transfergattertransistor 104 durchzuschalten, so daß die im ausgewählten Kondensator 105 ge­ sammelte Ladung auf die Bitleitung 103 ausgelesen wird.

Fig. 19 zeigt eine Draufsicht zur Darstellung der Strukturen des in Fig. 18 gezeigten Speicherzellenfeldes. In diesem Speicherzellenfeld sind vier Speicherzellen kreuzweise um einen Kontaktbereich 107 der jeweiligen Bitleitung 103 angeordnet. Jeder Kontaktbereich 107 wird von ersten Source/Drain-Bereichen der Transfergattertransistoren 104 in den jeweiligen Speicherzellen 106 gemeinsam benutzt. Die Gate- Elektroden 108 der Transfergattertransistoren 104 erstrecken sich bis über die Kondensatoren 105 und sind jeweils durch die Kontaktbe­ reiche 109 mit vorbestimmten Stellen der Wortleitungen 102 verbun­ den.

Unter Bezugnahme auf die Fig. 20A-20D werden die wesentlichen Her­ stellungsprozesse der Speicherzellen von Fig. 19 beschrieben. Die Fig. 20A-20D zeigen Querschnitte der Speicherzellen in verschiedenen Herstellungsschritten und Fig. 21 stellt eine Draufsicht dar, um den Schritt von Fig. 20D zu erläutern. In Fig. 20A werden n-Störstelle­ nionen z. B. durch ein Ioneninjektionsverfahren in Bereiche einge­ führt, um durch die Schaffung von n⁻-Bereichen Kondensatoren auf der Hauptoberfläche eines p-Siliziumsubstrats 131 zu bilden. Dann werden ein thermischer Oxidfilm 137, eine polykristalline Siliziumschicht 135 und ein Siliziumoxidfilm 138 aufeinanderfolgend auf der Oberflä­ che des p-Siliziumsubstrats 131 gebildet und anschließend entspre­ chend vorbestimmter Konfigurationen gemustert. In diesem Prozeß wer­ den die Kondensatoren 105 gebildet, die aus den n⁻-Bereichen 134, thermischen Oxidfilmen 137 und polykristallinen Siliziumschichten 135 bestehen. Die Kondensatoren 105 werden in einem nachfolgenden Prozeß so angeordnet, daß vier Kondensatoren 105 kreuzweise um die jeweiligen Bereiche 136 zum Kontakt mit den Bitleitungen (siehe Fig. 19) angeordnet sind.

In Fig. 20B werden n-Störstellen z. B. durch das Ioneninjektionsver­ fahren in vorbestimmte Bereiche auf der Oberfläche des p-Silizium­ substrats 131 eingeführt. Hierdurch werden n⁻-Bereiche 139 an Stel­ len gebildet, die den n⁻-Bereichen 134 der Kondensatoren 105 benach­ bart sind und mit einem Abstand von 90 Grad zwischen ihnen symme­ trisch um die Bereiche 136 liegen. Diese n⁺-Bereiche 139 bilden in den Transfergattertransistoren Source- oder Drain-Bereiche.

In Fig. 20C werden auf den Bereichen 136 thermische Oxidfilme 140 gebildet. Ferner wird eine polykristalline Schicht 141 auf den Ober­ flächen der thermischen Oxidfilme 140 und der Siliziumoxidfilme 138 abgeschieden. Außerdem wird Photolack 150 auf die Oberfläche aufge­ bracht und mittels Photolithographie ein Photolackmuster 150 mit vorbestimmter Konfiguration gebildet, wozu eine Maske 151 mit vorbe­ stimmter Konfiguration verwendet wird.

In Fig. 20D wird die polykristalline Siliziumschicht 141 geätzt und mittels des Photolackmusters 150 selektiv entfernt. Bei diesem Ätz­ prozeß werden in den jeweiligen Bereichen 136 Öffnungen 152 gebildet. Unter Verwendung der gemusterten polykristallinen Schicht 141 als Maske werden n-Störstellen in die Oberfläche des p-Siliziumsubstrats 131 injiziert. Hierdurch bilden sich n⁺-Bereiche 142. Fig. 21 zeigt eine Draufsicht zur Erläuterung der Strukturen des Speicherzellen­ feldes im Schritt der Fig. 20D. Die vier Transfergattertransistoren 104a-104d verwenden gemeinsam erste Source/Drain-Bereiche (n⁺-Berei­ che 142) und zweite Source/Drain-Bereiche n⁺-Bereiche 139a-139d) sind kreuzweise angeordnet. Die n⁺-Bereiche 139a-139d sind mit den n⁻-Bereichen 134a-134d verbunden, die jeweils die Elektrodenschich­ ten der Kondensatoren 105a-105d bilden.

Nach dem oben beschriebenen Prozeß werden Wortleitungen 102 aus Alu­ minium gebildet und Gate-Elektroden-Verdrahtungen 141 durch die Kon­ taktbereiche 109 mit den Wortleitungen 102 verbunden. Ferner wird eine dicke Isolierschicht auf der gesamten Oberfläche abgeschieden. Anschließend werden die Bitleitungen 103 aus Aluminium gebildet und durch die Kontaktbereiche 107 mit den n⁺-Bereichen 142 verbunden. Damit sind die Speicherzellen vervollständigt.

Der oben beschriebene DRAM soll hochintegrierte Strukturen für Speicherzellen schaffen. Die oben beschriebenen Speicherzellen wei­ sen Kondensatoren vom sogenannten Planartyp auf. Der Kondensator vom Planartyp besitzt eine Kapazität, die proportional ist zur Fläche zwischen dem n⁻-Bereich 134, der auf dem p-Siliziumsubstrat gebildet ist, und einer Kondensatorplatte (polykristalline Siliziumschicht 135), die dem n⁻-Bereich 134 mit dem thermischen Oxidfilm 137 dazwi­ schen gegenüberliegt. Werden die Zellen miniaturisiert und damit die Fläche zwischen den Elektrodenschichten reduziert, so wird unver­ meidlich auch die Kapazität des Kondensators vermindert. Entspre­ chend bildet die planare, belegte Fläche des Kondensators einen Fak­ tor, der eine hohe Integration aufgrund der Beschränkung der Kapazi­ tät, die für die Speicheroperation des Speichers erforderlich ist, einschränkt.

Obwohl zuerst der Source/Drain-Bereich 142 des Transfergattertransi- stors 104 mittels Selbstausrichtung zu den Gate-Elektroden 141 ge­ bildet wird, wird der zweite Source/Drain-Bereich 139 durch Verwen­ dung der verschiedenen Masken gebildet, wie in den Fig. 20C und 20D dargestellt ist. Entsprechend tritt eine nachteilige Schwankung der Abstände zwischen den gepaarten Source/Drain-Bereichen 139 und 142, d. h. der sogenannten Kanallängen der jeweiligen Transfergattertran­ sistoren 104 auf. Damit tritt im Maskenausrichtungsprozeß für das Photolackmuster der Fig. 20C, der die Maske 151 benutzt, ein Posi­ tionierfehler auf. Der Fehler bei dieser Maskenausrichtung bewirkt die Schwankung der Kanallängen in den Kanalbereichen. Die Schwankung der Kanallängen führt zu verschiedenen Betriebseigenschaften der je­ weiligen Transfergattertransistoren. Hierdurch vermindert sich die Zuverlässigkeit der Speicher.

Aufgabe der Erfindung ist es daher, eine hohe Integration des Speicherzellenfeldes in einem DRAM zu erzielen. Außerdem soll die Kontrollierbarkeit der Kanallängen von Transfergattertransistoren in den Speicherzellen eines DRAMs verbessert werden. Ferner sollen die Kapazitäten der Kondensatoren in den Speicherzellen eines DRAMs si­ chergestellt werden.

Die Erfindung schafft eine DRAM-Einrichtung mit einem Speicherzel­ lenfeld, das eine Mehrzahl von Speicherzellen zum Speichern von Speicherinformation in einer minimalen Einheit auf der Hauptoberflä­ che eines Halbleitersubstrats eines ersten Leitfähigkeitstyps auf­ weist. Jede Speicherzelle weist einen Transfergattertransistor und einen Kondensator auf. Jeder Transfergattertransistor weist eine Gate-Elektrode, die aus einem Teil der Wortleitung besteht, die sich auf der Hauptoberfläche des Halbleitersubstrats mit einer Isolier­ schicht dazwischen erstreckt, und erste und zweite Störstellenberei­ che eines zweiten Leitfähigkeitstyps auf, die im Halbleitersubstrat mit einem vorbestimmten Abstand zwischen ihnen gebildet und bezüg­ lich der Gate-Elektrode selbstausgerichtet sind. Jeder Kondensator ist mit dem zweiten Störstellenbereich des Transfergattertransistors verbunden und weist einen Abschnitt auf, der sich über die Gate- Elektrode erstreckt. Jeder erste Störstellenbereich wird gemeinsam von den vier Transfergattertransistoren benutzt, deren zweite Stör­ stellenbereiche symmetrisch und einheitlich um den ersten Störstel­ lenbereich angeordnet sind. Die Wortleitungen sind senkrecht zu den benachbarten Wortleitungen angeordnet und kontinuierlich bezüglich der jeweiligen Transfergattertransistoren. Die DRAM-Einrichtung weist ferner Bitleitungen auf, die mit den ersten Störstellenberei­ chen verbunden sind, wobei jede von den vier Transfergattertransi­ storen gemeinsam benutzt wird, und sich geneigt zu den Wortleitungen erstrecken.

Bei der erfindungsgemäßen DRAM-Einrichtung sind manche Wortleitungen parallel angeordnet und erstrecken sich senkrecht zu den anderen, sich parallel erstreckenden Wortleitungen. Die vier Transfergatter­ transistoren entsprechend der Wortleitung sind kreuzweise angeord­ net. Die Störstellenbereiche der jeweiligen Transfergattertransisto­ ren werden mittels Selbstausrichtung bezüglich der Gate-Elektroden, die von Teilen der jeweiligen Wortleitungen gebildet werden, ge­ schaffen. Damit kann die Kontrollierbarkeit der Kanallängen der Transfergattertransistoren verbessert werden. Ferner werden Konden­ satoren des sogenannten Stapeltyps als Kondensatoren verwendet, die mit den Transfergattertransistoren verbunden sind. Die Kondensatoren können sich teilweise über die Gate-Elektroden erstrecken, so daß eine ausreichende Kapazität der Kondensatoren selbst bei verkleiner­ ten Speicherzellenbereichen sichergestellt werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm eines Speicherzellenfeldes und andere Bestandteile in einem DRAM in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Ersatzschaltbild eines in Fig. 1 dargestellten Bitleitungspaares;

Fig. 3 eine perspektivische Ansicht eines wesentlichen Teiles eines Speicherzellenfeldes entsprechend der ersten Ausführungsform;

Fig. 4 einen Querschnitt der Struktur von Speicherzellen entsprechend der ersten Ausführungsform;

Fig. 5, 6, 7 und 8 schematische Draufsichten, die das Layout von Speicherzellen entsprechend der ersten Ausführungsform darstellen, wobei Fig. 5 das Layout von Wortleitungen, Fig. 6 das Layout des Kondensators und die Fig. 7 und 8 das Layout von Bitleitungen zeigen;

Fig. 9A und 9B Drauf- und perspektivische Ansichten einer Kreuzungsstruktur der Bitleitungen zwischen den Speicherzellenblöcken entsprechend der ersten Ausführungsform;

Fig. 10A und 10B Drauf- und perspektivische Ansichten einer Modifikation der Struktur in Fig. 9A bzw. 9B;

Fig. 11A bis 11J Querschnitte zur Darstellung der Herstellungs­ prozesse der in Fig. 4 gezeigten Speicherzellen;

Fig. 12 ein Querschnitt zur Darstellung der Strukturen der Speicherzellen in einem DRAM in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung;

Fig. 13A, 13B und 13C Querschnitte zur Darstellung der Herstellungsprozesse der Speicherzellen von Fig. 12;

Fig. 14 ein Blockdiagramm des Speicherzellenfeldes und anderer Bestandteile in einem DRAM in Übereinstimmung mit einer dritten Ausführungsform der Erfindung;

Fig. 15 ein Ersatzschaltbild von Bitleitungspaaren in Fig. 13;

Fig. 16A und 16B Drauf- und perspektivische Ansichten der Kreuzungsstruktur von Bitleitungen zwischen zwei Speicherzellenfeldblöcken;

Fig. 17 ein Blockdiagramm eines Speicherzellenfeldes und anderer Bestandteile in einem herkömmlichen DRAM;

Fig. 18 ein Ersatzschaltbild der Bitleitungspaare in Fig. 17.

Fig. 19 eine Draufsicht zur Erläuterung der Strukturen eines herkömmlichen Speicherzellenfeldes;

Fig. 20A bis 20D Querschnitte der herkömmlichen Speicherzellen in verschiedenen Herstellungsschritten; und

Fig. 21 eine Draufsicht zur Erläuterung von Strukturen der Speicherzellen in Fig. 20D.

Bezüglich Fig. 1 weist ein DRAM ein Speicherzellenfeld 50, in dem eine Mehrzahl von Speicherzellen zum Sammeln von Einheitsspeicherin­ formation angeordnet ist, X-Achsen- und Y-Achsen-Zeilendekoder 51a und 51b sowie einen Spaltendekoder 52 zum Bestimmen einer bestimmten Speicherzelle durch Dekodieren eines Adreßsignals, das von außen an­ gelegt wird, und einen Leseverstärker 53 zum Verstärken und Lesen eines Signals, das in der festgelegten Speicherzelle gesammelt wor­ den ist, auf.

Das Speicherzellenfeld 50 weist einen ersten und einen zweiten Speicherzellenfeldblock 50a und 50b auf, die voneinander getrennt sind. Das Speicherzellenfeld 50 weist eine Mehrzahl von Bitleitungs­ paaren 24 und 25 auf, die sich parallel zueinander erstrecken und mit dem Leseverstärker 53 verbunden sind. Genauer gesagt weist die Bitleitung 24 eines jeden Bitleitungspaares im ersten Speicherzel­ lenfeldblock 50a eine Zweischichtstruktur, die eine erste Bitleitung 24b und eine zweite hierzu parallele Bitleitung 24a umfaßt, und im zweiten Speicherzellenfeldblock 50b eine Einschichtstruktur auf, die nur die erste Bitleitung 24b umfaßt. Demgegenüber weist die andere Bitleitung 25 eines jeden Bitleitungspaares im ersten Speicherzel­ lenfeldblock 50b eine Einschichtstruktur und im zweiten Speicherzel­ lenfeldblock 50b eine Zweischichtstruktur auf, die eine erste Bit­ leitung 25b und eine hierzu parallele zweite Bitleitung 25a umfaßt. Die ersten und zweiten Bitleitungen 24 und 25 in jedem Bitleitungs­ paar kreuzen sich an den Grenzen zwischen den ersten und zweiten Speicherzellenfeldblöcken 50a und 50b. Ferner ist im ersten Speicherzellenfeldblock 50a die zweite Bitleitung 24a einer jeden Bitleitung 24 am Kontaktbereich mit vier Speicherzellen verbunden. Im zweiten Speicherzellenfeldblock 50b ist die zweite Bitleitung 25a in jeder Bitleitung 25 mit dem Kontaktbereich von vier Speicherzel­ len verbunden. Die Speicherzellen, die mit den Bitleitungen 24 oder 25 (d. h. zweiten Bitleitungen 24a oder 25a) verbunden sind, sind je­ weils kreuzweise unter einem Winkel von 45 Grad bezüglich der Rich­ tung der Bitleitungen um die Kontaktbereiche der Bitleitungen ange­ ordnet.

Der X-Achsen-Zeilendekoder 51a und der Y-Achsen-Zeilendekoder 51b sind am Rand des Speicherzellenfeldes 50 angeordnet. Vom X-Achsen- Zeilendekoder 51a aus erstreckt sich eine Mehrzahl von Wortleitungen 20a in einer ersten Richtung unter einem Winkel von 45 Grad gegen­ über den Bitleitungen 24 und 25. Vom Y-Achsen-Zeilendekoder 51b aus erstreckt sich eine Mehrzahl von Wortleitungen 20b in einer zweiten Richtung senkrecht zu den Wortleitungen 20a. Die Wortleitungen 20a und 20b sind mit den Gate-Elektroden der jeweiligen Transfergatter­ transistoren 4 in den Speicherzellen verbunden.

Fig. 2 zeigt eine sogenannte geteilte Bitleitungsstruktur. Bei einer grundlegenden Datenleseoperation wird ein Paar von Bitleitungen 24 und 25 auf ein vorbestimmtes Potential vorgeladen. Ist die Wortlei­ tung 20b im ersten Speicherzellenfeldblock 50a ausgewählt, so wird ein vorbestimmtes Potential an diese Wortleitung 20b angelegt. Da­ durch wird das Gate des Transfergattertransistors 4, der mit der Bitleitung 24 verbunden ist, geöffnet und das im Kondensator 3 ge­ sammelte Potential auf die Bitleitung 24 ausgelesen. Damit schwankt das Potential der Bitleitung 24 ein wenig. Andererseits wird die an­ dere Bitleitung 24 durch diese Wortleitung 20b nicht ausgewählt, so daß das vorbestimmte Vorladepotential gehalten wird. Der Lesever­ stärker 53 erfaßt und verstärkt diese Potentialschwankung zwischen dem Paar dieser Bitleitungen 24 und 25, um die Existenz von Speicherdaten zu bestimmen. Bei dieser Operation sollte der Zustand der elektrischen Last der Bitleitung 24, auf die das Potential vom Kondensator ausgelesen wird, dieselbe sein wie bei der anderen Bit­ leitung 25. Im angegebenen Beispiel ist die Last auf der Bitleitung 24, auf die die Daten ausgelesen werden, gleich der Summe der Lasten auf der ersten Bitleitung 24b und der zweiten Bitleitung 24a im er­ sten Speicherzellenfeldblock 50a und der Last auf der ersten Bitlei­ tung 24b im zweiten Speicherzellenfeldblock 50b. Ferner beträgt die Last auf der anderen Bitleitung 25 die Summe der Last auf der ersten Bitleitung 25b im ersten Speicherzellenfeldblock 50a und der Lasten auf den ersten und zweiten Bitleitungen 25b und 25a im ersten Speicherzellenfeldblock 50b. Damit sind die Lastzustände auf beiden Bitleitungen gleich. Dieser elektrische Lastzustand kann auch dann gleich sein, wenn die Wortleitungen 20a und 20b im zweiten Speicher­ zellenfeldblock 50b ausgewählt sind.

Bei dieser Ausführungsform weist das Speicherzellenfeld Strukturen auf, bei denen die Speicherzellen für vier Bits einen Bitleitungs­ kontakt aufweisen. Ferner besteht jede Speicherzelle aus einem Transfergattertransistor 4 und einem Kondensator 3.

In den Fig. 3, 5 und anderen sind kreuzförmige aktive Bereiche 30 an versetzten Positionen auf der Hauptoberfläche des p-Siliziumsub­ strats 7 gebildet. Jeder aktive Bereich 30 bildet Source/Drain-Be­ reiche für die vier Transfergattertransistoren und weist in seinem Mittelpunkt einen n⁺-Störstellenbereich 13 auf, der von den vier Transfergattertransistoren gemeinsam benutzt wird. Vier Erweiterun­ gen eines jeden Kreuzes um den n⁺-Störstellenbereich 13 bilden n⁺- Störstellenbereiche 11 für die anderen Source/Drain-Bereiche. Der Abschnitt zwischen zwei n⁺-Störstellenbereichen 11 und 13 bildet den Kanalbereich 12 des entsprechenden Transfergattertransistors. Die Wortleitungen 20a und 20b sind so angeordnet, daß sie ein Gitter bilden, das die n⁺-Störstellenbereiche 13 umgibt. Diese Wortleitun­ gen 20a und 20b bilden die Gate-Elektroden der Transfergattertransi­ storen. Die Gate-Elektroden (20a und 20b) sind auf den Oberflächen der auf dem p-Siliziumsubstrat geschaffenen Kanalbereiche 12 gebil­ det, wobei sich Gate-Isolierschichten 14 dazwischen befinden.

Bezüglich der Fig. 3 und 6 sind die Kondensatoren 3 so angeordnet, daß sie mit den n⁺-Störstellenbereichen 11 verbunden sind, die sich an den vier Enden der jeweiligen kreuzförmigen aktiven Bereiche 30 befinden. In den Fig. 3 und 4 weisen die Kondensatoren 4 kombinierte Strukturen auf, die aus Kondensatoren vom Graben- und Stapeltyp be­ stehen. In den Source/Drain-Bereichen 11 in den Transfergattertran­ sistoren sind Gräben 8 gebildet. Eine erste dielektrische Schicht 9 ist auf der Innenseite eines jeden Grabens 8 mit Ausnahme des oberen Endes gebildet. Auf der Oberfläche der ersten dielektrischen Schicht 9 ist ein Speicherknoten 6 aus polykristallinem Silizium geschaffen. Jeder Speicherknoten 6 weist ein Ende auf, das sich über die Gate- Elektrode 20b (Wortleitung) erstreckt, wobei sich eine Isolier­ schicht 15 und eine Seitenisolierschicht 16 dazwischen befinden. Ferner ist ein Abschnitt des Speicherknotens 6 mit dem n⁺-Störstel­ lenbereich 11 des Transfergattertransistors 4 verbunden. Eine zweite dielektrische Schicht 10 ist auf der Oberfläche des Speicherknotens 6 geschaffen. Auf der Oberfläche der zweiten dielektrischen Schicht 10 ist eine Zellenplatte 18 aus polykristallinem Silizium gebildet. Die Deckfläche der Zellenplatte 18 ist mit einer Isolierschicht 19 bedeckt.

Bezüglich der Fig. 4 und anderen weist im ersten Speicherzellen­ feldblock 50a eine Bitleitung 24 des Bitleitungspaares eine Zwei­ schichtstruktur mit einer ersten Bitleitung 24b und einer zweiten Bitleitung 24a und die andere Bitleitung 25 eine Einzelschichtstruk­ tur mit einer ersten Bitleitung 25b auf. Die zweite Bitleitung 24a, die erste Bitleitung 24b und die erste Bitleitung 25b sind in unte­ ren, mittleren bzw. oberen Schichten angeordnet.

Bezüglich der Fig. 3 und 7 sind die zweiten Bitleitungen 24a der Bitleitungen 24 so gebildet, daß sie sich geneigt zu den Wortleitun­ gen 20a und 20b erstrecken und durch Bitleitungs-Kontaktbereiche 17 mit den Source/Drain-Bereichen (n⁺-Störstellenbereichen 13) verbun­ den sind, die jeweils von vier Transfergattertransistoren gemeinsam benutzt werden.

Bezüglich Fig. 8 sind die ersten Bitleitungen 24b über den zweiten Bitleitungen 24a gebildet, wobei sich eine Isolierschicht 21 dazwi­ schen befindet, und erstrecken sich parallel zu diesen. Ferner be­ finden sich die ersten Bitleitungen 25b in der Schicht über den er­ sten Bitleitungen 24b und liegen ebenfalls parallel zu und zwischen den ersten Bitleitungen 24b.

Bezüglich der Fig. 9A und 9B weist eine Bitleitung 24 im jeweiligen Bitleitungspaar eine Struktur auf, daß die erste Bitleitung 24b und die zweite Bitleitung 24a im ersten Speicherzellenfeldblock 50a über einen Kontakt 31 an einem Ende des Blockes 50a miteinander verbunden sind. Diese zweite Bitleitung 24a weist ein Ende auf, das sich über die erste Bitleitung 24b im ersten Speicherzellenfeldblock 50a hin­ aus erstreckt und über einen Kontakt 31 mit der ersten Bitleitung 24b verbunden ist, die sich vom zweiten Speicherzellenfeldblock 50b aus erstreckt. Die andere Bitleitung 25 eines jeden Bitleitungspaa­ res ist über einen Kontakt 31, der sich am Ende des ersten Speicher­ zellenfeldblockes 50a befindet, mit der ersten Bitleitung 25b ver­ bunden, die sich vom zweiten Speicherzellenfeldblock 50b aus er­ streckt. Ferner ist die erste Bitleitung 25b im zweiten Speicherzel­ lenfeldblock 50b über einen Kontakt 31 an ihrem Ende mit der zweiten Bitleitung 25a verbunden. Außerdem überkreuzen sich die erste Bit­ leitung 24b und die erste Bitleitung 25b, die sich in verschiedenen Schichten befinden, im Grenzbereich zwischen den ersten und zweiten Speicherzellenfeldblöcken 50a und 50b.

Bezüglich der Fig. 10A und 10B, die eine Modifizierung zeigen, weist die Bitleitung 24 im jeweiligen Bitleitungspaar die erste Bitleitung 24b auf, die sich am Ende des ersten Speicherzellenfeldblockes 50a erstreckt und mit der ersten Bitleitung 24b über einen Kontakt 31 verbunden ist, die sich vom Speicherzellenfeldblock 50b aus er­ streckt. Ferner weist die andere Bitleitung 25 eine Struktur auf, so daß die erste Bitleitung 25b im ersten Speicherzellenfeldblock 50a über einen Kontakt 31 am Ende des Blockes 50a mit der zweiten Bit­ leitung 25a verbunden ist, die sich vom zweiten Speicherzellenfeld­ block 50b aus erstreckt. Die erste Bitleitung 24b und die zweite Bitleitung 25a in verschiedenen Schichten überkreuzen einander in den Grenzbereichen zwischen den ersten und zweiten Speicherzellen­ feldblöcken 50a und 50b.

Im Speicherzellenfeld des DRAM entsprechend der oben beschriebenen Ausführungsform ist ein Bitleitungskontakt für die Speicherzellen von vier Bits gebildet. Damit kann eine hohe Integration des Speicherzellenfeldes erreicht werden. Ferner sind die Kondensatoren in den Speicherzellen aus Stapelkondensatoren gebildet, die sich über die Wortleitungen 20a und 20b erstrecken. Damit kann deren Ka­ pazität erhöht werden, ohne die belegte plane Fläche auf dem Sub­ strat zu vergrößern. Aufgrund der unten beschriebenen Herstellungs­ prozesse sind die Source/Drain-Bereiche 11 und 13 der Transfergat­ tertransistoren 4 bezüglich der Gate-Elektroden (Wortleitungen 20a und 20b) selbstausgerichtet. Damit kann die Einheitlichkeit der Ka­ nallängen verbessert werden.

Unter Bezugnahme auf die Fig. 11A-11J werden nun die Herstellungs­ prozesse der Speicherzellen bei der oben angeführten Ausführungsform beschrieben.

In Fig. 11A wird ein Siliziumnitridfilm gebildet, um vorbestimmte Bereiche der Hauptoberfläche des p-Siliziumsubstrats 7 zu bedecken. Dann wird Bor (B) in die Oberfläche des p-Siliziumsubstrats ionenin­ jiziert, wobei der oben genannte Siliziumnitridfilm als Maske be­ nutzt wird, um p-Störstellenbereiche für einen Kanalstopper 23 zu bilden. Dann wird eine thermische Oxidation ausgeführt, um einen Feldisolationsfilm 22 zu bilden, der aus einem dicken Siliziumoxid­ film besteht. In diesem Prozeß wird der Feldisolationsfilm 22 in ei­ nem anderen als den aktiven Bereichen 30 der Transfergattertransi­ storen gebildet. Anschließend wird der Siliziumnitridfilm entfernt und die Ioneninjektion ausgeführt, um p-Störstellenbereiche zu schaffen, die die Kanalbereiche 12 bilden. Nun wird auf der Hauptoberfläche des p-Siliziumsubstrats 7 eine thermische Oxidation ausgeführt, um einen dünnen Siliziumoxidfilm zu bilden. Auf der Oberfläche wird ferner eine dünne polykristalline Siliziumschicht gebildet und durch ein CVD-Verfahren ein Siliziumoxidfilm auf der Oberfläche abgeschieden. Anschließend werden dem Siliziumoxidfilm, der polykristallinen Siliziumschicht und dem dünnen Siliziumoxidfilm mittels einem Lithographie- und Ätzverfahren ein Muster aufgeprägt, damit diese eine vorbestimmte Konfiguration aufweisen. Dadurch wer­ den die Gate-Isolierfilme 14, Wortleitungen 20b und Isolierschichten 15 vervollständigt.

Dann beginnen die nachfolgenden Prozesse zur Bildung der Wortleitun­ gen 20a senkrecht zu den Wortleitungen 20b. Diese Prozesse verwenden eine Reihe von Prozessen von der Bildung der Gate-Isolierfilme durch thermische Oxidation bis zur Musterung der Wortleitungen mit vorbe­ stimmten Konfigurationen. Diese werden in derselben Weise wie die oben beschriebenen ausgeführt. Hierdurch werden die Wortleitungen 20a gebildet, die die Wortleitungen 20b kreuzen. Dann wird mittels des CVD-Verfahrens der Siliziumoxidfilm 16 auf der gesamten Oberflä­ che geschaffen.

In Fig. 11B wird nun durch ein RIE-Verfahren (Reactive Ion Etching = reaktive Ionenätzung) ein anisotropes Ätzen ausgeführt, damit der Siliziumfilm 16 nur auf den Seitenwänden der Wortleitungen 20a und 20b zurückbleibt. Dadurch werden die Seitenisolierschichten 16 ge­ bildet.

In Fig. 11C werden dann die Wortleitungen 20a und 20b, die mit den Isolierschichten 15 und 16 bedeckt sind, als Masken für die Injek­ tion von Arsen-(As)-Ionen 32 in die Oberfläche des p-Siliziumsub­ strats 7 verwendet, wodurch die n⁺-Störstellenbereiche 11 und 13 für die Source/Drain-Bereiche in den Transfergattertransistoren gebildet werden. Hierdurch werden die Transfergattertransistoren 4 vervoll­ ständigt.

In Fig. 11D wird ein Photolack 29 aufgebracht, um die Oberfläche des jeweiligen n⁺-Störstellenbereiches 13, der von den vier Transfergat­ tertransistoren gemeinsam benutzt wird, zu maskieren. Dann wird die freiliegende Oberfläche des p-Siliziumsubstrats 7 einer reaktiven Ionenätzung ausgesetzt, um die Gräben 8 im Siliziumsubstrat 7 zu bilden. Anschließend wird der Photolack 29 entfernt.

In Fig. 11E wird nun eine thermische Oxidation ausgeführt, um auf dem Boden und den Seitenwänden der Gräben die erste dielektrische Schicht 9 mit relativ geringer Dicke zu bilden. Nachdem ein dicker Photolack 33 auf der gesamten Oberfläche aufgetragen worden ist, wird durch Ätzen eine vorbestimmte Dicke entfernt, so daß der Photo­ lack 33 nur noch innerhalb der Gräben 8 zurückbleibt. Die Ätzzeit wird so gesteuert, daß jede Oberfläche des Photolackes 33 in Rich­ tung der Diffusionstiefe der n⁺-Störstellenbereiche 11 nahezu an ei­ ner mittigen Position liegt. Der Photolack ist geeigneterweise ein Material mit niedriger Viskosität, um die Flachheit zu unterstützen.

In Fig. 11F wird ein Naßätzen ausgeführt, um selektiv Abschnitte der ersten dielektrischen Schicht 9 zu entfernen, die nicht mit dem Pho­ tolack 33 bedeckt sind. Dadurch werden an den oberen Abschnitten der Gräben 8 die Oberflächen der n⁺-Störstellenbereiche 11 freigelegt. Anschließend wird der Photolack 33 entfernt.

In Fig. 11G wird die leitende polykristalline Siliziumschicht 9 auf der Oberfläche des Siliziumsubstrats 7 und innerhalb der Gräben 8 abgeschieden und entsprechend einer vorbestimmten Konfiguration ge­ mustert. Die Fig. 11H zeigt die Konfiguration der polykristallinen Siliziumschichten 6 nach der Musterung. Die polykristallinen Silizi­ umschichten 6 werden kreuzförmig gemustert, wobei jede die vier Kon­ densatoren enthält, die die Speicherzellen für vier Bits bilden. Dann wird die zweite dielektrische Schicht 10 auf der Oberfläche der polykristallinen Siliziumschichten 6 geschaffen und die leitende polykristalline Siliziumschicht 18 auf deren Oberfläche gebildet. Die polykristalline Siliziumschicht 18, der zweite dielektrische Film 10 und die polykristallinen Siliziumschichten 6 werden entspre­ chend vorbestimmten Konfigurationen gemustert. Fig. 11I zeigt eine Draufsicht auf die Konfiguration der polykristallinen Silizium­ schicht 18 nach der Musterung. Diese polykristalline Siliziumschicht 18 bildet eine Zellenplatte 18 der Kondensatoren. Für die Bitlei­ tungskontakte werden in der Zellenplatte 18 Öffnungen 34 und ähnli­ che Öffnungen in der zweiten dielektrischen Schicht 10 und den poly­ kristallinen Siliziumschichten 6 gebildet. Jede polykristalline Si­ liziumschicht 6 wird durch diese Öffnung 34 in vier Abschnitte un­ terteilt, um die Speicherknoten 6 für die vier Kondensatoren zu bil­ den. Durch diesen Prozeß sind die Kondensatoren 3 in den Speicher­ zellen vervollständigt. Ferner wird der Siliziumoxidfilm 28 auf der gesamten Oberfläche der Kondensatoren 3 abgeschieden, wobei sich der Isolator 19 dazwischen befindet.

In Fig. 11J wird ein anisotropes Ätzen, wie beispielsweise reaktives Ionenätzen, für den Siliziumoxidfilm 28 ausgeführt, um die Seiteno­ xidfilme 28 auf den Seiten der Öffnungen 34 für die Kondensatoren 3 zu bilden. Dies legt gleichzeitig die Oberflächen der n⁺-Störstel­ lenbereiche 13 frei, die jeweils von vier Transfergattertransistoren gemeinsam benutzt werden.

Dann wird auf der gesamten Oberfläche eine leitende polykristalline Siliziumschicht abgeschieden und eine vorbestimmte Konfiguration wie z. B. das in Fig. 7 gezeigte Muster gebildet. Hierdurch werden die zweiten Bitleitungen 24a und 25a der Bitleitungen gebildet. Die aus einem Siliziumoxidfilm gebildete Isolierschicht 21, die Bor und Phosphor (P) aufweist und flach ist, wird auf der gesamten Oberflä­ che des Siliziumsubstrats 7 geschaffen. Dann werden die ersten Bit­ leitungen 24b aus Aluminium (Al) im Muster der Fig. 8 gebildet und deren Oberflächen mit der Isolierschicht 26 aus einem Siliziumoxid­ film bedeckt. Dann werden die ersten Bitleitungen 25b aus Aluminium mit dem Muster der Fig. 8B auf der Oberfläche der Isolierschicht 26 gebildet und die Oberflächenschutzschicht 27 aus einem Siliziumni­ tridfilm darauf abgeschieden. Damit sind die Strukturen der Fig. 4 vervollständigt.

Bei den oben beschriebenen Herstellungsprozessen der Speicherzellen werden viele Selbstausrichtungsverfahren benutzt. Zuerst wird die Bildung der Bitleitungskontakte 17 zwischen den zweiten Bitleitungen 24a und den n⁺-Störstellenbereichen mittels der Selbstausrichtung der Seitenisolierschichten 16 und 18 ausgeführt, die auf den Seiten der Wortleitungen 20b und den Seiten der Öffnungen 34 in den Konden­ satoren 3 gebildet sind. Ferner wird jedes Paar der Source/Drain-Be­ reiche 11 und 13 im Transfergattertransistor 4 mittels der Selbst­ ausrichtung bezüglich der Gate-Elektroden (Wortleitungen 20a und 20b) und der Seitenisolierschichten 16 geschaffen. Außerdem werden die Gräben 8, die die Kondensatoren 3 bilden, mittels der Selbstaus­ richtung bezüglich der Seitenisolierschichten 16 geschaffen. Ferner kann die Verbindung zwischen den n⁺-Störstellenbereichen 11 in den Transfergattertransistoren und den Speicherknoten 6 in den Kondensa­ toren 3 ohne einen Lithographieprozeß mit einer Maske automatisch erreicht werden.

Nun wird eine zweite Ausführungsform der Erfindung beschrieben. Die zweite Ausführungsform unterscheidet sich von der ersten Ausfüh­ rungsform primär in der Struktur der Kondensatoren 3. Bezüglich Fig. 12 weist jeder Kondensator 3 den n⁺-Störstellenbereich 11a, der auf der Oberfläche des Grabens 8 im p-Siliziumsubstrat 7 gebildet ist, die auf der Oberfläche des Grabens 8 gebildete dielektrische Schicht 10 und die darauf geschaffene Zellenplatte 18 auf. Die Oberfläche der Zellenplatte 18 ist mit einer Isolierschicht 19 bedeckt. In je­ der Öffnung 34 der Zellenplatte 18 sind die Enden der Isolierschicht 19 und der Zellenplatte 18 mit der Seitenisolierschicht 28 bedeckt. In der Speicherzelle dieser Ausführungsform werden die Source/Drain- Bereiche 11a im Transfergattertransistor 4 gemeinsam vom Speicher­ knoten des Kondensators 3 benutzt. Der Graben 8 wird mittels Selbst­ ausrichtung bezüglich der Gate-Elektroden (Wortleitungen 20a und 20b) gebildet, wie unten beschrieben wird. Auch die n⁺-Störstellen­ bereiche 13 werden mittels der Selbstausrichtung geschaffen. Daher werden die Kanallängen der Transfergattertransistoren durch das Selbstausrichtungsverfahren bestimmt und können daher präziser kon­ trolliert werden.

Im weiteren erfolgt eine Beschreibung des Herstellungsverfahrens der Speicherzellen der zweiten Ausführungsform. Die Beschreibung der Herstellungsprozesse, die mit denen der ersten Ausführungsform über­ einstimmen und aus dieser verständlich sind, erfolgt im weiteren je­ doch nicht. Die in den Fig. 11A und 11B gezeigten Prozesse der er­ sten Ausführungsform werden auch in der zweiten Ausführungsform an­ gewandt. In Fig. 13A wird dann der dicke Photolack 29 aufgetragen, um die Bereiche zu bedecken, die die n⁺-Störstellenbereiche 13 bil­ den, die jeweils von den vier Transfergattertransistoren gemeinsam benutzt werden. Nun werden sowohl dieser Photolack 29 als auch die Isolierschichten 15 und 16, die die Wortleitungen 20a und 20b bedecken, als Maske benutzt und die freiliegenden Oberflächen des p-Sili­ ziumsubstrats 7 einem reaktiven Ionenätzen unterworfen, um die Grä­ ben 8 zu bilden.

Nach dem Entfernen des Photolackes 29 wird (Fig. 13B) ein schräges, rotierendes Ioneninjektionsverfahren benutzt, um Arsenionen in die Oberflächen des p-Siliziumsubstrats 7 und der Gräben 8 zu injizie­ ren. Damit werden die n⁺-Störstellenbereiche 11a und 13 für die Source/Drain-Bereiche gebildet. Die n⁺-Störstellenbereiche 11a bil­ den auch die Speicherknoten der Kondensatoren. In diesem Prozeß wer­ den die Source/Drain-Bereiche 11a der Transfergattertransistoren und die Speicherknoten in den Kondensatoren automatisch miteinander ver­ bunden. Dann wird eine thermische Oxidation ausgeführt, um die zweite dielektrische Schicht 10 zu bilden, die aus einem dünnen Si­ liziumoxidfilm auf dem Boden und den Seitenoberflächen eines jeden Grabens 8 besteht. Die leitende polykristalline Siliziumschicht und der Siliziumoxidfilm werden hierauf abgeschieden und entsprechend einer vorbestimmten Konfiguration gemustert. Hierdurch wird die Zel­ lenplatte 18 für die Kondensatoren gebildet. In der Zellenplatte 18 werden die Öffnungen 34 für die Bitleitungskontakte geschaffen und anschließend ein CVD-Verfahren benutzt, um den Siliziumoxidfilm 28 auf der gesamten Oberfläche abzuscheiden.

In Fig. 13C wird der Siliziumoxidfilm 28 einem anisotropen Ätzen durch reaktive Ionenätzung unterworfen, um Seitenisolierschichten 28 auf den Seiten der Öffnungen 34 in der Zellenplatte 18 zu bilden. In diesem Prozeß werden die Kontaktbereiche 17 für die Bitleitungskon­ takte mittels der Selbstausrichtung geschaffen.

Die nachfolgenden Prozesse stimmen mit denen der ersten Ausführungs­ form überein und werden daher nicht beschrieben. Nach den oben ange­ führten Prozessen sind die Speicherzellen vervollständigt.

Unter Bezugnahme auf die Fig. 14 und 15 wird eine dritte Ausfüh­ rungsform der Erfindung beschrieben. Die dritte Ausführungsform un­ terscheidet sich dahingehend, daß sich die Bitleitungen eines jeden Paares parallel zueinander durch die ersten und zweiten Speicherzel­ lenfeldblöcke 50a und 50b erstrecken, ohne einander in einem Bereich zwischen den Blöcken 50a und 50b zu kreuzen. Dies bedeutet, daß die Bitleitung 24 des Bitleitungspaares eine Zweischichtstruktur mit der ersten Bitleitung 24b und der zweiten Bitleitung 24a im ersten Speicherzellenfeldblock 50a und eine Einschichtstruktur mit der er­ sten Bitleitung 24b im zweiten Speicherzellenfeldblock 50b aufweist. Diese Bitleitung 24 erstreckt sich zwischen den zwei Blöcken im we­ sentlichen gerade. Im ersten Speicherzellenfeldblock 50a ist die zweite Bitleitung 24a mit einer Mehrzahl von Speicherzellen verbun­ den. Die andere Bitleitung 25 in jedem Bitleitungspaar weist demge­ genüber im ersten Speicherzellenfeldblock 50a eine Einschichtstruk­ tur mit der ersten Bitleitung 25b und im zweiten Speicherzellenfeld­ block 50b eine Zweischichtstruktur mit der ersten Bitleitung 25b und der zweiten Bitleitung 25a auf. Die zweite Bitleitung 25a ist mit einer Mehrzahl von Speicherzellen verbunden. Jede Bitleitung 25 er­ streckt sich zwischen den zwei Blöcken im wesentlichen gerade und ist parallel zur anderen Bitleitung 24 des Bitleitungspaares. Das Layout der Speicherzellen im Speicherzellenfeld stimmt im wesentli­ chen mit dem der ersten Ausführungsform überein und wird daher nicht beschrieben.

Die Fig. 16A und 16B zeigen die Verbindungsstruktur im Grenzbereich zwischen den ersten und zweiten Speicherzellenfeldblöcken 50a und 50b. In jedem Block sind die zweiten Bitleitungen 24a und 25a der Bitleitungen in den unteren Schichten angeordnet und die ersten Bit­ leitungen 24b und 25b befinden sich in den oberen Schichten. Das planare Layout der Bitleitungen in diesem Speicherzellenfeld stimmt mit dem in Fig. 8 der ersten Ausführungsform überein.

Natürlich können die oben beschriebenen Strukturen der Kondensatoren in der ersten und zweiten Ausführungsform auf die Kondensatoren der dritten Ausführungsform angewandt werden. Obwohl im Hinblick auf die Kondensatoren die oben beschriebenen Ausführungsformen eine Kombina­ tion aus Stapel- und Grabenkondensator (erste Ausführungsform) bzw. Grabenkondensator (zweite Ausführungsform) benutzen, kann die Ein­ richtung natürlich auch nur Stapelkondensatoren verwenden.

Wie oben beschrieben worden ist, sind in der DRAM-Einrichtung ent­ sprechend der Erfindung die Wortleitungen, die die Gate-Elektroden der Transfergattertransistoren bilden, in einer Weise angeordnet, daß sie sich in der Form eines Gitters kreuzen. Außerdem werden die jeweiligen Source/Drain-Bereiche mittels einer Selbstausrichtung be­ züglich der Wortleitungen gebildet. Außerdem wird jeder der ersten Source/Drain-Bereiche gemeinsam von den Speicherzellen für vier Bits benutzt und ist über den einen Bitleitungskontakt mit der Bitleitung verbunden. Daher können die Kanallängen der Transfergattertransisto­ ren besser kontrolliert und bei der DRAM-Einrichtung eine hohe Inte­ gration erzielt werden.

Claims (7)

1. DRAM-Einrichtung mit einem Speicherzellenfeld, das eine Mehrzahl von Speicherzellen zum Speichern von Speicherinformation in einer minimalen Einheit auf der Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps aufweist, dadurch gekennzeichnet, daß die Einrichtung,
die Speicherzellen, die jeweils einen Transfergattertransistor (14) und einen Kondensator (3) aufweisen,
die Transfergattertransistoren, die jeweils eine Gate-Elektrode (20a) mit einem Teil einer Wortleitung (20a), die sich auf der Hauptoberfläche des Halbleitersubstrats (7) mit einer dazwischen be­ findlichen Isolierschicht (14) erstreckt, und erste und zweite Stör­ stellenbereiche (11, 13) eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat in einem vorbestimmten Abstand voneinander gebil­ det und bezüglich der Gate-Elektrode selbstausgerichtet sind, auf­ weisen,
die Kondensatoren, die jeweils mit dem zweiten Störstellenbereich (11) im Transfergattertransistor verbunden sind und sich über die Gate-Elektrode erstrecken, wobei
die Transfergattertransistoren so angeordnet sind, daß der jeweilige erste Störstellenbereich von vier Transfergattertransistoren, deren zweite Störstellenbereiche symmetrisch und gleichmäßig um den ersten Störstellenbereich angeordnet sind, gemeinsam benutzt wird,
die Wortleitungen, die senkrecht zu den benachbarten Wortleitungen angeordnet und kontinuierlich zu den Transfergattertransistoren sind, und
Bitleitungen (24, 25), die mit den ersten Störstellenbereichen ver­ bunden sind, die jeweils von vier Transfergattertransistoren gemein­ sam benutzt werden, und sich geneigt zu den Wortleitungen erstrecken, umfaßt.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kon­ densatoren (3) Abschnitte aufweisen, die sich über Isolierschichten (15) erstrecken, die auf den Wortleitungen (20a) gebildet sind.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Gräben (8) in Abschnitten der zweiten Störstellenbereiche (11) ge­ bildet sind und die Kondensatoren Abschnitte mit einer ersten Elek­ trodenschicht (6), die innerhalb der Gräben gebildet ist, einer di­ elektrischen Schicht (10), die auf der Oberfläche der ersten Elek­ trodenschicht gebildet ist, und eine zweite Elektrodenschicht (18), die auf der Oberfläche der dielektrischen Schicht gebildet ist, auf­ weisen.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die er­ ste Elektrodenschicht des Kondensators eine polykristalline Silizi­ umschicht aufweist, die auf der inneren Oberfläche des Grabens ge­ bildet ist.

5. DRAM-Einrichtung mit einem Speicherzellenfeld, das eine Mehrzahl von Speicherzellen zum Speichern von Speicherinformation in einer minimalen Einheit auf der Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps aufweist, dadurch gekennzeichnet, daß die Einrichtung
die Speicherzellen, die jeweils einen Transfergattertransistor (14) und einen Kondensator (3) aufweisen,
die Transfergattertransistoren, die jeweils eine Gate-Elektrode (20a) mit einem Teil einer Wortleitung (20a) aufweisen und sich auf der Hauptoberfläche des Halbleitersubstrats (7) mit einer dazwischen befindlichen Isolierschicht (14) erstrecken, und erste und zweite Störstellenbereiche (11, 13) eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat in einem vorbestimmten Abstand voneinander ge­ bildet und bezüglich der Gate-Elektrode selbstausgerichtet sind, aufweisen,
die Kondensatoren, die jeweils mit dem zweiten Störstellenbereich (11) im Transfergattertransistor verbunden sind und sich über die Gate-Elektrode erstrecken,
das Speicherzellenfeld (50) mit einem ersten Bereich (50a) und ei­ nem zweiten Bereich (50b), die voneinander getrennt sind,
eine Verstärkereinrichtung (53), die benachbart zum Speicherzellen­ feld angeordnet ist, und
ein Paar von Bitleitungen (24, 25), die mit der Verstärkereinrich­ tung verbunden sind und sich in derselben Richtung von der Verstär­ kereinrichtung in das Speicherzellenfeld erstrecken, umfaßt, wobei eine Bitleitung (24) des Paares von Bitleitungen eine erste Leiter­ schicht (24b), die sich durch den ersten Bereich (50a) und den zwei­ ten Bereich (50b) im Speicherzellenfeld erstreckt, und eine zweite Leiterschicht (24a), die im ersten Bereich gebildet ist, aufweist, deren eines Ende mit der ersten Leiterschicht verbunden und die mit den ersten Störstellenbereichen der Transfergattertransistoren in den Speicherzellen verbunden ist, die im ersten Bereich angeordnet sind, und
die andere Bitleitung (25) des Paares von Bitleitungen eine dritte Leiterschicht (25b), die sich durch den ersten Bereich (50a) und den zweiten Bereich (50b) im Speicherzellenfeld erstreckt, und eine vierte Leiterschicht (25a), die im zweiten Bereich gebildet ist, aufweist, deren eines Ende mit der dritten Leiterschicht verbunden ist und die mit den ersten Störstellenbereichen der Transfergatter­ transistoren in den Speicherzellen verbunden ist, die im zweiten Be­ reich gebildet sind.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß sich ein Paar der Bitleitungen (24, 25) parallel zueinander erstreckt und die erste Leiterschicht (24b) der einen Bitleitung (24) und die dritte Leiterschicht (25b) der anderen Bitleitung (25) einander im Grenzbe­ reich zwischen dem ersten Bereich (50a) und dem zweiten Bereich (50b) im Speicherzellenfeld kreuzen.

7. Einrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Speicherzellenfeld (1) einen rechteckigen planaren Bereich auf­ weist, die Wortleitungen sich in einer Richtung erstrecken, die die Bitleitungen geneigt kreuzt, und die Wortleitungen mit einer Speicherzellen-Auswahleinrichtung (51a, 51b) verbunden sind, die entlang der Seite des Speicherzellenfeldes angeordnet sind, die sich von der Seite, die der Verstärkereinrichtung benachbart ist, unter­ scheidet.