DE4139490A1 - Bicmos-vorrichtung und verfahren zur herstellung derselben - Google Patents

Bicmos-vorrichtung und verfahren zur herstellung derselben

Info

Publication number
DE4139490A1
DE4139490A1 DE4139490A DE4139490A DE4139490A1 DE 4139490 A1 DE4139490 A1 DE 4139490A1 DE 4139490 A DE4139490 A DE 4139490A DE 4139490 A DE4139490 A DE 4139490A DE 4139490 A1 DE4139490 A1 DE 4139490A1
Authority
DE
Germany
Prior art keywords
region
regions
stage
conductivity type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE4139490A
Other languages
English (en)
Inventor
Myung Sung Kim
Jong Gook Kim
Hyun Soo Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4139490A1 publication Critical patent/DE4139490A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Description

Die vorliegende Erfindung bezieht sich auf eine BICMOS-Vorrichtung sowie auf ein Verfahren zur Herstellung derselben, bei denen sowohl ein Bipolartransistor, als auch ein CMOS-Transistor im gleichen Chip untergebracht sind. Sie bezieht sich insbesondere auf eine BICMOS-Vorrichtung sowie auf ein Verfahren zur Herstellung derselben, mit dem ein hohes Leistungsergebnis und eine hohe Integrationsdichte durch Herstellen von CMOS-Transistoren mit zweistufigen Polysilizium-Gates und von selbstjustierenden Bipolartransistoren erzielt werden.
In neuerer Zeit sind Halbleitervorrichtungen entwickelt worden, die verschiedene Funktionen durch Herstellen von Halbleiterelementen unterschiedlicher Funktion und unterschiedlicher Versorgungsspannung auf dem gleichen Chip aufweisen, wobei die Tendenz nach höheren Betriebsgeschwindigkeiten und weiterer Miniaturisierung geht.
Als typisches Beispiel sei die BICMOS-Vorrichtung genannt, die auf einem einzigen Chip sowohl den CMOS-Transistor, der eine hohe Integrationsdichte bei niedrigem Leistungsverbrauch aufweist, als auch den Bipolartransistor trägt, der den Hochgeschwindigkeitsbetrieb ermöglicht und eine hohe Ausgangstreiberkapazität besitzt.
Da die BICMOS-Vorrichtungen die CMOS-Transistoren in inneren Logikkreisen, und die Bipolartransistoren in peripheren Kreisen einsetzen, können viele Vorteile, wie beispielsweise der niedrige Leistungsverbrauch, die hohe Integrationsdichte und der Hochgeschwindigkeitsbetrieb, auf einfache Weise erreicht werden.
Daher breitet sich die Verwendung der BICMOS-Vorrichtungen mehr und mehr aus.
Über eine konventionelle BICMOS-Vorrichtung wurde im Jahre 1990 berichtet (IEEE BCTM Conference Digest pp. 78-81). Bei ihr ist die Treiberkapazität groß, weil ein vertikaler PNP-Bipolartransistor eine schmale Basis besitzt.
Da weiter die Epitaxieschicht dünn ausgeführt ist, um die Betriebsgeschwindigkeit zu erhöhen, ist die Betriebsspannung klein.
Die Integrationsdichte ist jedoch gering, weil die Emitterbereiche auf den NPN- und PNP-Bipolartransistoren durch ein nicht selbstjustierendes Verfahren hergestellt werden.
Ein weiteres Beispiel für die BICMOS-Vorrichtung wurde 1990 veröffentlicht (IEEE BCTM Conference Digest pp. 82-85), wobei die Stromverstärkung des Bipolartransistors groß, aber die Betriebsgeschwindigkeit klein ist.
Es ist ein Ziel der vorliegenden Erfindung, eine BICMOS-Vorrichtung hoher Betriebsgeschwindigkeit und hoher Integrationsdichte zu schaffen.
Ein weiteres Ziel der Erfindung besteht in der Schaffung eines Verfahrens zur Herstellung einer solchen BICMOS-Vorrichtung.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine BICMOS-Vorrichtung geschaffen, die folgende Komponenten aufweist: einen ersten MOS-Transistor, der einen zweiten und einen sechsten Bereich eines ersten Leitungstyps umfaßt, wobei diese Bereiche auf einem ersten Abschnitt eines Halbleitersubstrates des ersten Leitungstyps angebracht sind; Source- und Drainbereiche eines zweiten Leitungstyps, die auf dem genannten sechsten Bereich angebracht und durch einen Kanalbereich getrennt sind; ein Gate, das eine erste und eine zweite Polysiliziumschicht und eine erste metallische Silizidschicht umfaßt, wobei diese Schichten nach dem Aufwachsen des Gateoxyds auf dem Kanalbereich aufgebracht werden, und wobei metallische Elektroden auf dem Gate-, Source- und Drainbereich erzeugt werden; einen zweiten MOS-Transistor, mit einem dritten und einem siebten Bereich eines zweiten Leitungstyps, der auf einem zweiten Abschnitt des Halbleitersubstrates des ersten Leitungstyps angebracht ist, einen Source- und einen Drainbereich des ersten Leitungstyps aufweist und die gleiche Struktur wie der erste MOS-Transistor besitzt; einen vertikalen ersten Bipolartransistor, der einen vierten und einen achten Bereich des ersten Leitungstyps aufweist, wobei die Bereiche auf einem dritten Abschnitt des Halbleitersubstrates aufgebracht sind; ein Feldoxyd, das auf dem siebten Bereich aufgebracht ist; einen Kollektorbereich des ersten Leitungstyps, der auf einer Seite des Feldoxyds aufgebracht ist und mit dem genannten vierten Bereich verbunden ist; einen eigenleitenden Basisbereich des zweiten Leitungstyps, der auf der anderen Seite des Feldoxyds angebracht ist, und störstellenleitende Basisbereiche des zweiten Leitungstyps, die auf beiden Seiten des eigenleitenden Basisbereiches angebracht sind; einen Emitterbereich des ersten Leitungstyps, der zwischen den Störstellenleitenden Basisbereichen hergestellt ist; eine Basiselektrode mit einer zweiten Polysiliziumschicht und einer ersten metallischen Silizidschicht, wobei die Elektrode auf den störstellenleitenden Basisbereichen aufgebracht ist; Emitter- und Kollektorelektroden mit einer dritten Polysiliziumschicht und einer zweiten metallischen Silizidschicht, wobei die Elektroden jeweils auf den Emitter- und Kollektorbereichen angebracht sind; Metallelektroden, die auf der Emitterelektrode, der Basiselektrode und der Kollektorelektrode hergestellt sind; einen zweiten Bipolartransistor, der einen fünften und einen neunten Bereich des zweiten Leitungstyps auf einem vierten Abschnitt des Halbleitersubstrates aufweist, das einen dem Leitungstyps des vertikalen ersten Bipolartransistors entgegengesetzten Leitungstyp besitzt; Emitter- und Kollektorelektroden, die die zweite Polysiliziumschicht und die erste metallische Silizidschicht umfassen; eine Basiselektrode, die die dritte Polysiliziumschicht und die zweite metallische Silizidschicht umfaßt; und Metallelektroden, die auf der Emitterelektrode, der Kollektorelektrode und der Basiselektrode aufgebracht sind.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zu Herstellung der BICMOS-Vorrichtung geschaffen, das folgende Stufen aufweist: eine erste Stufe zur Herstellung eines zweiten und vierten Bereiches eines ersten Leitungstyps und eines dritten und fünften Bereiche eines zweiten Leitungstyps auf einem Halbleitersubstrat des ersten Leitungstyps; einen zweiten Schritt zur Herstellung einer Epitaxieschicht auf dem Halbleitersubstrat; eine dritte Stufe zur Herstellung eines sechsten und achten Bereiches des ersten Leitungstyps und eines siebten und neunten Bereiches des zweiten Leitungstyps auf der Epitaxieschicht; eine vierte Stufe zur Herstellung von Kanalsperren zwischen dem sechsten und siebten Bereich und zwischen dem achten und neunten Bereich, und zur Herstellung eines Feldoxyds auf dem vorbestimmten Abschnitt des achten und neunten Bereiches; eine fünfte Stufe zur Herstellung von Kollektorbereichen des ersten und des zweiten Leitungstyps auf dem achten und neunten Bereich und in Kontakt mit dem vierten und fünften Bereich; eine sechste Stufe zum aufeinanderfolgenden Aufbringen eines Gateoxyds und einer ersten polykristallinen Siliziumschicht auf der gesamten Oberfläche der Struktur; eine siebte Stufe zur Herstellung jeweils eines eigenleitenden Basisbereiches des ersten und des zweiten Leitungstyps auf der anderen Seite der Feldoxydschichten auf dem achten und neunten Bereich; eine achte Stufe zur Beseitung der Gateoxydschicht und der ersten Polysiliziumschicht auf dem achten und neunten Bereich; eine neunte Stufe zur Herstellung von Gates des ersten und des zweiten MOS-Transistors, der Basiselektrode des ersten Bipolartransistors und der Emitter- und Kollektorelektroden des zweiten Bipolartransistors durch ein herkömmliches fotolithografisches Verfahrens nach Herstellen einer zweiten Polysiliziumschicht, einer ersten metallischen Silizidschicht und einer ersten Isolierschicht auf der gesamten Oberfläche der Struktur; eine zehnte Stufe zum Implantieren von Störionen des zweiten Leitungstyps zur Herstellung der Source- und Drainbereiche des ersten MOS-Transistors im sechsten Bereich, und Implantieren von Störionen des ersten Leitungstyps zur Bildung der Source- und Drainbereich des zweiten MOS-Transistors im siebten Bereich; eine elfte Stufe zur Bildung einer zweiten Isolierschicht auf dem ersten und zweiten MOS-Transistor; eine zwölfte Stufe zur Herstellung jeweils einer Emitter- und Kollektorelektrode des ersten Bipolartransistors und einer Basiselektrode des zweiten Bipolartransistors, unter Benutzung einer dritten Polysiliziumschicht und einer zweiten metallischen Silizidschicht; eine dreizehnte Stufe zur Herstellung der Source- und Drainbereiche des ersten und zweiten MOS-Transistors und des Emitters, und des äußeren Basisbereiches des ersten und zweiten Bipolartransistors durch Diffusion der implantierten Störionen des zweiten und ersten Leitungstyps jeweils des sechsten und siebten Bereiches; und eine vierzehnte Stufe zur Herstellung von Metallelektroden nach Anbringen einer dritten Isolierschicht und zur Herstellung von Kontaktlöchern.
Nachfolgend wird der wesentliche Gegenstand der Figuren kurz beschrieben.
Fig. 1 stellt eine Querschnittsansicht einer BICMOS-Vorrichtung gemäß der vorliegenden Erfindung dar; und
Fig. 2(A) bis 2(H) stellen Querschnittsansichten zur Erläuterung des Verfahrens der Herstellung der BICMOS-Vorrichtung gemäß der vorliegenden Erfindung dar.
Nunmehr wird die Erfindung im einzelnen beschrieben.
Fig. 1 stellt eine Querschnittsansicht der BICMOS-Vorrichtung gemäß der vorliegenden Erfindung dar, die NMOS- und PMOS-Transistoren sowie einen NPN-Bipolartransistor und einen vertikalen PNP-Bipolartransistor aufweist.
In Fig. 1 bezeichnen die Abkürzungen NM, PM, NB und PB jeweils nacheinander einen NMOS-Transistorbereich, einen PMOS-Transistorbereich, einen NPN-Bipolartransistorbereich und einen PNP-Vertikal-Bipolartransistorbereich.
In den Abschnitten NM, PM, PB und NB eines P-leitenden Halbleitersubstrates werden jeweils ein hochdotierter zweiter Bereich 3, ein hochdotierter dritter Bereich 5, ein hochdotierter vierter Bereich 7 und ein hochdotierter fünfter Bereich 9 gebildet.
Der zweite und der dritte Bereich 3 und 5 besteht jeweils aus einer P-leitenden und einer N-leitenden vergrabenen Schicht, um das Sperren (latch-up) der NMOS- und PMOS-Transistoren zu verhindern.
Der vierte und fünfte Bereich 7 und 9 werden als vergrabene Schichten jeweils des PNP-Vertikal-Bipolartransistors und des NPN-Bipolartransistors benutzt.
Weiter wird eine erste Schicht 2 zur elektrischen Abtrennung der vierten Schicht 7 gebildet.
Auf dem zweiten, dritten, vierten und fünften Bereich 3, 5, 7 und 9 wird jeweils eine Epitaxieschicht aufgewachen, und in dieser Epitaxieschicht werden ein sechster, siebter, achter und neunter Bereich 13, 15, 17 und 19 vom gleichen Leitungstyp wie dem des zweiten, dritten, vierten und fünften Bereiches 3, 5, 7 und 9 gebildet.
Zwischen dem sechsten, siebten, achten und neunten Bereich 13, 15, 17 und 19 werden Kanalsperren 21 angebracht.
Auf diesen Kanalsperren wird eine Feldoxydschicht 23 aufgebracht, um jeden Transistor elektrisch zu isolieren.
Anschließend werden im sechsten Bereich 13 metallische Elektroden 95 auf den Source- und Drainbereichen 75 des NMOS-Transistors hergestellt.
Zwischen den Source- und Drainbereichen 75 werden nach Herstellung einer Gateoxydschicht 31 ein Gate 45, bestehend aus ersten und zweiten Polysiliziumschichten 33 und 39, und eine erste metallische Silizidschicht 41 gebildet.
Die erste Polysiliziumschicht 33 mit einer Dicke von 300 bis 500 Å hat den Zweck, die Veränderung der Schwellenspannung aufgrund der Diffusion der in der zweiten Polysiliziumschicht 39 enthaltenen Störatome in den Kanalbereich zu verhindern, während die metallische Silizidschicht 41 aus WSi2 oder TiSi2 mit einer Dicke von 1000 bis 2000 Å die Leitfähigkeit des Gitters 43 verbessert.
Weiter werden an beiden Seiten des Gates 45 Seitenwände 59 aus SiO2 gebildet, und auf dem Gate wird eine erste Isolierschicht 43 angebracht.
Weiter wird auf der gesamten Oberfläche der Struktur mit Ausnahme der Metallelektrode 95 eine erste Isolierschicht 93 aufgebracht.
Zum anderen wird im siebten Bereich 15 der PMOS-Transistor hergestellt.
Der PMOS-Transistor ist der gleiche wie der im sechsten Bereich 13 hergestellte NMOS-Transistor, mit der Ausnahme, daß die Source- und Drainbereiche den entgegengesetzten Leitungstyp wie diejenigen des NMOS-Transistors aufweisen.
Auf der Oberfläche des achten Bereiches 17 werden ein eigenleitender bzw. intrinsischer Basisbereich 35 mit N-Übergang des vertikalen PNP-Bipolartransistors sowie ein hochdotierter Kollektorbereich 37 mit P-Übergang erzeugt, wobei die Bereiche vom eigenleitenden Basisbereich 35 durch das Feldoxyd 23 getrennt sind.
Auf der Oberfläche des Kollektorbereiches 27 wird weiter ein hochdotierter Kollektorkontaktbereich 83 gebildet, um den Kontaktwiderstand herabzusetzen.
Zu beiden Seiten des eigenleitenden Basisbereiches 35 werden hochdotierte störstellenleitende bzw. extrinsische Basisbereiche 79 mit N-Übergang gebildet, und auf diesen störstellenleitenden Basisbereichen sind Basiselektroden 49 aufgebracht, welche die zweite Polysiliziumschicht 39 und die erste metallische Silizidschicht 41 umfassen.
Die Seitenwand 59 und die erste Isolierschicht 43 sind an der Seite sowie oben auf der Basiselektrode 49 angebracht, während ein selbstjustierter, hochdotierter P-leitender Emitterbereich 81 unter einer Emitterelektrode 87 angebracht ist.
Desgleichen werden auf der Oberfläche des neunten Bereiches 19 ein eigenleitender Basisbereich 37, ein Emitterbereich 87, ein Kollektorbereich 29, ein störstellenleitender Basisbereich 85 und ein Kollektorkontaktbereich 90 des NPN-Bipolartransistors gebildet.
Auf dem Emitterbereich 89 ist eine Emitterelektrode 51, bestehend aus der zweiten Polysiliziumschicht 39 und der ersten metallischen Silizidschicht 41, aufgebracht, während auf der Emitterelektrode 51 eine Basiselektrode 91 aufgebracht ist, die in Kontakt mit dem störstellenleitenden Basisbereich 85 steht und elektrisch durch die Seitenwände 59 und die erste Isolierschicht 43 abgetrennt ist.
Die Basiselektrode 91 besteht aus der dritten Polyiliziumschicht 71 und der zweiten metallischen Silizidschicht 73, während der Emitterbereich 87 und der störstellenleitende Basisbereich 85 durch die Emitterelektrode 51 und die Basiselektrode 91 selbstjustiert sind. Auf dem Kollektorbereich 29 ist eine Kollektorelektrode 53, bestehend aus der zweiten Polysiliziumschicht 39 und der ersten metallischen Silizidschicht 41, aufgebracht.
Die Fig. 2(A) bis 2(H) veranschaulichen den Verfahrensablauf der Herstellung der BICMOS-Vorrichtung gemäß Fig. 1.
Bezugnehmend auf Fig. 2(A) werden nach der Herstellung des N-leitenden ersten Bereiches zwei auf dem vorbestimmten Abschnitt des P-leitenden (100) Halbleitersubstrates mit einem spezifischen Widerstandswert von 2 bis 20 Ohm·cm der hochdotierte P-leitende zweite und vierte Bereich 3 und 4 sowie der hochdotierte N-leitende dritte und fünfte Bereich 5 und 9 mit Hilfe des herkömmlichen Doppelschachtverfahrens (twin well process) hergestellt.
Der vierte Bereich 7 wird durch den ersten Bereich 2 wie eine Insel vom Halbleitersubstrat 1 getrennt. Als nächstes wird die undotierte Epitaxieschicht 11 von 1 bis 2 µm auf dem zweiten, dritten, vierten und fünften Bereich 3, 5, 7 und 9 aufgebracht.
Bezugnehmend auf Fig. 2(B) werden der leicht dotierte P-leitende sechste und achte Bereich 13 und 14 sowie der leicht dotierte, N-leitende siebte und neunte Bereich 15 und 17 auf der Epitaxieschicht 11 in der gleichen Weise aufgebracht wie im Falle des zweiten, dritten, vierten und fünften Bereiches 3, 5, 7 und 9.
Anschließend werden die Feldoxydschicht 23 und die Kanalsperre 21 zwischen dem sechsten, siebten, achten und neunten Bereich 13, 15, 17 und 19 gebildet. Gleichzeitig wird das Feldoxyd auch auf dem vorbestimmten Abschnitt des achten und neunten Bereiches 17 und 19 angebracht.
Bezugnehmend auf Fig. 2(C) werden nach der Herstellung einer schützenden Oxydschicht 25 von 400 bis 600 Å auf der gesamten Oberfläche der Struktur die Kollektorbereiche 27 und 29 des vertikalen PNP-Bipolartransistors und des NPN-Bipolartransistors auf den vorbestimmten Abschnitten jeweils des achten und neunten Bereiches 17 und 19 aufgebracht. Die Kollektorbereiche 27 und 29 werden durch zweimaliges Fotomaskieren und zweimalige Ionenimplantation mit nachfolgendem Glühen hergestellt. Mit anderen Worten werden die Kollektorbereiche 25 und 27 in den folgenden Verfahrensstufen hergestellt: Bilden eines Fotolacküberzuges auf der schützenden Oxydschicht 25; Aussetzen des vorbestimmten Abschnittes der schützenden Oxydschicht 25 auf dem achten Bereich 17 der Bemusterung durch das herkömmliche fotolithografische Verfahren; Implantieren P-leitender Störionen; Beseitigen des Fotolackes; Neuüberziehen mit Fotolack; Aussetzen des vorbestimmten Abschnittes der Einwirkung der Störionen; und Beseitigen des Fotolackes. Bei diesem Verfahren werden P-leitende Störionen, wie beispielsweise Bor, und N-leitende Störionen, wie beispielsweise Phosphor, mit einer Energie von etwa 140 KeV und einer Dosis von 5 E14-2 E10 Ionen/cm2 implantiert, wobei die Ionenimplantationsfolge geändert werden kann.
Bezugnehmend auf Fig. 2(D) wird nach dem Beseitigen der schützenden Oxydschicht 25 die Gateoxydschicht 35 von 150 bis 300 Å gebildet. Als nächstes werden P-leitende Störionen, wie beispielsweise Borionen, mit einer Energie von 30 KeV und einer Dosis von 1 E11-1 E13 Ionen/cm2 implantiert, um die Schwellenspannung der NMOS- und PMOS-Transistoren anzupassen. Anschließend werden durch zweimaliges Fotomaskieren und zweimalige Ionenimplantation mit nachfolgendem Glühen die eigenleitenden Basisbereiche 35 und 37 des vertikalen PNP-Bipolartransistors und des NPN-Bipolartransistors jeweils auf dem achten und neunten Bereich 17 und 19 hergestellt. Die eigenleitenden Basisbereiche 35 und 37 des vertikalen PNP-Bipolartransistors werden durch Implantieren N-leitender Störionen, wie beispielsweise Phosphor, mit einer Energie von etwa 60 KeV-100 KeV und einer Dosis von 5 E13-5 E14 Ionen/cm2 hergestellt, während der eigenleitende Basisbereich 37 des NPN-Bipolartransistors durch Ionenimplantation von p-leitenden Störatomen mit einer Energie von 40-100 KeV und einer Dosis von 1 E14-5 E14 Ionen/cm2 erzeugt wird.
Bezugnehmend auf Fig. 2(E) werden die erste Polysiliziumschicht 33 und die Gateoxydschicht 31 auf dem vertikalen PNP-Bipolartransistorbereich (PB-Bereich) und dem NPN-Bipolartransistorbereich (NB-Bereich) beseitigt, und dann wird als nächstes die zweite Polysiliziumschicht 39 von 2000 bis 4000 Å aufgebracht, auf die eine Ionenimplantation von N-leitenden Störatomen folgt, wie beispielsweise Arsen, mit einer Dosis von 6 E15-1 E16 Ionen/cm2. Dann werden auf der gesamten Oberfläche der zweiten Polysiliziumschicht 39 durch das herkömmliche CVD-Verfahren (chemische Dampfbeschichtung) nacheinander die metallische Silizidschicht 41 von 1000 bis 3000 Å und die erste Isolierschicht 43 von 2000 bis 4000 Å aufgebracht. Die erste metallische Silizidschicht 41 besteht auf WSi2 oder TiSi2 und dient zur Verringerung des Kontaktwiderstandes zu den später gebildeten Metallelektroden. Weiter besteht die erste Isolierschicht 43 aus SiO2 oder Si3N4. Als nächstes werden mit Hilfe des herkömmlichen fotolithografischen Verfahrens gleichzeitig die Gateelektroden 45 und 47 der NMOS- und PMOS-Transistoren, die Basiselektrode 49 des vertikalen PNP-Bipolartransistors und die Emitter- und Kollektorelektroden 51 und 53 des NPN-Bipolartransistors hergestellt.
Bezugnehmend auf Fig. 2(F) werden durch Ionenimplantation von N-leitenden Störatomen, wie etwa Phosphor, und P-leitenden Störatomen, wie etwa Bor, im sechsten und siebten Bereich 13 und 15 jeweils die ersten und zweiten ionenimplantierten Bereiche 55 und 57 hergestellt, um die LDD-Struktur (leichdotierte Drainstruktur) des MOS-Transistors zu bilden. Als nächstes werden zu beiden Seiten der Elektroden 45, 47, 49, 51 und 53 die Seitenwände 59 durch Aufbringen einer Oxydschicht von 3000 bis 6000 Å auf der gesamten Oberfläche der Struktur mit Hilfe des herkömmlichen Dampfbeschichtungsverfahrens erzeugt und durch radioaktives Ionenätzen (RIE) wieder entfernt. Dann wird der dritte ionenimplantierte Bereich 61 durch Ionenimplantation von N-leitenden Störatomen, wie beispielsweise Arsen, im sechsten Bereich 13 mit einer Energie von 60 KeV und einer Dosis von 3 E15-7 E15 Ionen/cm2 durch eine Fotolackmaske erzeugt. In gleicher Weise wird der vierte ionenimplantierte Bereich 63 durch Ionenimplantation von P-leitenden Störatomen, wie beispielsweise BF2, mit einer Energie von 60 KeV und einer Dosis von 1 E15-7 E15 Ionen/cm2 im siebten Bereich 15 erzeugt. Gleichzeitig werden der P-leitende fünfte und sechste ionenimplantierte Bereich 65 und 67 im Kollektorbereich 27 des vertikalen PNP-Bipolartransistors sowie im eigenleitenden Basisbereich 37 des NPN-Bipolartransistors gebildet.
Bezugnehmend auf Fig. 2(C) wird die zweite Isolierschicht 69 durch Aufbringen eines Oxyds oder Nitrids von 1000 bis 2000 Å auf der gesamten Oberfläche der Struktur gebildet, wobei die zweite Isolierschicht auf der Oberfläche der PB- und NB-Abschnitte lithografisch beseitigt wird.
Anschließend werden die dritte Polysiliziumschicht 71 von 2000 bis 4000 Å und die zweite metallische Silizidschicht 73 von 1000 bis 2000 Å nacheinander auf der gesamten Oberfläche der Struktur aufgebracht. Bei diesem Verfahren werden die P-leitenden Störionen, wie beispielsweise BF2 oder Bor, mit einer Dosis von 1 E15-5 E15 Ionen/cm2 implantiert.
Die zweite metallische Silizidschicht 73 wird aus dem gleichen Material wie die erste metallische Silizidschicht 41 hergestellt.
Durch konventionelle Glühbehandlung werden die Störatome im ersten bis sechsten Bereich 55, 57, 61, 63, 65 und 67 diffundiert, um den Source- und Drainbereich 75 des NMOS-Transistors, den Source- und Drainbereich 77 des PMOS-Transistors, den Kollektorkontaktbereich 83 des vertikalen PNP-Bipolartransistors und den störstellenleitenden Basisbereich 85 des NPN-Bipolartransistors zu erzeugen.
Dabei werden die Störatome in der zweiten Polysiliziumschicht 45 nach unten diffundiert, wodurch der selbstjustierte, störstellenleitende Basisbereich 79 des vertikalen PNP-Transistors ebenso wie der selbstjustierte Emitterbereich 88 und der Kollektorkontaktbereich 90 des NPN-Bipolartransistors gebildet werden.
Weiter diffundieren die Störatome in der dritten Polysiliziumschicht 71 nach unten und bilden den selbstjustierten Basiskontaktbereich 81 des vertikalen PNP-Transistors. Außerdem werden die NMOS- und PMOS-Transistoren in der LDD-Struktur geschaffen.
Die Emitter- und Kollektorelektroden 87 und 89 des vertikalen PNP-Bipolartransisotors und die Basiselektrode 91 des NPN-Bipolartransistors werden also durch das herkömmliche fotolithografische Verfahren hergestellt.
Bezugnehmend auf Fig. 2(H) wird die dritte Isolierschicht 93 von 3000 bis 5000 Å, die aus dem gleichen Material wie die erste und zweite Isolierschicht 43 und 69 besteht, auf der gesamten Oberfläche der Struktur durch das CVD-Verfahren hergestellt.
Schließlich wird nach der Herstellen der Kontaktlöcher durch die dritte Isolierschicht 93 die Metallelektrode 95 aus Al gebildet.
Wie oben beschrieben, werden die Störatome in der zweiten Polysiliziumschicht nicht bis in den Kanalbereich diffundiert, weil die Gates der NMOS- und PMOS-Transistoren aus der undotierten ersten Polysiliziumschicht und der dotierten zweiten Polysiliziumschicht bestehen, so daß die Veränderung der Schwellenspannung verhindert wird.
Zusätzlich werden die Emitterbereiche des vertikalen PNP- und des NPN-Bipolartransistors durch die selbstjustierte Diffusion gebildet, wodurch die Flächengröße der Halbleitervorrichtung reduziert wird.
Die vorliegende Erfindung verbessert daher die Kennwerte der Vorrichtung durch Stabilisieren der Schwellenspannung der PMOS- und NMOS-Transistoren.
Darüber hinaus verbessert die vorliegende Erfindung nicht nur die Betriebsgeschwindigkeit, sondern sie verringert auch durch die selbstjustierende Bildung der Emitterbereiche die Chipfläche des vertikalen PNP- und des NPN-Bipolartransistors, wodurch eine hohe Integrationsdichte erzielt wird.

Claims (12)

1. BICMOS-Vorrichtung, dadurch gekennzeichnet, daß sie folgende Komponenten aufweist:
  • - einen ersten MOS-Transistor, der einen zweiten und einen sechsten Bereich eines ersten Leitungstyps umfaßt, wobei diese Bereiche auf einem ersten Abschnitt eines Halbleitersubstrates des ersten Leitungstyps angebracht sind;
  • - Source- und Drainbereiche eines zweiten Leitungstyps, die auf dem genannten sechsten Bereich angebracht und durch einen Kanalbereich getrennt sind;
  • - ein Gate, das eine erste und eine zweite Polysiliziumschicht und eine erste metallische Silizidschicht umfaßt, wobei diese Schichten nach dem Aufwachsen des Gateoxyds auf dem Kanalbereich aufgebracht werden, und wobei metallische Elektroden auf dem Gate-, Source- und Drainbereich erzeugt werden;
  • - einen zweiten MOS-Transistor, mit einem dritten und einem siebten Bereich eines zweiten Leitungstyps, der auf einem zweiten Abschnitt des Halbleitersubstrates des ersten Leitungstyps angebracht ist, einen Source- und einen Drainbereich des ersten Leitungstyps aufweist und die gleiche Struktur wie der erste MOS-Transistor besitzt;
  • - einen vertikalen ersten Bipolartransistor, der einen vierten und einen achten Bereich des ersten Leitungstyps aufweist, wobei die Bereiche auf einem dritten Abschnitt des Halbleitersubstrates aufgebracht sind;
  • - ein Feldoxyd, das auf dem siebten Bereich aufgebracht ist;
  • - einen Kollektorbereich des ersten Leitungstyps, der auf einer Seite des Feldoxyds aufgebracht ist und mit dem genannten vierten Bereich verbunden ist;
  • - einen eigenleitenden Basisbereich des zweiten Leitungstyps, der auf der anderen Seite des Feldoxyds angebracht ist, und störstellenleitende Basisbereiche des zweiten Leitungstyps, die auf beiden Seiten des eigenleitenden Basisbereiches angebracht sind;
  • - einen Emitterbereich des ersten Leitungstyps, der zwischen den störstellenleitenden Basisbereichen hergestellt ist;
  • - eine Basiselektrode mit einer zweiten Polysiliziumschicht und einer ersten metallischen Silizidschicht, wobei die Elektrode auf den störstellenleitenden Basisbereichen aufgebracht ist;
  • - Emitter- und Kollektorelektroden mit einer dritten Polysiliziumschicht und einer zweiten metallischen Silizidschicht, wobei die Elektroden jeweils auf den Emitter- und Kollektorbereichen angebracht sind;
  • - Metallelektroden, die auf der Emitterelektrode, der Basiselektrode und der Kollektorelektrode hergestellt sind;
  • - einen zweiten Bipolartransistor, der einen fünften und einen neunten Bereich des zweiten Leitungstyps auf einem vierten Abschnitt des Halbleitersubstrates aufweist, das einen dem Leitungstyps des vertikalen ersten Bipolartransistors entgegengesetzten Leitungstyp besitzt;
  • - Emitter- und Kollektorelektroden, die die zweite Polysiliziumschicht und die erste metallische Silizidschicht umfassen;
  • - eine Basiselektrode, die die dritte Polysiliziumschicht und die zweite metallische Silizidschicht umfaßt; und
  • - Metallelektroden, die auf der Emitterelektrode, der Kollektorelektrode und der Basiselektrode aufgebracht sind.
2. BICMOS-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der ersten Polysiliziumschicht 300 bis 600 Å beträgt.
3. BICMOS-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Bipolartransistor einen ersten Bereich des zweiten Leitungstyps aufweist, der den zweiten Bereich umgibt.
4. BICMOS-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß beim ersten Bipolartransistor der Emitterbereich zur Basiselektrode selbstjustierend ist.
5. BICMOS-Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß beim zweiten Bipolartransistor der störstellenleitende Basisbereich zur Emitterelektrode selbstjustierend ist.
6. Verfahren zur Herstellung einer BICMOS-Vorrichtung, dadurch gekennzeichnet, daß es folgende Stufen aufweist:
  • - eine erste Stufe zur Herstellung eines zweiten und vierten Bereiches eines ersten Leitungstyps und eines dritten und fünften Bereiche eines zweiten Leitungstyps auf einem Halbleitersubstrat des ersten Leitungstyps;
  • - einen zweiten Schritt zur Herstellung einer Epitaxieschicht auf dem Halbleitersubstrat;
  • - eine dritte Stufe zur Herstellung eines sechsten und achten Bereiches des ersten Leitungstyps und eines siebten und neunten Bereiches des zweiten Leitungstyps auf der Epitaxieschicht;
  • - eine vierte Stufe zur Herstellung von Kanalsperren zwischen dem sechsten und siebten Bereich und zwischen dem achten und neunten Bereich, und zur Herstellung eines Feldoxyds auf dem vorbestimmten Abschnitt des achten und neunten Bereiches;
  • - eine fünfte Stufe zur Herstellung von Kollektorbereichen des ersten und des zweiten Leitungstyps auf dem achten und neunten Bereich und in Kontakt mit dem vierten und fünften Bereich;
  • - eine sechste Stufe zum aufeinanderfolgenden Aufbringen eines Gateoxyds und einer ersten polykristallinen Siliziumschicht auf der gesamten Oberfläche der Struktur;
  • - eine siebte Stufe zur Herstellung jeweils eines eigenleitenden Basisbereiches des ersten und des zweiten Leitungstyps auf der anderen Seite der Feldoxydschichten auf dem achten und neunten Bereich;
  • - eine achte Stufe zur Beseitung der Gateoxydschicht und der ersten Polysiliziumschicht auf dem achten und neunten Bereich;
  • - eine neunte Stufe zur Herstellung von Gates des ersten und des zweiten MOS-Transistors, der Basiselektrode des ersten Bipolartransistors und der Emitter- und Kollektorelektroden des zweiten Bipolartransistors durch ein herkömmliches fotolithografisches Verfahrens nach Herstellen einer zweiten Polysiliziumschicht, einer ersten metallischen Silizidschicht und einer ersten Isolierschicht auf der gesamten Oberfläche der Struktur;
  • - eine zehnte Stufe zum Implantieren von Störionen des zweiten Leitungstyps zur Herstellung der Source- und Drainbereiche des ersten MOS-Transistors im sechsten Bereich und Implantieren von Störionen des ersten Leitungstyps zur Bildung der Source- und Drainbereich des zweiten MOS-Transistors im siebten Bereich;
  • - eine elfte Stufe zur Bildung einer zweiten Isolierschicht auf dem ersten und zweiten MOS-Transistor;
  • - eine zwölfte Stufe zur Herstellung jeweils einer Emitter- und Kollektorelektrode des ersten Bipolartransistors und einer Basiselektrode des zweiten Bipolartransistors, unter Benutzung einer dritten Polysiliziumschicht und einer zweiten metallischen Silizidschicht;
  • - eine dreizehnte Stufe zur Herstellung der Source- und Drainbereiche des ersten und zweiten MOS-Transistors und des Emitters, und des äußeren Basisbereiches des ersten und zweiten Bipolartransistors durch Diffusion der implantierten Störionen des zweiten und ersten Leitungstyps jeweils des sechsten und siebten Bereiches; und
  • - eine vierzehnte Stufe zur Herstellung von Metallelektroden nach Anbringen einer dritten Isolierschicht und zur Herstellung von Kontaktlöchern.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der ersten Stufe vor der Herstellung des zweiten, dritten, vierten und fünften Bereiches eine Stufe zur Herstellung eines ersten Bereiches des zweiten Leitungstyps an einer Stelle, an der der vierte Bereich gebildet wird, hinzugefügt ist.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die neunte Stufe durch Ionenimplantation von Störatomen des zweiten Leitungstyps nach dem Aufbringen der zweiten Polysiliziumschicht ausgeführt wird.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zehnte Stufe durch Ionenimplantation von Störatomen des ersten Leitungstyps sowohl in einer Kollektorzone des achten Bereiches, als auch in einer eigenleitenden Basiszone des neunten Bereiches in der gleichen Zeit ausgeführt wird, in der die Störionen des ersten Leitungstyps im siebten Bereich implantiert werden.
10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zwölfte Stufe weiter eine zusätzliche Stufe zur Ionenimplantation von Störatomen des ersten Leitungstyps in der dritten Polysiliziumschicht aufweist.
11. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die dreizehnte Stufe dazu dient, mit Hilfe der ersten Polysiliziumschicht die Diffusion der in der zweiten Polysiliziumschicht vorhandenen Störatome des zweiten Leitungstyps bis hinunter in den Kanalbereich zu verhindern.
12. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die dreizehnte Stufe den Emitter- und den Basisbereich des ersten und zweiten Bipolartransistors durch Diffusion von jeweils in die dritte und die zweite Polysiliziumschicht eindotierten Störatomen erzeugt.
DE4139490A 1991-06-27 1991-11-29 Bicmos-vorrichtung und verfahren zur herstellung derselben Ceased DE4139490A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910010768A KR930008018B1 (ko) 1991-06-27 1991-06-27 바이씨모스장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
DE4139490A1 true DE4139490A1 (de) 1993-01-07

Family

ID=19316394

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4139490A Ceased DE4139490A1 (de) 1991-06-27 1991-11-29 Bicmos-vorrichtung und verfahren zur herstellung derselben

Country Status (7)

Country Link
US (1) US5192992A (de)
JP (1) JPH0521726A (de)
KR (1) KR930008018B1 (de)
DE (1) DE4139490A1 (de)
FR (1) FR2678429A1 (de)
GB (1) GB2257296A (de)
IT (1) IT1252138B (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0549055A3 (en) * 1991-12-23 1996-10-23 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device provided with a field effect transistor, and such a semiconductor device
JP3175973B2 (ja) * 1992-04-28 2001-06-11 株式会社東芝 半導体装置およびその製造方法
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP3022689B2 (ja) * 1992-08-31 2000-03-21 日本電気株式会社 バイポーラトランジスタの製造方法
JP2886420B2 (ja) * 1992-10-23 1999-04-26 三菱電機株式会社 半導体装置の製造方法
US5488003A (en) * 1993-03-31 1996-01-30 Intel Corporation Method of making emitter trench BiCMOS using integrated dual layer emitter mask
JPH07297400A (ja) * 1994-03-01 1995-11-10 Hitachi Ltd 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置
DE19523536A1 (de) * 1994-07-12 1996-01-18 Siemens Ag Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
JPH08195399A (ja) * 1994-09-22 1996-07-30 Texas Instr Inc <Ti> 埋込み層を必要としない絶縁された垂直ｐｎｐトランジスタ
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
JPH08172100A (ja) * 1994-12-16 1996-07-02 Mitsubishi Electric Corp 半導体装置
JP3467138B2 (ja) * 1995-03-07 2003-11-17 株式会社リコー 画像形成装置
US5783850A (en) * 1995-04-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Undoped polysilicon gate process for NMOS ESD protection circuits
EP0746033A3 (de) * 1995-06-02 1999-06-02 Texas Instruments Incorporated Verbesserungen in der oder in Bezug auf die Halbleiterherstellung
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US5589414A (en) * 1995-06-23 1996-12-31 Taiwan Semiconductor Manufacturing Company Ltd. Method of making mask ROM with two layer gate electrode
FR2736208B1 (fr) * 1995-06-30 1997-09-19 Motorola Semiconducteurs Procede de fabrication de circuits integres
US5817551A (en) * 1995-08-25 1998-10-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6245604B1 (en) * 1996-01-16 2001-06-12 Micron Technology Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits
US5723893A (en) * 1996-05-28 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
FR2756101B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Procede de fabrication d'un transistor npn dans une technologie bicmos
FR2756100B1 (fr) 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos
FR2756104B1 (fr) * 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
FR2756103B1 (fr) * 1996-11-19 1999-05-14 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos et d'un condensateur
JP3919885B2 (ja) * 1997-06-18 2007-05-30 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2982759B2 (ja) * 1997-08-12 1999-11-29 日本電気株式会社 半導体装置の製造方法
US5911104A (en) * 1998-02-20 1999-06-08 Texas Instruments Incorporated Integrated circuit combining high frequency bipolar and high power CMOS transistors
JP2001203288A (ja) * 2000-01-20 2001-07-27 Mitsubishi Electric Corp 半導体装置の製造方法
KR100431183B1 (ko) * 2001-12-20 2004-05-12 삼성전기주식회사 바이폴라 트랜지스터와 그 제조방법
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US20090127629A1 (en) * 2007-11-15 2009-05-21 Zia Alan Shafi Method of forming npn and pnp bipolar transistors in a CMOS process flow that allows the collectors of the bipolar transistors to be biased differently than the substrate material
US9245755B2 (en) * 2013-12-30 2016-01-26 Texas Instruments Incorporated Deep collector vertical bipolar transistor with enhanced gain

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226852A2 (de) * 1985-12-19 1987-07-01 Toyota Jidosha Kabushiki Kaisha Gerät zur Steuerung des Luft/Kraftstoff-Verhältnisses für eine Brennkraftmaschine
EP0227970A1 (de) * 1985-12-17 1987-07-08 Siemens Aktiengesellschaft Verfahren zum gleichzeitigen Herstellen von selbstjustierten bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
EP0250721A2 (de) * 1986-07-04 1988-01-07 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0325181A2 (de) * 1988-01-19 1989-07-26 National Semiconductor Corporation Verfahren zum Herstellen eines Polysiliciumemitters und eines Polysiliciumgates durch gleichzeitiges Ätzen von Polysilicium auf einem dünnen Gateoxid

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249968A (en) * 1978-12-29 1981-02-10 International Business Machines Corporation Method of manufacturing a metal-insulator-semiconductor utilizing a multiple stage deposition of polycrystalline layers
JPS5987851A (ja) * 1982-11-10 1984-05-21 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法
US4752589A (en) * 1985-12-17 1988-06-21 Siemens Aktiengesellschaft Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate
US4734382A (en) * 1987-02-20 1988-03-29 Fairchild Semiconductor Corporation BiCMOS process having narrow bipolar emitter and implanted aluminum isolation
JPS63244667A (ja) * 1987-03-30 1988-10-12 Mitsubishi Electric Corp バイポ−ラ集積回路の製造方法
JPH01205459A (ja) * 1988-02-10 1989-08-17 Nec Corp バイｃｍｏｓ集積回路とその製造方法
JPH07112024B2 (ja) * 1988-11-10 1995-11-29 株式会社東芝 半導体装置
US5047357A (en) * 1989-02-03 1991-09-10 Texas Instruments Incorporated Method for forming emitters in a BiCMOS process
JP2866389B2 (ja) * 1989-03-20 1999-03-08 株式会社日立製作所 半導体集積回路装置
JPH02246264A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置およびその製造方法
JPH0348457A (ja) * 1989-04-14 1991-03-01 Toshiba Corp 半導体装置およびその製造方法
US5091760A (en) * 1989-04-14 1992-02-25 Kabushiki Kaisha Toshiba Semiconductor device
EP0409041B1 (de) * 1989-07-21 1995-10-11 Texas Instruments Incorporated Methode zur Bildung eines dicken Basis-Oxids bei BICMOS-Prozessen
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0227970A1 (de) * 1985-12-17 1987-07-08 Siemens Aktiengesellschaft Verfahren zum gleichzeitigen Herstellen von selbstjustierten bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
EP0226852A2 (de) * 1985-12-19 1987-07-01 Toyota Jidosha Kabushiki Kaisha Gerät zur Steuerung des Luft/Kraftstoff-Verhältnisses für eine Brennkraftmaschine
EP0250721A2 (de) * 1986-07-04 1988-01-07 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0325181A2 (de) * 1988-01-19 1989-07-26 National Semiconductor Corporation Verfahren zum Herstellen eines Polysiliciumemitters und eines Polysiliciumgates durch gleichzeitiges Ätzen von Polysilicium auf einem dünnen Gateoxid

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE J. Solid-St. Circ., Vol. 25, No. 2, April 1990, S. 410-415 *

Also Published As

Publication number Publication date
IT1252138B (it) 1995-06-05
ITMI913210A1 (it) 1993-05-29
KR930001409A (ko) 1993-01-16
JPH0521726A (ja) 1993-01-29
FR2678429A1 (fr) 1992-12-31
US5192992A (en) 1993-03-09
ITMI913210A0 (it) 1991-11-29
KR930008018B1 (ko) 1993-08-25
GB9210392D0 (en) 1992-07-01
GB2257296A (en) 1993-01-06

Similar Documents

Publication Publication Date Title
DE4139490A1 (de) Bicmos-vorrichtung und verfahren zur herstellung derselben
EP0227970B1 (de) Verfahren zum gleichzeitigen Herstellen von selbstjustierten bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
EP0219641B1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0226892B1 (de) Verfahren zum Herstellen von bipolaren Transistoren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat
EP0256315B1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
DE4123436C2 (de) Halbleitervorrichtung mit einem BiCMOS-Element und zugehöriges Herstellungsverfahren
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE4136406B4 (de) Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung
EP0073942B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
EP0250721B1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
DE2545892A1 (de) Kombiniertes verfahren zur herstellung oxyd-isolierter vertikaler bipolartransistoren und komplementaerer oxyd-isolierter lateraler bipolartransistoren
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE4123434A1 (de) Verfahren zur herstellung einer bipolaren cmos-vorrichtung
DE69530441T2 (de) Eine Methode zur Herstellung von BiCMOS-Halbleiterteilen
EP0135163B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE4041050A1 (de) Integrierter schaltkreis
EP0764982B1 (de) Verfahren zur Herstellung einer integrierten CMOS-Schaltung
EP1692720A2 (de) Komplement re bipolar-halbleitervorrichtung
DE3728849C2 (de) MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben
EP0467081A2 (de) Verfahren zur Herstellung eines Bipolartransistors
DE10138648A1 (de) Verfahren zum parallelen Herstellen eines MOS-Transistors und eines Bipolartransistors
EP0239825B1 (de) Verfahren zur Herstellung einer Bipolartransistorstruktur für Höchstgeschwindigkeitsschaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection