DE4230687A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents
Halbleitereinrichtung und verfahren zu deren herstellungInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine
Halbleitereinrichtung sowie auf ein Verfahren zu deren
Herstellung und insbesondere auf eine verbesserte Halbleiter
einrichtung mit einer Wanne, die von einem Substrat isoliert
und vom gleichen Leitungstyp wie das Substrat ist, so daß die
Wanne und das Substrat einander auch dann nicht beeinflussen
können, wenn eine große Anzahl von Minoritätsladungsträgern
implantiert wird.
Fig. 8 ist eine Querschnittsdarstellung einer herkömmlichen
Halbleitereinrichtung, die eine Wanne mit Zweischicht-Struktur
aufweist. Ein p-Halbleitersubstrat 1 hat an einer Hauptoberflä
che n-Wannen 5 und 6 und eine p-Wanne 2 und eine p-Wanne 3, die
benachbart dazu vorgesehen sind. Außerdem ist in der n-Wanne 6
eine p-Wanne 4 vorgesehen.
Ein dynamischer Direktzugriffsspeicher, wie in Fig. 9 gezeigt,
ist beispielsweise in der p-Wanne 4 gebildet. Wie die Fig. 8
und 9 zeigen, ist die n-Wanne 6 im p-Halbleitersubstrat 1
angeordnet, und die p-Wanne 4 ist in der n-Wanne 6 angeordnet.
Eine Wortleitung 32 ist auf der Hauptoberfläche der p-Wanne 4
vorgesehen. n⁺-Diffusionsschichten 21 (die jeweils nachfolgend
als n⁺-Schicht bezeichnet werden) sind an der Hauptoberfläche
der p-Wanne 4 auf beiden Seiten der Wortleitung 32 vorgesehen.
Ein Speicherknoten 33 ist mit einer der n⁺-Schichten 21
verbunden, und eine Zellplatte 24 ist auf dem Speicherknoten 33
mit einem dazwischengelegten Kondensator-Isolierfilm 36
angeordnet. Eine Bitleitung 31 ist mit der anderen der n⁺-
Schichten 21 verbunden.
Nachfolgend werden die Vorteile der Wanne der Zweischicht-
Struktur nach Fig. 8 beschrieben.
Wie Fig. 8 zeigt, ist die p-Wanne 4 durch Übergänge von den p-
Wannen 2 und 3, die direkt an der Hauptoberfläche des p-
Halbleitersubstrates 1 mit den dazwischengelegten n-Wannen 5
und 6 gebildet sind, getrennt. Im Ergebnis dessen können, da
die p-Wanne 4 kaum mit den p-Wannen 2 und 3 wechselwirkt,
(nicht gezeigte) Bauelemente, die in entsprechenden Wannen
gebildet sind und einander beeinträchtigen, voneinander ge
trennt werden. Auch kann ein Bauelement, das dazu neigt, durch
Implantation von Minoritätsladungsträgern beeinflußt zu werden,
von anderen Vorrichtungselementen getrennt werden. Wenn
beispielsweise in der p-Wanne 4 Minoritätsladungsträger erzeugt
werden, werden diese Minoritätsladungsträger in der n-Wanne 6
absorbiert, weshalb sie nicht die (nicht gezeigten)
Bauelemente, die in den p-Wannen 2 bis 3 gebildet sind und dazu
neigen, durch die Implantation von Minoritätsladungsträgern
beeinflußt zu werden, erreichen.
Obwohl die Wanne der Zweischicht-Struktur die oben
beschriebenen Vorteile hat, hat sie auch die nachfolgend
beschriebenen Nachteile:
Wie Fig. 10 zeigt, absorbiert die n-Wanne 6, wenn eine große
Anzahl von Minoritätsladungsträgern zu einer bestimmten Zeit in
die p-Wanne 4 implantiert werden, eine große Menge der
Minoritätsladungsträger, wodurch ein Ansteigen der
Widerstandskomponente in der n-Wanne 6 bewirkt wird, was zu
einem Spannungsabfall führt. Im Ergebnis dessen wird, wenn ein
Gebiet 6a in der n-Wanne 6 direkt unterhalb der n⁺-Schicht 21
niedriges Potential annimmt, das Gebiet 6a bezüglich des p-
Halbleitersubstrates 1 vorwärts-vorgespannt. Im Ergebnis dessen
wird ein pnp-Transistor eingeschaltet, und zwischen der p-Wanne
4 und dem p-Halbleitersubstrat 1 kommt es zu einer
Beeinflussung.
Wie Fig. 11 zeigt, wird, wenn eine den Wert von 3,3 V
übersteigende Spannung von 4,3 V an die in der Hauptoberfläche
der n-Wanne 5 vorgesehene p⁺-Schicht 22 angelegt wird, eine
große Anzahl von Minoritätsladungsträgern aus der p⁺-Schicht 22
in die n-Wanne 5 eingeführt. In diesem Falle werden durch das
Implantieren von Ladungsträgern mit hohem Potential in die p-
Gebiete 4a, 3a und 1a der p-Wanne 4, der p-Wanne 3 und des p-
Halbleitersubstrates 1, die benachbart zur n-Wanne 5 sind,
Bereiche hohen Potentials erzeugt. Dies bewirkt, daß
beispielsweise die p-Wanne 4 und die n⁺-Schicht 21 in
Vorwärtsrichtung vorgespannt werden und infolgedessen in der
n⁺-Schicht 21 ein Strom fließt und beispielsweise die
Speicherinformation eines DRAM löscht.
Wie oben beschrieben, ist es wahrscheinlich, daß eine
herkömmliche Wanne mit Zweischicht-Struktur durch die
Implantation einer großen Menge von Minoritätsladungsträgern
beeinflußt wird. Wie Fig. 10 zeigt, gibt es verschiedene zu
lösende Probleme, so daß es erforderlich war, die Konzentration
der n-Wanne 6 unter Inkaufnahme eines Übergangs-Durchbruchs
zu erhöhen, um keinen Spannungsabfall zu erzeugen oder die n-
Wanne 6 zuungunsten des Integrationsgrades in kleinere Wannen
aufzuteilen.
Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung
bereitzustellen, bei der Bauelemente, die durch eine
Implantation von Minoritätsladungsträgern beeinflußt werden
oder einander gegenseitig beeinflussen, ausreichend getrennt
bzw. isoliert sind. Insbesondere soll eine
Halbleitereinrichtung mit einer Wanne angegeben werden, die von
einem Substrat isoliert und vom gleichen Leitungstyp wie das
Substrat ist, wobei die Halbleitereinrichtung so ausgebildet
sein soll, daß die Wanne und das Substrat auch dann keiner
gegenseitigen Beeinflussung unterliegen, wenn eine große Menge
von Minoritätsladungsträgern implantiert wird.
Es ist weiter Aufgabe der Erfindung, ein Verfahren zur
Herstellung einer solchen Halbleitereinrichtung anzugeben.
Eine Halbleitereinrichtung entsprechend der Erfindung hat ein
Halbleitersubstrat eines ersten Leitungstyps mit einer
Hauptoberfläche und eine in der Hauptoberfläche des
Halbleitersubstrates vorgesehene erste Wanne des ersten
Leitungstyps. Die Wanne, die Seitenabschnitte und einen
Bodenabschnitt hat, erstreckt sich von der Hauptoberfläche aus.
Die Halbleitereinrichtung ist weiter mit einer zweiten Wanne
eines zweiten Leitungstyps versehen, die in der Hauptoberfläche
des Halbleitersubstrates so angeordnet ist, daß sie die
Seitenabschnitte und den Bodenabschnitt der ersten Wanne
umgibt. Der Boden der zweiten Wanne hat ein Kristalldefektge
biet.
Bei einem Verfahren zur Herstellung einer Halbleitereinrichtung
nach einem weiteren Aspekt der Erfindung wird zuerst ein
Halbleitersubstrat eines ersten Leitungstyps präpariert. Eine
erste Wanne eines ersten Leitungstyps mit Seitenabschnitten und
einen Bodenabschnitt, die sich von der erwähnten Hauptober
fläche aus erstreckt, ist in der Hauptoberfläche des Halblei
tersubstrates vorgesehen. Eine zweite Wanne eines zweiten
Leitungstyps mit Seitenabschnitten und einem Bodenabschnitt,
die die Seitenabschnitte und den Bodenabschnitt der ersten
Wanne umgeben, wird in der Hauptoberfläche des
Halbleitersubstrates angeordnet. Ein Kristalldefektgebiet wird
auf dem Bodenabschnitt der zweiten Wanne angeordnet.
Bei der Halbleitereinrichtung entsprechend der vorliegenden
Erfindung hat der Bodenabschnitt der zweiten Wanne ein
Kristalldefektgebiet. Das Kristalldefektgebiet fängt unnötige
Ladungsträger ein und verringert damit deren Anzahl. Mit
anderen Worten werden, wenn eine große Menge von Minoritäts
ladungsträgern in die erste Wanne des ersten Leitungstyps, die
in der Hauptoberfläche des Halbleitersubstrates vorgesehen ist,
implantiert wird, diese Ladungsträger im am Bodenabschnitt der
zweiten Wanne des zweiten Leitungstyps vorgesehenen Kristall
defektgebiet eingefangen. Im Ergebnis dessen kommt es zu keiner
Beeinflussung zwischen der ersten Wanne des ersten Leitungstyps
und dem Halbleitersubstrat.
Beim Verfahren zur Herstellung einer Halbleitereinrichtung
entsprechend der Erfindung wird ein Kristalldefektgebiet auf
dem Bodenabschnitt der zweiten Wanne gebildet. Das Kristall
defektgebiet fängt unnötige Ladungsträger ein und verringert
damit deren Anzahl. Mit anderen Worten werden bei einer
entsprechend diesem Verfahren hergestellten Halbleitereinrich
tung, wenn in die erste Wanne des ersten Leitungstyps, die in
der Hauptoberfläche des Halbleitersubstrates vorgesehen ist,
eine große Anzahl von Minoritätsladungsträgern implantiert
wird, diese Ladungsträger im Kristalldefektgebiet am
Bodenabschnitt der zweiten Wanne des zweiten Leitungstyps
eingefangen. Im Ergebnis dessen kommt es zu keinen
Beeinflussungen zwischen der ersten Wanne des ersten
Leitungstyps und dem Halbleitersubstrat.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Erläuterung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung einer Halbleiter
einrichtung nach einer Ausführungsform,
Fig. 2 eine Querschnittsdarstellung zur Erklärung von
Funktionen einer Halbleitereinrichtung entsprechend
der Erfindung,
Fig. 3 eine Querschnittsdarstellung einer Halbleiter
einrichtung nach einer weiteren Ausführungsform,
Fig. 4 eine Querschnittsdarstellung einer Halbleiterein
richtung entsprechend einer weiteren Ausführungs
form,
Fig. 5 eine Querschnittsdarstellung einer Halbleiterein
richtung entsprechend einer weiteren Ausführungs
form,
Fig. 6 eine Querschnittsdarstellung einer Halbleiterein
richtung entsprechend einer weiteren Ausführungs
form,
Fig. 7(a) bis 7(d) Querschnittsdarstellungen von Abschnitten einer
Halbleitereinrichtung in jedem Schritt eines
Herstellungsverfahrens nach einer Ausführungsform,
Fig. 8 eine Querschnittsdarstellung einer Halbleiterein
richtung mit einer zweischichtigen Wannenstruktur,
Fig. 9 eine Querschnittsdarstellung eines Beispiels eines
Halbleiterelementes, das in einer Halbleiterein
richtung mit einer zweischichtigen Wannenstruktur
gebildet ist,
Fig. 10 eine Querschnittsdarstellung, die den Nachteil
einer herkömmlichen Halbleitereinrichtung mit einer
zweischichtigen Wannenstruktur zeigt,
Fig. 11 eine Querschnittsdarstellung, die einen weiteren
Nachteil einer herkömmlichen Halbleitereinrichtung
mit einer zweischichtigen Wannenstruktur zeigt, und
Fig. 12 eine Querschnittsdarstellung eines Halbleitersub
strates, auf das die Erfindung angewandt wurde.
Wie Fig. 1 zeigt, ist eine n-Wanne 6 in der Hauptoberfläche
eines p-Halbleitersubstrates 1 angeordnet. Eine n-Wanne 5 ist
benachbart zu der n-Wanne 6 in der Hauptoberfläche des p-
Halbleitersubstrates 1 angeordnet. Außerdem hat das p-Halblei
tersubstrat in der Hauptoberfläche eine benachbart zur n-Wanne
6 angeordnete p-Wanne 2 und eine benachbart zur n-Wanne 5 an
geordnete p-Wanne 3. Eine p-Wanne 4 ist in der n-Wanne 6 ange
ordnet. Die p-Wanne 4, die Seitenabschnitte und einen Bodenab
schnitt hat, erstreckt sich von der Hauptoberfläche aus. Die n-
Wanne 6 ist so angeordnet, daß sie die Seitenabschnitte und den
Bodenabschnitt der p-Wanne 4 umschließt. In den Seiten- und Bo
denabschnitten der n-Wanne 6 ist ein Kristalldefektgebiet 7
derart angeordnet, daß es die p-Wanne 4 umgibt. Das Kristall
defektgebiet 7 ist durch Implantation von n⁺-Dotierungsionen
mit einer Dosis von 3×1013 cm-2 oder mehr gebildet. Das
Kristalldefektgebiet 7 ist ebenfalls durch Implantation von
Elementen mit einer Dosis von mindestens 3×1013 cm-2 aus der
aus Si, O, F und C bestehenden Gruppe, die nicht zum
Leitungstyp beitragen, gebildet.
Die p-Wanne 4 kann beispielsweise mit einem dynamischen
Direktzugriffsspeicher versehen sein, und die n-Wanne 5 kann
mit einem p-Kanal-Transistor versehen sein. Die dazugehörige
Beschreibung wird später gegeben.
Nachfolgend wird der Betrieb beschrieben.
Wie Fig. 2 zeigt, wird, wenn eine n⁺-Schicht 21 ein
niedrigeres Potential (-2,5 V) als dasjenige der p-Wanne 4
(-1,5 V) annimmt, eine große Menge von Minoritätsladungsträger
in die p-Wanne 4 eingeführt, wodurch ein Gebiet mit niedrigem
Potential in einem Abschnitt 6a direkt unterhalb der n⁺-Schicht
21 der n-Wanne 6 erzeugt wird.
Wenn ein pnp-Transistor erzeugt wird, der durch die p-Wanne 4,
die n-Wanne 6 und das p-Substrat 1 gebildet wird, und dieser im
Ein-Zustand ist, werden Minoritätsladungsträger im
Kristalldefektgebiet 7 auf dem Boden der n-Wanne 6 (das einer
Basis entspricht) eingefangen, wodurch die Lebensdauer dieser
Ladungsträger verkürzt wird. Im Ergebnis dessen wird der Be
trieb des pnp-Transistors wesentlich behindert, wodurch die
Leitung zwischen der p-Wanne 4 und dem p-Halbleitersubstrat 1
(oder der p-Wanne 2 oder der p-Wanne 3) unterbrochen wird.
Eine Kristalldefektschicht 7a, die in einem Seitenabschnitt der
n-Wanne 6 gebildet ist, fängt Minoritätsladungsträger ein, die
sich aus der n⁺-Schicht 21 in seitlicher Richtung bewegen, wo
durch durch die an deren Grenze vorhandene n-Wanne 6 aufgrund
desselben Prinzips, wie oben beschrieben, verhindert wird, daß
die p-Wanne 4 und die p-Wanne 3 einander beeinflussen. Wenn die
p⁺-Schicht 22, die in der n-Wanne 5 gebildet ist, ein höheres
Potential als die n-Wanne 5 (3,3 V) annimmt, fließen Minori
tätsladungsträger aus der p⁺-Schicht 22 in die Defektschichten
7b, 7c und 7d an den Seitenabschnitten und dem Bodenabschnitt
der n-Wanne 5. Im Ergebnis dessen wird durch die Kristallde
fektschichten 7b, 7c und 7d die Leitung zwischen der n-Wanne 5
und der p-Wanne 4, zwischen der n-Wanne 5 und dem p-Halblei
tersubstrat 1 und zwischen der n-Wanne 5 und der p-Wanne 3
unterbrochen.
Fig. 3 ist eine Querschnittsdarstellung einer Halbleiterein
richtung nach einer weiteren Ausführungsform der Erfindung. Es
ist hervorzuheben, daß bei der in Fig. 3 gezeigten Ausfüh
rungsform ebenso wie bei anderen Ausführungsformen in anderen
Figuren in der vorliegenden Erfindung die gleichen Teile wie
bei der in Fig. 1 gezeigen Ausführungsform mit den gleichen
Bezugszeichen bezeichnet sind und die gleiche oder eine
ähnliche Beschreibung nicht wiederholt wird. Wie Fig. 3 zeigt,
ist es, wenn der Abstand zwischen der p⁺-Schicht 22 und der p-
Wanne 3 gleich dem oder größer als das Zehnfache(n) des
senkrechten Abstandes zwischen dem Boden der n-Wanne 5 und der
p⁺-Schicht 22 beträgt, nicht erforderlich, eine
Kristalldefektschicht an einem Seitenabschnitt 5a der n-Wanne 5
vorzusehen.
Fig. 4 ist eine Querschnittsdarstellung einer Halbleiterein
richtung nach einer weiteren Ausführungsform. Wie in Fig. 4
gezeigt, ist es, wenn die p⁺-Schicht 22 sowohl von der p-Wanne
3 als auch der p-Wanne 4 entfernt gebildet ist, da es dann
möglich ist, den Fluß von Ladungsträgern, die sich aus der p⁺-
Schicht 22 in seitlicher Richtung ausbreiten, zu ignorieren,
nicht erforderlich, ein Kristalldefektgebiet an den Seitenab
schnitten 5a und 5b der n-Wanne 5 vorzusehen.
Fig. 5 ist eine Querschnittsdarstellung einer Halbleiterein
richtung nach einer weiteren Ausführungsform. Die in Fig. 5
gezeigte Halbleitereinrichtung unterscheidet sich von
derjenigen nach Fig. 3 darin, daß die n-Wanne 5 weggelassen
ist und daß n⁺-Schichten 23 und 24 in einer Lage nahe eines
Endabschnittes der p-Wanne 4 angeordnet sind. Bei einem solchen
Aufbau ist es erforderlich, das Kristalldefektgebiet 7 nicht
nur in einem Bodenabschnitt, sondern auch in den
Seitenabschnitten der n-Wanne 6 zu bilden.
Wie in Fig. 6 gezeigt, ist es, wenn die n-Wanne 6 keine n⁺-
Schicht in einer Lage nahe eines Endabschnittes der p-Wanne 4
hat, nicht erforderlich, ein Kristalldefektgebiet an den
Seitenabschnitten der n-Wanne 6 zu bilden.
Nachfolgend wird ein Verfahren zur Herstellung der Halblei
tereinrichtung nach Fig. 1 unter Bezugnahme auf Fig. 7 be
schrieben.
Wie Fig. 7(a) zeigt, wird auf dem p-Halbleitersubstrat 1 ein
Resistmuster 51 mit einer Öffnung 51a in einem Abschnitt, wo
eine n-Wanne gebildet werden soll, ausgebildet. Unter Nutzung
des Resistmusters 51 als Maske wird Phosphor mit einer Dosis
von 3×1013-1×1016 cm-2 in die Hauptoberfläche des Halb
leitersubstrates 1 mit einer hohen Energie von 1-5 MeV im
plantiert. Ein Bodenabschnitt 31 der n-Wanne wird durch die
Implantation des Phosphors gebildet. Da der Phosphor mit einer
hohen Dosis von 3×1013 bis 1×1016 cm-2 implantiert wird,
wird zu diesem Zeitpunkt das Kristalldefektgebiet 7 im
Bodenabschnitt 31 gebildet.
Das Kristalldefektgebiet 7 wird auch durch Implantation von n-
Dotierungsionen zusammen mit Elementen, die nicht zum Leitungs
typ beitragen, in die Hauptoberfläche des Halbleitersubstrates
1 gebildet. In diesem Falle ist es vorzusehen, daß die Dosis
der n-Dotierungsionen mindestens 1×1012 cm-2 und die
Dotierung der Elemente, die nicht zum Leitungstyp beitragen,
mindestens 3×1013 cm-2 beträgt und daß die n-Dotierungsionen
und die erwähnten Elemente mit einer Implantationsenergie von
1-5 MeV implantiert werden. Das Kristalldefektgebiet 7 kann
auch nach dem folgenden Verfahren gebildet werden: Speziell
wird die n-Wanne 6 durch thermische Diffusion von n-
Dotierungsionen gebildet. Dann werden aus der aus Si, O, F und
c bestehenden Gruppe ausgewählte Elemente, die nicht zum Lei
tungstyp beitragen, unter den Bedingungen einer Dosis von min
destens 3×1013 cm-2 und einer Implantationsenergie von
1-5 MeV in die Hauptoberfläche des Halbleiters implantiert.
Das Kristalldefektgebiet 7 kann auch durch ein solches
Verfahren im Bodenabschnitt der n-Wanne 6 gebildet werden.
Wie Fig. 7(b) zeigt, wird auf dem Halbleitersubstrat 1 ein
Resistmuster 52 mit einer Öffnung 52a in einem Abschnitt, wo
die Seitenabschnitte der n-Wanne 6 und der n-Wanne 5 zu bilden
sind, angeordnet. Unter Nutzung des Resistmusters 52 als Maske
wird Phosphor in die Hauptoberfläche des Halbleitersubstrates 1
mit den Bedingungen einer Implantationsenergie von 100 keV-1 MeV
und einer Dosis von 3×1012-1×1016 cm-2 implantiert.
Durch die Implantation von Phosphor werden Seitenabschnitte der
n-Wannen 6 und 5 gebildet und Implantationsschäden in den
Seitenabschnitten hervorgerufen. Die Implantationsschäden
werden anschließend Kristalldefektgebiete 7a und 7b und 7d aus
nicht-erholbaren Sekundärdefekten, indem ein Tempern in einem
Ofen ausgeführt wird.
Ionen können mindestens zweimal mit unterschiedlicher Implan
tationsenergie implantiert werden, um die Seitenabschnitte zu
bilden. Außerdem können solche Elemente wie Si, F, O und C, die
nicht zum Leitungstyp beitragen, gleichzeitig implantiert
werden.
Wie Fig. 7(c) zeigt, wird ein Resistmuster 53 mit einer
Öffnung 53a in einem Abschnitt, wo die n-Wanne 5 zu bilden ist,
auf dem Halbleitersubstrat 1 angeordnet. Unter Verwendung des
Resistmusters 53 als Maske wird mit einer Implantationsenergie
von 100 keV-1 MeV und einer Dosis von
1×1012-1×1013 cm-2 Phosphor einmal oder mindestens
zweimal in die Hauptoberfläche des Halbleitersubstrates 1 im
plantiert. Ein schnelles Aufheizen auf eine hohe Temperatur
mittels eines Lampentemperverfahrens veranlaßt die Implan
tationsschäden, zur Siliziumoberfläche zu wandern, wodurch sie
die n-Wanne 5 ohne Sekundärdefekte bilden.
Wie Fig. 7(d) zeigt, wird auf dem Halbleitersubstrat 1 ein
Resistmuster 54 mit einer Öffnung 54a in einem Abschnitt, wo
die p-Wanne 4, die p-Wanne 2 und die p-Wanne 3 zu bilden sind,
vorgesehen. Unter Nutzung des Resistmusters 54 als Maske wird
mit einer Energie von 20 keV-1 MeV und einer Dosis von
1×1012-1×1015 cm-2 Bor einmal oder mindestens zweimal in
die Hauptoberfläche des Halbleitersubstrates 1 implantiert, um
Kristalldefekte zu erzeugen. Auf diese Weise werden die p-Wanne
4, die p-Wanne 3 und die p-Wanne 2 gebildet.
Fig. 12 ist eine Querschnittsdarstellung einer speziellen
Halbleitereinrichtung, auf die die vorliegende Erfindung an
gewendet ist. Fig. 12 ist eine Querschnittsdarstellung eines
Abschnittes, in dem ein Leseverstärkerabschnitt, ein
Speicherzellenabschnitt und ein peripherer Abschnitt der Halb
leitereinrichtung gebildet sind. Die n-Wanne 6 und die n-Wanne
5, die damit verbunden sind, sind in der Hauptoberfläche des
Halbleitersubstrates 1 (eines Siliziumsubstrates) angeordnet.
Die p-Wanne 2 ist benachbart zur n-Wanne 6 angeordnet. Die p-
Wanne 3 ist benachbart zur n-Wanne 5 angeordnet. Die p-Wanne 4
ist in der n-Wanne 6 angeordnet. Die p-Wanne 4 ist eine vom
Halbleitersubstrat 1 isolierte Wanne. Das Kristalldefektgebiet
7 ist im Bodenabschnitt der n-Wanne 6 angeordnet. Der Speicher
zellabschnitt ist in der p-Wanne 4 angeordnet und von diesem
durch eine Trennoxidschicht 50 isoliert. Der Speicherzellab
schnitt enthält ein Paar von n⁺-Schichten 21, die auf der
Oberfläche der p-Wanne 4 gebildet sind, eine auf dem Substrat 1
angeordnete Wortleitung 32, einen mit den n⁺-Schichten 21 ver
bundenen Speicherknoten 33, einen auf dem Speicherknoten 33
vorgesehenen dielektrischen Kondensatorfilm 36 und eine auf dem
dielektrischen Kondensatorfilm 36 vorgesehene Zellplatte 34.
Die Bitleitung 31 ist mit den n⁺-Schichten 21 verbunden. Die n-
Wanne 5 weist ein Paar von in ihrer Hauptoberfläche angeord
neten p⁺-Schichten 22 und eine darauf vorgesehene Wortleitung
32 auf. Die p-Wanne 3 weist ein in ihrer Hauptoberfläche ange
ordnetes Paar von n⁺-Schichten 21 und eine darauf angeordnete
Wortleitung 32 auf. Die p-Wanne 2 weist ein in ihrer Hauptober
fläche angeordnetes Paar von n⁺-Schichten 21 und eine darauf
vorgesehene Wortleitung 32 auf. Ein Zwischenschichtisolierfilm
40 ist auf dem Halbleitersubstrat 1 so gebildet, daß er die
Speicherzellen und die Wortleitungen 32 bedeckt. Kontaktlöcher
sind in vorbestimmten Abschnitten des Zwischenschichtisolier
filmes 40 vorgesehen, durch die Aluminiumverbindungen 41 mit
den entsprechenden n⁺-Schichten 21, p⁺-Schichten 22 und Bit
leitungen 31 verbunden sind.
Bei der wie oben beschrieben aufgebauten Halbleitereinrichtung
fängt das Kristalldefektgebiet 7 überschüssige Ladungsträger
ein und verringert dadurch die Anzahl überschüssiger Ladungs
träger, da die Kristalldefektschicht 7 am Bodenabschnitt der n-
Wanne 6 gebildet ist. Daher werden auch dann, wenn eine große
Anzahl von Minoritätsladungsträgern in die p-Wanne 4
implantiert wurde, diese Minoritätsladungsträger im Kristall
defektgebiet 7 am Bodenabschnitt der n-Wanne 6 eingefangen. Im
Ergebnis dessen gibt es keine Beeinflussung zwischen der p-
Wanne 4 und dem Halbleitersubstrat 1.
Wie oben beschrieben, wird bei der Halbleitereinrichtung nach
der Erfindung ein Kristalldefektgebiet im Bodenabschnitt der
zweiten Wanne des zweiten Leitungstyps angeordnet. Das
Kristalldefektgebiet fängt überschüssige Ladungsträger ein,
wodurch die Lebensdauer überschüssiger Ladungsträger verringert
wird. Im Ergebnis dessen werden auch dann, wenn eine große An
zahl von Minoritätsladungsträgern in die erste Wanne des ersten
Leitungstyps in der Hauptoberfläche des Halbleitersubstrates
implantiert wurde, diese Minoritätsladungsträger im Kristall
defektgebiet am Bodenabschnitt der zweiten Wanne des zweiten
Leitungstyps eingefangen. Dies hat den Effekt, daß es zwischen
der ersten Wanne des ersten Leitungstyps und dem Halbleiter
substrat keine Wechselwirkung bzw. gegenseitige Beeinflussung
gibt.
Beim Verfahren zur Herstellung einer Halbleitereinrichtung ent
sprechend der Erfindung wird das Kristalldefektgebiet im
Bodenabschnitt der zweiten Wanne gebildet. Das Kristallde
fektgebiet fängt überschüssige Ladungsträger ein und verringert
damit die Lebensdauer der überschüssigen Ladungsträger. Im
Ergebnis dessen kann unter Verwendung dieses Verfahrens eine
Halbleitereinrichtung erhalten werden, bei der zwischen der
ersten Wanne des ersten Leitungstyps und dem Halbleitersubstrat
keine gegenseitige Beeinflussung stattfindet, da, auch wenn
eine große Anzahl von Minoritätsladungsträgern in die erste
Wanne des ersten Leitungstyps in der Hauptoberfläche des
Halbleitersubstrates implantiert wurde, diese Minoritäts
ladungsträger in dem im Bodenabschnitt der zweiten Wanne des
zweiten Leitungstyps angeordneten Kristalldefektgebiet
eingefangen werden.
Claims (16)
1. Halbleitereinrichtung mit:
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer Hauptoberfläche,
einer ersten Wanne (4) eines ersten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates (1) angeordnet ist, wobei die erste Wanne (4) Seitenabschnitte und einen Boden abschnitt hat der sich von der Hauptoberfläche aus erstreckt, und
einer zweiten Wanne (6) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates (1) derart angeordnet ist, daß sie die Seitenabschnitte und den Bodenabschnitt der ersten Wanne (4) umgibt, wobei ein Bodenabschnitt der zweiten Wanne (6) ein Kristalldefektgebiet (7) aufweist.
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer Hauptoberfläche,
einer ersten Wanne (4) eines ersten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates (1) angeordnet ist, wobei die erste Wanne (4) Seitenabschnitte und einen Boden abschnitt hat der sich von der Hauptoberfläche aus erstreckt, und
einer zweiten Wanne (6) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates (1) derart angeordnet ist, daß sie die Seitenabschnitte und den Bodenabschnitt der ersten Wanne (4) umgibt, wobei ein Bodenabschnitt der zweiten Wanne (6) ein Kristalldefektgebiet (7) aufweist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß Seitenabschnitte der zweiten Wanne (6) des
zweiten Leitungstyps ein Kristalldefektgebiet (7a, 7b) auf
weisen.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, gekennzeichnet
durch eine dritte Wanne (5) eines zweiten Leitungstyps, die
sich von der Hauptoberfläche aus erstreckt und zur zweiten
Wanne (6) benachbart ist, wobei ein Bodenabschnitt der dritten
Wanne ein Kristalldefektgebiet (7c) aufweist.
4. Halbleitereinrichtung nach Anspruch 3, dadurch gekenn
zeichnet, daß auch ein Seitenabschnitt der dritten Wanne (5)
ein Kristalldefektgebiet (7b) aufweist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4,
gekennzeichnet durch eine vierte Wanne (2) des ersten
Leitungstyps, die sich von der Hauptoberfläche aus erstreckt
und zur zweiten Wanne (6) benachbart ist.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß Dotierungsionen des zweiten Lei
tungstyps mit einer Dosis von mindestens 3×1013 cm-2 in den
Bodenabschnitt der zweiten Wanne (6) implantiert sind.
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß Elemente, die nicht zur Leitung
beitragen, mit einer Dosis von mindestens 3×1013 cm-2 in den
Bodenabschnitt der zweiten Wanne (6) implantiert sind.
8. Halbleitereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß die Elemente, die nicht zur Leitung
beitragen, aus der aus Si, O, F und C bestehenden Gruppe
ausgewählt sind.
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten:
Präparieren eines Halbleitersubstrates (1) eines ersten Leitungstyps,
Bilden einer ersten Wanne (4) eines ersten Leitungstyps in einer Hauptoberfläche des Halbleitersubstrates (1), die Seitenabschnitte und einen Bodenabschnitt aufweist und sich von der Hauptoberfläche aus erstreckt,
Bilden einer zweiten Wanne (6) eines zweiten Leitungstyps in der Hauptoberfläche des Halbleitersubstrates, die Seitenabschnitte und einen Bodenabschnitt aufweist und die Seitenabschnitte und den Bodenabschnitt der ersten Wanne (4) umgibt, und
Bilden eines Kristalldefektgebietes im Bodenabschnitt der zweiten Wanne (6).
Präparieren eines Halbleitersubstrates (1) eines ersten Leitungstyps,
Bilden einer ersten Wanne (4) eines ersten Leitungstyps in einer Hauptoberfläche des Halbleitersubstrates (1), die Seitenabschnitte und einen Bodenabschnitt aufweist und sich von der Hauptoberfläche aus erstreckt,
Bilden einer zweiten Wanne (6) eines zweiten Leitungstyps in der Hauptoberfläche des Halbleitersubstrates, die Seitenabschnitte und einen Bodenabschnitt aufweist und die Seitenabschnitte und den Bodenabschnitt der ersten Wanne (4) umgibt, und
Bilden eines Kristalldefektgebietes im Bodenabschnitt der zweiten Wanne (6).
10. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 9, dadurch gekennzeichnet, daß
der Bodenabschnitt der zweiten Wanne (6) und das Kristallde
fektgebiet (7) gleichzeitig durch Implantation von Ionen eines
zweiten Leitungstyps in die Hauptoberfläche des Halbleiter
substrates (11) gebildet werden,
die Dosis der Ionen des zweiten Leitungstyps mindestens
3×1013 cm-2 beträgt und
die Implantationsenergie der Ionen des zweiten Leitungstyps als
eine so hohe Energie gewählt ist, daß die Ionen des zweiten
Leitungstyps im Bodenabschnitt der zweiten Wanne (6) verbleiben
können.
11. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 10, dadurch gekennzeichnet, daß die hohe Energie 1-5 MeV
beträgt.
12. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß
der Bodenabschnitt der zweiten Wanne (6) und das Kristallde
fektgebiet (7) durch Implantation von Ionen des zweiten Lei
tungstyps und Elementen, die nicht zum Leitungstyp beitragen,
in die Hauptoberfläche des Halbleitersubstrates (1) gebildet
werden,
die Dosis der Ionen des zweiten Leitungstyps als mindestens 1×1012 cm-2 gewählt wird, die Dosis der Elemente, die nicht zum Leitungstyp beitragen, zu mindestens 3×1013 cm-2 gewählt ist,
die Implantationsenergie der Ionen des zweiten Leitungstyps als eine so hohe Energie gewählt ist, daß die Ionen des zweiten Leitungstyps im Bodenabschnitt der zweiten Wanne (6) verblei ben können, und
die Implantationsenergie der Elemente, die nicht zum Leitungs typ beitragen, als eine so hohe Energie gewählt ist, daß die Elemente im Bodenabschnitt der zweiten Wanne (6) verbleiben können.
die Dosis der Ionen des zweiten Leitungstyps als mindestens 1×1012 cm-2 gewählt wird, die Dosis der Elemente, die nicht zum Leitungstyp beitragen, zu mindestens 3×1013 cm-2 gewählt ist,
die Implantationsenergie der Ionen des zweiten Leitungstyps als eine so hohe Energie gewählt ist, daß die Ionen des zweiten Leitungstyps im Bodenabschnitt der zweiten Wanne (6) verblei ben können, und
die Implantationsenergie der Elemente, die nicht zum Leitungs typ beitragen, als eine so hohe Energie gewählt ist, daß die Elemente im Bodenabschnitt der zweiten Wanne (6) verbleiben können.
13. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 12, dadurch gekennzeichnet, daß die Ionen des zweiten
Leitungstyps und die Elemente, die nicht zum Leitungstyp bei
tragen, mit einer Implantationsenergie von 1-5 MeV
implantiert werden.
14. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß
die zweite Wanne (6) durch thermisches Diffundieren von Do
tierungsionen des zweiten Leitungstyps gebildet wird,
der Schritt des Bildens des Kristalldefektgebietes (7) am
Bodenabschnitt der zweiten Wanne (6) durch Implantation von
Elementen, die nicht zum Leitungstyp beitragen, in die Haupt
oberfläche des Halbleitersubstrates (1) ausgeführt wird,
die Dosis der Elemente, die nicht zum Leitungstyp beitragen, so
gewählt wird, daß sie mindestens 3×1013 cm-2 beträgt, und
die Implantationsenergie der Elemente, die nicht zum
Leitungstyp beitragen, als eine so hohe Energie gewählt wird,
daß die Elemente in Seitenabschnitten der zweiten Wanne (6)
verbleiben können.
15. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die
Elemente, die nicht zum Leitungstyp beitragen, Elemente aus der
aus Si, O, F und C gebildeten Gruppe sind.
16. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 14 oder 15, dadurch gekennzeichnet, daß die hohe
Energie 1-5 MeV beträgt.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: H01L 21/761 |
|
8131 | Rejection |