DE4433845A1 - Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung. Unter dreidimensionaler Integration versteht man die vertikale Verbindung von Bauelementen, die mittels Planartechnik hergestellt wurden. Die Vorteile eines dreidimensional integrierten mikroelektronischen Systems sind u. a. die bei gleichen Designregeln erreichbaren höheren Packungsdichten und Schaltgeschwindigkeiten gegenüber zweidimensionalen Systemen. Letzteres ist zum einen bedingt durch kürzere Leitungswege zwischen den einzelnen Bauelementen oder Schaltungen, zum anderen durch die Möglichkeit der parallelen Informationsverarbeitung. Die Steigerung der Leistungsfähigkeit des Systems ist bei Realisierung einer Verbindungstechnik mit örtlich frei wählbaren höchstintegrierbaren vertikalen Kontakten optimal.

Zur Herstellung dreidimensionaler Schaltungsanordnungen mit frei wählbaren vertikalen Kontakten sind folgende Verfahren bekannt:
Y. Akasaka, Proc. IEEE 74 (1986) 1703, schlägt vor, auf eine fertig prozes­ sierte Bauelementeschicht polykristallines Silizium abzuscheiden und zu rekri­ stallisieren, so daß in der rekristallisierten Schicht weitere Bauelemente gefer­ tigt werden können. Nachteile dieser Methode sind die ausbeutereduzierende Degradation der Bauelemente in der unteren Ebene durch die hohe thermische Belastung beim Rekristallisierungsprozeß, sowie die notwendigerweise serielle Prozessierung des Gesamtsystems. Letzteres bedingt zum einen entsprechend lange Durchlaufzeiten bei der Fertigung und hat zum anderen eine Ausbeute­ minderung durch Aufsummierung der prozeßbedingten Ausfälle zur Folge. Beides erhöht die Fertigungskosten beträchtlich gegenüber einer Prozessie­ rung der einzelnen Ebenen getrennt voneinander in verschiedenen Substraten.

Aus Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices, 1990, p. 85, ist es bekannt, zunächst die einzelnen Bauelementeebenen getrennt voneinander in verschiedenen Substraten herzustellen. Anschließend werden die Substrate auf wenige Mikrometer gedünnt, mit Vorder- und Rück­ seitenkontakten versehen und mittels eines Bondverfahrens vertikal verbunden. Für die Bereitstellung der Vorder- und Rückseitenkontakte sind jedoch Sonder­ prozesse notwendig sind, die in der Standard-Halbleiterfertigung (CMOS) nicht vorgesehen sind, nämlich MOS-inkompatible Materialien (z. B. Gold) und Rückseitenstrukturierung des Substrates.

Ein wesentlicher Nachteil der bisher genannten Verfahren ist dadurch bedingt, daß die in der Siliziumtechnologie zur Verfügung stehenden Geräte nur eine Bearbeitung (Prozessierung) von scheibenförmigen Substraten, den sog. Wafern, zulassen. Eine Prozessierung davon verschiedener Substrate, insbe­ sondere von einzelnen Chips, ist nur in experimentellen Versuchsanlagen mög­ lich, jedoch nicht im Rahmen einer industriellen Fertigung mit den geforderten hohen Ausbeuten.

Beim Zusammenfügen von Substraten, die eine Vielzahl von identischen Bau­ steinen, den sog. Chips, enthalten, ergibt sich die resultierende Ausbeute eines mehrlagigen Systems aus dem Produkt der Einzelausbeuten. Dies führt dazu, daß die Ausbeute eines mehrere Bauelementeebenen umfassenden Systems nach den bekannten Verfahren drastisch abnimmt. So erhält man bei einer Ausbeute einer Einzelebene von 80% bei einem Gesamtsystem aus 10 Ebe­ nen nur mehr eine resultierende Gesamtausbeute von etwa 10%, womit ein derartiges System unwirtschaftlich wird und der Einsatz dieser Technik auf wenige spezielle Einsatzfelder beschränkt wird. Die Ausbeute eines Bauele­ mentesubstrates hängt dabei auch von der Art der Schaltungen und des ver­ wendeten Herstellungsprozesses ab. So erzielt man z. B. in der Fertigung von Speicherbausteinen sehr hohe Ausbeuten, während bei Logikbausteinen, wie Mikroprozessoren, eine deutlich geringere Ausbeute erreicht wird. Insbeson­ dere wenn mehrere Arten solcher Schaltungen übereinandergestapelt werden, wird damit die Gesamtausbeute überproportional durch die Schaltungsart mit der geringsten Ausbeute bestimmt.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung anzugeben, mit dem eine deutliche Ausbeutesteigerung gegenüber bisher bekannten Verfahren erzielt wird.

Diese Aufgabe wird erfindungsgemäß mit dem Verfahren nach Anspruch 1 gelöst. Besondere Ausgestaltungen des Verfahrens sind Gegenstand der Unteransprüche.

In dem erfindungsgemäßen Verfahren werden zwei fertig prozessierte Substrate, die jeweils Schaltungsstrukturen und Metallisierungsebenen enthal­ ten, beispielsweise über eine Haftschicht miteinander verbunden. Die Haft­ schicht kann hierbei zusätzlich eine passivierende Funktion ausüben (Anspruch 7) und/oder eine Planarisierung der Oberfläche bewirken (Anspruch 8). Dabei wird das obere Substrat (zweites Substrat) vorher einem Funktionstest unter­ zogen, mit dem die intakten Chips des Substrates selektiert werden. Anschlie­ ßend wird dieses Substrat von der Rückseite her gedünnt und in einzelne Chips zerlegt. Danach werden nur selektierte, intakte Chips auf das, mit einer Haftschicht versehene, untere Substrat (erstes Substrat) justiert aufgebracht.

Das untere Substrat kann hierbei auch bereits mehrere Bauelementelagen in Form von Bauelementestapeln enthalten. Die Chips des oberen Substrates werden entweder im Rahmen des Verfahrens dem Funktionstest unterzogen (Anspruch 2) oder es wird ein bereits geprüftes Substrat mit getesteten und z. B. markierten defekten Chips bereitgestellt und eingesetzt. Auf das obere Substrat wird schließlich vor dem Dünnen und Zerteilen ein Hilfssubstrat auf­ gebracht. Statt des Dünnens des oberen Substrates bis nahe an die Bauele­ mentelagen heran kann auch im Falle eines SOI-Substrates der Substratbe­ reich unterhalb der Oxidschicht entfernt werden.

Da auf dem unteren Substrat nun einzelne Chips aufgebracht worden sind, ist keine zusammenhängende Oberfläche mehr vorhanden (Gräben zwischen den Chips), so daß bestimmte Prozeßschritte, insbesondere Photolithographiemo­ dule, nicht mehr mit hoher Ausbeute durchgeführt werden können. Deshalb wird nun vorzugsweise ein Planarisierungsschritt eingefügt (Anspruch 9).

Die Planarisierung kann mit verschiedenen Verfahren durchgeführt werden. Dabei wird zuerst eine Isolationsschicht, wie z. B. Spin-on-Glas oder ein CVD- Oxid, aufgebracht, um die Gräben aufzufüllen. Anschließend wird die Oberflä­ che eingeebnet, was durch Rückätzen, mechanischem oder chemomecha­ nischem Schleifen erfolgt.

Weitere Prozesse, die nicht auf Chipebene realisierbar sind, können nach dem Planarisierungsschritt problemlos an dem Substrat mit vorselektierten Chips durchgeführt werden.

Anschließend wird z. B. über Vialöcher (Anspruch 10), die bereits bei der Pro­ zessierung der Einzelsubstrate in die Chips eingebracht wurden und nun bis zu einer Metallisierungsebene des unteren Substrates durchgeätzt werden, die elektrische Verbindung zwischen je einer Metallisierungsebene der oberen und der unteren Schaltungsebene hergestellt. Dabei wird die Photomaske zur Strukturierung auf jeden einzelnen Chip über Justierstrukturen separat justiert, um etwaige Maßabweichungen durch das Aufbringen der einzelnen Chips aus­ zugleichen und eine hohe Justiergenauigkeit zu erreichen.

Danach kann das Substrat, das in der Bauelementeebene nur noch getestete und funktionsfähige Chips enthält, in gängigen Fertigungsanlagen weiter verar­ beitet werden.

In gleicher Weise kann nun auch eine weitere Bauelementeebene chipweise aufgebracht werden (Anspruch 3). Hierbei dient der bisher hergestellte Bau­ elementestapel mit zugehörigem Substrat als neues unteres Substrat. Dabei ist bei diesem Verfahren die Anzahl der Ebenen nicht beschränkt. Außerdem kann nicht nur eine Einzelebene, sondern auch ein bereits aus mehreren Ebenen bestehender Teilstapel chipweise aufgebracht werden.

Als Substrate sind monokristalline Siliziumsubstrate, SOI-Substrate oder Substrate verschiedener Technologiefamilien, wie z. B. III-V-Halbleiter geeig­ net.

Insgesamt werden bei diesem Verfahren nur bekannte und eingeführte Verfah­ rensschritte verwendet, so daß keine neuen Prozesse entwickelt werden müs­ sen.

Mit dem erfindungsgemäßen Verfahren werden nur intakte Chips jeweils auf die darunterliegenden Bauelementelagen aufgebracht. Damit wird in vorteilhaf­ ter Weise die Abhängigkeit der Ausbeute des Gesamtsystems von der Ausbeu­ te der einzelnen prozessierten Substrate stark verringert. Es können jeweils nur einzelne defekte Chips einer Bauelementelage ausgesondert werden, so daß nicht mehr ganze Bauelementestapel aufgrund einer einzigen defekten Lage unbrauchbar werden. Durch das erfindungsgemäße Verfahren werden somit die Ausbeute bei der Herstellung dreidimensionaler integrierter Schaltungen deutlich gesteigert und die Herstellungskosten gesenkt.

Im folgenden wird die Erfindung anhand der Zeichnungen und eines Ausfüh­ rungsbeispiels näher erläutert.

Dabei zeigen:

Fig. 1 ein erstes Bauelementesubstrat mit Schaltungsstrukturen und Metalli­ sierungsebenen (unteres Substrat),

Fig. 2 ein zweites Bauelementesubstrat mit Schaltungsstrukturen, Metallisie­ rungsebenen und Vialöchern (oberes Substrat),

Fig. 3 das zweite Bauelementesubstrat mit Haftschicht und Hilfssubstrat,

Fig. 4 das erste Bauelementesubstrat mit einer chipweise aufgebrachten zweiten Bauelementeebene nach Planarisierung der Oberfläche, und

Fig. 5 zwei vertikal verbundene Bauelementeebenen.

Ein erstes Bauelementesubstrat 1 aus z. B. monokristallinem Silizium umfaßt mehrere, nach einem definierten Schema angeordnete, üblicherweise identi­ sche Chips 2, die Schaltungsstrukturen 3, wie beispielsweise einen MOS- Transistor, und eine oder mehrere Metallisierungsebenen 4 enthalten, die typi­ scherweise aus Aluminum, einer Aluminiumlegierung oder anderen Materalien, wie Kupfer oder Wolfram, bestehen und zur elektrischen Isolation von einer Oxidschicht 5, die zu Planarisierungszwecken auch mit Bor und/oder Phos­ phor dotiert sein kann, umgeben sind. Die oberste Metallisierungsebene 4 kann dabei auch von einer Passivierungsschicht 6 aus beispielsweise Siliziumoxid und Siliziumnitrid bedeckt sein. Weiterhin sind Justagestrukturen zum genauen Zusammenfügen mehrerer Ebenen implementiert (in Fig. 1 nicht gezeigt). Un­ terhalb der Schaltungsstrukturen 3 weist das Substrat eine Dicke von z. B. 625 µm auf. Dieses Bauelementesubstrat stellt das untere Substrat des mehrlagi­ gen Systems dar (Fig. 1).

Ein zweites Bauelementesubstrat 7 umfaßt ebenfalls mehrere, nach einem definierten Schema angeordnete, üblicherweise identische Chips 8, die Schal­ tungsstrukturen 9, wie beispielsweise einen MOS-Transistor, und eine oder mehrere Metallisierungsebenen 10 enthalten. Dieses Substrat 7 ist im wesentli­ chen ähnlich aufgebaut wie das erste Bauelementesubstrat 1, die Schaltungs­ strukturen 9 sind aber in der Regel von ihrer Funktion her unterschiedlich. Desweiteren weist das zweite Bauelementesubstrat Vialöcher 11 an den Stel­ len auf, an denen später die elektrische Kontaktierung zu darunterliegenden Schaltungsstrukturen des ersten Substrates erfolgen soll. Die Vialöcher 11 sind so tief, daß sie bis unterhalb der Schicht mit Schaltungsstrukturen 9 reichen (Fig. 2).

Nach Fertigstellung des Bauelementesubstrates 7 wird die Passivierung auf der obersten Metallisierungsebene an bestimmten Meßstellen geöffnet. Danach werden die einzelnen Chips des Substrates einem Funktionstest unterzogen und die defekten Chips gekennzeichnet (z. B. mit einem Tintenstrahl). Anschlie­ ßend wird erneut eine Passivierungsschicht aufgebracht, um die offenliegenden Meßstellen wieder zu schützen.

Auf die Oberfläche des zweiten Substrates 7 wird ganzflächig eine Haftschicht 12 aus einem organischen Material, wie Polyimid oder Photolack, aufgebracht. Diese Haftschicht 12 mit einer Dicke von typischerweise 1-2 µm kann außer­ dem eine Planarisierung der Oberfläche bewirken. Auf die Haftschicht 12 wird schließlich ein Hilfssubstrat 13, wie beispielsweise ein Silizium- oder Quarz­ wafer, geklebt. Das Hilfssubstrat 13 wird als Handlingsubstrat für die weiteren Prozeßschritte verwendet und schützt die Oberfläche des Bauelementesubstra­ tes 7 bei der weiteren Bearbeitung. (Fig. 3).

Danach wird das zweite Bauelementesubstrat 7 durch Ätzen und/oder Schleifen von der Rückseite her bis an die Vialöcher 11 heran gedünnt, so daß die Dicke des Substrates 7 unterhalb der Schaltungsstrukturen 9 nur noch wenige Mikrometer, typischerweise 1-5 µm, beträgt. Dabei hängt die gewählte Restdicke auch von der Art der enthaltenen Schaltungen ab.

Nun wird das zweite Bauelementesubstrat 7 mit dem Handlingsubstrat 13 in einzelne Chips zerteilt. Dies kann dabei mit einem Ätzprozeß, durch Sägen oder mit einem Laser erfolgen. Daraufhin werden die gekennzeichneten, intak­ ten Chips auf das, mit einer Haftschicht 14 versehene, erste Bauelemente­ substrat 1 justiert aufgebracht. Die Haftschicht 14 mit einer Dicke von typi­ scherweise 1-2 µm kann dabei eine Planarisierung der Oberfläche bewirken. Anschließend werden die Handlingsubstrate 13 z. B. durch Abätzen oder Abschleifen entfernt und die freiliegende Haftschicht 12 typischerweise mit einem Sauerstoffplasma oder einem Lösungsmittel ganzflächig entfernt. Nach dem Aufkleben der Chips weist die Oberfläche des ersten Substrates nun Grä­ ben zwischen den einzelnen Chips auf, die ein sehr niedriges Aspektverhältnis besitzen. Durch einen Planarisierungsschritt, in dem die Schicht 15 abgeschie­ den wird, werden diese Gräben nun aufgefüllt und eine ebene Oberfläche erzeugt. Das erste Bauelementesubstrat 1 mit den beiden Bauelementeebenen läßt sich nun wie ein übliches Siliziumsubstrat mit Standard-Technologiegerä­ ten weiterverarbeiten (Fig. 4).

Danach wird schließlich die vertikale Verbindung 16 zwischen einer Metallisie­ rungsebene 10 der oberen Bauelementeebene (Substrat 7) und einer Metalli­ sierungsebene 4 der unteren Bauelementeebene (Substrat 1) hergestellt. Dazu werden mit einem Photolithographieschritt ein Kontaktloch zu einer Metallisie­ rungsebene 10 der oberen Bauelementeebene und die vorbereiteten Vialöcher 11 bis zu einer Metallisierungsebene 4 der unteren Bauelementeebene geöff­ net und durch Metallabscheidung und Strukturierung eine elektrische Verbin­ dung realisiert. Schließlich wird auf die Oberfläche noch eine Passivierungs­ schicht 17 abgeschieden (Fig. 5).

Die elektrische Kontaktierung kann selbstverständlich auch auf andere Weise realisiert werden, so z. B. bereits beim Aufbringen der Chips auf das untere Substrat mittels vorbereiteter Vorder- und Rückseitenkontakte (vgl. Beschrei­ bungseinleitung: Y. Hayashi et al.).

Claims (12)

1. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung mit folgenden Verfahrensschritten:

• - Bereitstellen eines ersten Substrates (1), das auf einer ersten Seite eine oder mehrere fertigprozessierte Bauelementeebenen (3) enthält, die nebeneinander eine Vielzahl von unabhängigen Bauelementen oder Schaltkreisen aufweisen, wobei Bauelemente oder Schaltkreise mehrerer Bauelementeebenen Bauelementstapel bilden;
• - Bereitstellen eines zweiten Substrates (7), das auf einer zweiten Seite eine oder mehrere fertigprozessierte Bauelementeebenen (9) enthält, die nebeneinander eine Vielzahl von unabhängigen Bauelementen oder Schaltkreisen aufweisen, wobei Bauelemente oder Schaltkreise mehrerer Bauelementeebenen Bauelementstapel bilden, und die Bau­ elemente, Bauelementstapel oder Schaltkreise zur Unterscheidung funktionsfähiger von nicht funktionsfähigen Bauelementen, Bauele­ mentstapeln oder Schaltkreisen auf ihre Funktionsfähigkeit geprüft sind;
• - Verbinden des zweiten Substrates (7) mit einem Hilfssubstrat (13) auf der zweiten Seite;
• - Dünnen oder Entfernen des zweiten Substrates (7) auf der Seite, die der zweiten Seite gegenüberliegt;
• - Zerteilen des Hilfssubstrates (13) mit den verbundenen Bauelemente­ ebenen zu einzelnen Chips, die jeweils funktionsfähige oder nicht funk­ tionsfähige Bauelemente, Bauelementstapel oder Schaltkreise enthal­ ten;
• - Justiertes Aufbringen von Chips, die funktionsfähige Bauelemente Bauelementstapel oder Schaltkreise enthalten, auf das erste Substrat (1) auf der ersten Seite;
• - Entfernen des Hilfssubstrates (13);
• - Herstellen der elektrischen Kontakte zwischen den Bauelementen, Bauelementstapeln oder Schaltkreisen der aufgebrachten Chips und den Bauelementen, Bauelementstapeln oder Schaltkreisen des ersten Substrates, wobei dieser Verfahrensschritt bereits beim Aufbringen der Chips erfolgen kann.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Bereitstellen des zweiten Substrates folgende Verfahrensschritte umfaßt:

• - Bereitstellen eines zweiten Substrates (7), das auf einer zweiten Seite eine oder mehrere fertigprozessierte Bauelementeebenen (9) enthält, die nebeneinander eine Vielzahl von unabhängigen Bauelementen oder Schaltkreisen aufweisen, wobei Bauelemente oder Schaltkreise mehrerer Bauelementeebenen Bauelementstapel bilden, und
• - Funktionstest der einzelnen Bauelemente, Bauelementstapel oder Schaltkreise des zweiten Substrates zur Unterscheidung funktionsfähi­ ger von nicht funktionsfähigen Bauelementen, Bauelementstapeln oder Schaltkreisen.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zum Aufbau einer dreidimensionalen integrierten Schaltung mit mehr als zwei Bauelementeebenen das Verfahren mehrmals nacheinander durchgeführt wird, wobei als erstes Substrat bei jeder wiederholten Durchführung des Verfahrens das bearbeitete erste Substrat des jeweils vorangehenden Verfahrens verwendet wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß erstes und zweites Substrat jeweils genau eine Bauelementeebene enthalten.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Hilfssubstrat (13) über eine Haftschicht (12) mit dem zweiten Substrat (7) verbunden wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Chips mittels einer Haftschicht (14) auf die erste Seite des ersten Substrates (1) aufgebracht werden.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine Haftschicht mit passivierenden Eigenschaften verwendet wird.

8. Verfahren nach einem der Ansprüche 5 bis 7 dadurch gekennzeichnet, daß eine Haftschicht verwendet wird, die eine Planarisierung der Oberflä­ che bewirkt.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß Gräben, die nach dem justierten Aufbringen der einzelnen Chips zwi­ schen diesen entstehen, planarisiert werden.

10. Verfahren nach einem der Ansprüche 1 bis 9 dadurch gekennzeichnet, daß das Herstellen der elektrischen Kontakte zwischen den Bauelemen­ ten, Bauelementstapeln oder Schaltkreisen der aufgebrachten Chips und den Bauelementen, Bauelementstapeln oder Schaltkreisen des ersten Substrates über Kontakt- und/oder Vialöcher (11) erfolgt.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Dünnen des zweiten Substrates (7) mittels Ätzen und/oder Schleifen erfolgt.

12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß ein SOI-Substrat als zweites Substrat (7) verwendet wird.