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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft allgemein Sender und Sendeempfänger für Hochgeschwindigkeits-Kommunikationssysteme
und besonders Sender zum Senden von Signalen mit einer gesteuerten Impedanzlast.
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Des
Weiteren betrifft die vorliegende Erfindung Abschlussschaltungen
und Verfahren dafür. Insbesondere
betrifft die vorliegende Erfindung Abschlussschaltungen, die vorteilhaft
schnelle und effiziente Signalübertragungen über Übertragungsleitungen
in elektronischen Systemen bereitstellen.
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Beschreibung
der verwandten Technik
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Bei
dem Entwurf und der Implementierung von elektronischen Systemen,
besonders solchen, die integrierte Schaltungen einsetzen, sind unerwünschte Übertragungsleitungseffekte
von besonderer Bedeutung. Wenn Signale Übertragungsleitungen durchlaufen,
z. B. Bahnen auf einer gedruckten Schaltplatte, können auf
den Leitungen Reflexionen auftreten. Die Reflexionen sind z. B.
auf fehlangepasste Impedanzen zwischen der Treiberschaltung und
der Leitung zurückzuführen, die
bewirken können,
dass das Signal hin und her reflektiert wird, was zu Überschwingen
führt.
Diese Reflexionen und andere unerwünschte Übertragungsleitungseffekte werden
oft verschlimmert, wenn die Betriebsgeschwindigkeit des Signals
zunimmt. Wenn unkorrigiert gelassen, können die Reflexionen dazu führen, dass
die Spannung des Signals über
die definierten Spannungspegel "0" oder "1" hinaus ausschlägt, wodurch die Empfangsvorrichtung
veranlasst wird, das empfangene Signal falsch zu interpretieren
und fehlerhafte Ergebnisse zu erzeugen.
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Um
die Impedanz-Fehlanpassung zwischen der Treiber-(oder Empfänger)Schaltung
und der Übertragungsleitung
anzusprechen, sind im Stand der Technik eine Vielfalt von Verfahren
bekannt geworden.
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In
US-A-5781026 werden komplementäre Ausgänge verwendet,
und die Leitung wird differenziell getrieben.
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Hochgeschwindigkeits-Kommunikationssysteme
senden typischerweise ein Signal über eine Leitung mit einer
Abschlussspannung und einem Abschlusswiderstand, die sich normaler weise
in der Nähe
des Empfängers
befinden. Die Wirkung des Senders ist, ein ganz gesättigtes
Digitalsignal in die Übertragungsleitung
bei der gleichen Impedanz wie die Leitung selbst zu schicken, sodass
irgendwelche Reflexionen aus Impedanz-Anomalien in der Leitung keine
weiteren Reflexionen von dem Sender hervorrufen. Der Empfänger besitzt
eine Abschlusslast der gleichen Impedanz wie die Übertragungsleitung.
Die Abschlusswiderstände
sind in Systemen mit sehr hoher Geschwindigkeit so eingerichtet,
dass eine Abschlussspannung erzeugt wird, die typischerweise der
Medianwert der Spannungswerte von 1 und 0 des Digitalsignals ist.
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Um,
wie in 1 gezeigt, das gleiche voreingestellte Spannungspotenzial
an der Last bereitzustellen, kann der herkömmliche Sendeempfänger einen
in der Busleitung hinter dem Treiber eingeschlossenen Widerstand 3 und
einen in der Empfangsschaltung eingeschlossenen Widerstand 4 umfassen.
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Während diese
Lösung
für einige
Systeme wirkungsvoll ist, gibt es zahlreiche Nachteile. Zum Beispiel
dämpft
die Verwendung eines Impedanz-Anpassungswiderstands das Signal,
was die Rauschunempfindlichkeit senkt, während die Verlustleistung dramatisch
zunimmt. Zur Veranschaulichung, das Vorhandensein des Widerstands 4 bildet
im Wesentlichen einen Widerstandsteiler zwischen dem Wellenwiderstand
der Übertragungsleitung
und dem Widerstand 4, wodurch der Spannungspegel des Signals an
der Empfangsschaltung gesenkt wird.
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Des
Weiteren erhöht
das Vorhandensein des Widerstands 4 die Verlustleistung,
was die Last auf der Treiberschaltung erhöht und zur Folge hat, dass zusätzliche
Wärme erzeugt
wird und mehr Leistung von der Stromversorgung des Systems geliefert
werden muss.
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Das
Vorhandensein des Widerstands 3 schafft eine Situation,
bei der die Eingabe in eine andere Vorrichtung, die mit der Übertragungsleitung verbunden
sein könnte,
auf halber Amplitude liegt, ein unerwünschter Zustand, während sich
die Leitung beruhigt. Außerdem
ist es oft schwierig, eine Impedanzanpassung für Übertragungsleitungen bereitzustellen,
deren Wellenwiderstand sich mit der Konfiguration des Systems ändern kann.
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Für Hochgeschwindigkeits-Kommunikationssysteme
ist es daher komplex, Abschlussspannungen und -Widerstände an Sendern
bereitzustellen, wenn ein Empfänger
das Signal mit einer kontrollierten Impedanz verlangt, die mit einer
Abschlussspannung verbunden ist, aber der Sender die gleiche Leitung
mit einem Reihenabschluss treiben muss. Dadurch nehmen der Ausschlag
und Leistungsverluste zu, und die Übertragungsgeschwindigkeit
wird verringert.
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Des
Werteren erfordern zeitgemäße Hochgeschwindigkeits-Kommunikationssysteme
eine schnelle und direkte Triggerung. Die benötigte Zeit, um die Treiberschaltung
von 1 in drei Zustände zu
schalten, wird jedoch größer sein
als die Zeit zum Umschalten von einem logischen Zustand auf einen anderen.
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Angesichts
des Vorangehenden werden Sender mit verbesserten Abschlussschaltungen
und Verfahren dafür
gewünscht,
die vorteilhaft eine schnelle und effiziente Übertragung von Signalen über Übertragungsleitungen
in elektronischen Systemen, besonders von Signalen mit niedrigen
Betriebsspannungsbereichen, bereitstellen, während gleichzeitig die Implementierung
von Sendeempfängern
in Systemen mit sehr hoher Geschwindigkeit vereinfacht wird.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung stellt einen Sender bereit, der die vorerwähnten Nachteile
des Standes der Technik vermeidet oder wenigstens mindert.
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Nach
einem Aspekt der vorliegenden Erfindung umfasst ein Sender eine
Vielzahl, vorzugsweise zwei, Treiber, wobei jeder einen Reihen-Abschlusswiderstand
aufweist. Der Sender umfasst weiter eine Steuereinheit, die ein
Datensignal und ein Steuersignal empfängt.
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Die
Steuereinheit arbeitet in zwei Betriebsarten. In der ersten Betriebsart
versorgt die Steuereinheit die Treiber mit einem Signal, das eine
Funktion von Eingangsdaten ist, um zu gewährleisten, dass der Sender
eine Kommunikationsleitung mit einer Ausgangsimpedenz treibt, die
gleich der Parallelwirkung aller Abschlusswiderstände ist.
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In
der zweiten Betriebsart erzeugt die Steuereinheit ein Signal, das
die Treiber mit entsprechenden Reihen-Abschlusswiderständen als
eine Parallel-Abschlussschaltung arbeiten lässt. In dieser Betriebsart
werden keine eigentlichen Daten übertragen.
In einer bevorzugten Ausführung
treibt zu diesem Zweck ein Treiber oder eine Gruppe von Treibern
ein Logikpegelsignal, während
die anderen Treiber die Inverse dieses Signals treiben.
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Dies
bedeutet, dass, wenn alle Treiber ein Signal treiben, das im Allgemeinen
nicht für
alle Treiber das gleiche sein kann, das Signal mit einer Impedanz gesendet
wird, die gleich der Parallelwirkung aller Abschlusswiderstände ist.
Wenn z. B. zwei Treiber vorhanden sind und jeder Widerstand 100
Ohm ist, dann wird das parallele Treiben der zwei eine Treibimpedanz
von 50 Ohm in der Übertragungsleitung erzeugen.
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Wenn
die Treiber komplementäre
Signale treiben, das heißt
z. B., ein Treiber ist hoch und der andere ist tief, dann wird ein
Potenzialteiler gebildet, der eine Impedanz von 50 Ohm aufweist
und als ein Abschlusswiderstand und Abschlussspannung zu dem Empfänger wirkt.
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In
einem anderen Aspekt wird ein Verfahren der Hochgeschwindigkeits-Datenübertragung
bereitgestellt, das die folgenden Schritte umfasst:
- (a) Bereitstellen einer Vielzahl von Treibern, die jeweils einen
Reihen-Abschlusswiderstand haben, wobei die Widerstände an einem
gemeinsamen Punkt verbunden sind;
- (b) Bereitstellen eines Datensignals;
- (c) Bereitstellen eines Steuersignals, das zwei Betriebsarten
definiert, wobei
- (d) in einer ersten Betriebsart eine Steuereinheit Treibern
ein Signal zuführt,
das eine Funktion von Eingangsdaten ist, um die Vielzahl von Treibern, die
eine Kommunikationseitung treiben, mit einer Ausgangsimpedanz zu
versehen, die gleich der Parallelwirkung aller Abschlusswiderstände ist, und
- (e) in einer zweiten Betriebsart die Treiber mit einem Signal
versehen werden, das die Treiber mit entsprechenden Reihen-Abschlusswiderständen als
eine Parallel-Abschlussschaltung arbeiten lässt, wobei in dieser Betriebsart
keine wirklichen Daten übertragen
werden.
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Vorzugsweise
sind die Reihen-Abschlusswiderstände
mit der Übertragungsleitung
verbunden.
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Im
Fall von zwei Treibern treiben sie in der ersten Betriebsart beide
das gleiche Signal. In der zweiten Betriebsart treiben die Treiber
verschiedene, z. B. komplementäre,
Signale, d. h. ein Treiber treibt ein Logikpegelsignal, während der
andere Treiber die Inverse dieses Signals treibt, wodurch eine Abschlussspannung
als eine halbe Summe von hohen und tiefen Signalpegeln (für zwei gleiche
Reihenwiderstände)
gebildet wird.
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Die
Kombination der obigen Merkmale ermöglicht einen echten Synchronbetrieb
von bidirektionen Kommunikationskanälen, z. B. in Chip-zu-Chip-Kommunikationen.
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Kurzbeschreibung
der Zeichnungen
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1 veranschaulicht
einen Sendeempfänger
des Standes der Technik mit Abschlusswiderständen.
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2a ist
ein Schaltbild eines erfindungsgemäßen Sendeempfängers mit
Differenz-Abschluss.
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2b ist
eine andere Beispielausführung eines
erfindungsgemäßen Sendeempfängers mit
Differenz-Abschluss.
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3 ist
ein Teil eines wirklichen Schaltbildes einer automatischen Testeinrichtung,
in der Sender mit Differenz-Abschluss nach der vorliegenden Erfindung
verwendet werden.
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4 ist
eine vergrößerte Darstellung
eines Senders mit Differenz-Abschluss aus dem Schaltbild von 3.
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5 ist
ein Zeitdiagramm, das die Arbeitsweise des Senders von 4 veranschaulicht.
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Ausführliche
Beschreibung der Erfindung
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Die
vorliegende Erfindung betrifft einen Sender für Hochgeschwindigkeits-Kommunikationssyteme,
einen Sendeempfänger,
der einen solchen Sender verwendet, und ein Verfahren der Hochgeschwindigkeits-Kommunikation.
Die folgende Beschreibung wird präsentiert, um einer in der Technik
erfahrenen Person zu ermöglichen,
die Erfindung, wie in dem Kontext einer bestimmten Anwendung und
ihren Anforderungen bereitgestellt, herzustellen und zu verwenden.
Für die
Fachleute werden verschiedene Modifikationen an der bevorzugten
Ausführung
ersichtlich sein, und die hierin definierten allgemeinen Prinzipien
können
auf andere Ausführungen
angewandt werden. Die vorliegende Erfindung ist daher nicht gedacht,
auf die einzelne gezeigte und beschriebene Ausführung begrenzt zu sein, sondern
soll dem breitesten Umfang, der mit den hierin offenbarten Prinzipien
und neuartigen Merkmalen verträglich
ist, zuteil werden.
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In 2a wird
ein Schaltbild eines erfindungsgemäßen Sendeempfängers gezeigt,
der eine Treiberschaltung umfasst, die aus einer Vielzahl von Treibern 14 bis 15 besteht,
die ein zu sendendes Signal DATA bereitstellen und einen entsprechenden Satz
von Abschlusswiderständen 16 bis 17 umfassen.
In diesem Beispiel ist das Signal DATA ein Mehrbit-Signal, das eine
Mehrpegel-Datenübertragung auf
einer Kommunikationsleitung bereitstellt.
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Die
Widerstände
sind mit der Übertragungsleitung 18 verbunden.
Die Treiber können
mit einer Exklusiv-ODER-(XOR)Funktion implementiert sein, wie durch
Verweiszeichen 22 und 23 in 2b gezeigt,
sodass eine Leitung CONTROL einen der Treiber 24, 25 veranlassen
kann, ein Umkehrsignal als eine Funktion davon zu erzeugen, ob es
hoch oder tief ist. Es sollte auch verstanden werden, dass andere
geeignete logische Operanden in diesem Fall benutzt werden können.
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Jeder
Treiber hat seinen eigenen Abschlusswiderstand, der anhängig von
der Impedanz des Busses 18, in den er treibt, z. B. 100
Ohm sein kann (eine Übertragungsleitung
mit 50 Ohm angenommen).
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Der
Empfänger 19 erzeugt
ein Signal R, das das durch den Sendeempfänger empfangene Signal darstellt.
Die Übertragungsleitung 18 kann
ein Kabel, eine Bahn auf einer Schaltungsplatte oder jede andere
Verbindung zwischen zwei Elementen einer elektronischen Schaltung
sein.
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Das
System von 2a arbeitet wie folgt. Wenn
die Steuerleitung einen tiefen Pegel hat, werden die Eingangsdaten
in den Ausgängen
der beiden Treiber 14, 15 gepuffert. Die Übertragungsleitung 18 wird über Reihen-Abschlusswiderstände 16, 17 getrieben.
Wenn die Steuerleitung einen hohen Pegel hat, ist der Ausgang eines
der Treiber umgekehrt zu einem anderen. Die beiden Widerstände 16, 17 wirken
somit als ein Parallel-Abschluss (verbunden mit der Mittelspannung
in Fall gleicher Widerstände)
für den
Empfänger.
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3 zeigt
eines der wirklichen detaillierten Schaltbilder, die die vorliegende
Erfindung implementieren.
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Die
in 3 gezeigte Schaltung liefert genaues Timing für bidirektionale
Datenbusse, die in automatischen Testanlagen zum Testen von DDR SDRAM
Speichern benutzt werden. Die Schaltung umfasst drei Kanäle für Hochgeschwindigkeits-Datenübertragung
und entsprechend drei als Register implementierte Sender, in diesem
Fall Register SSTL16857, geliefert von Philips Inc., und drei Sätze von
Reihen-Abschlusswiderständen
RN61–RN63, RN64-RN66 und RN67–RN69, in
diesem Fall Widerstandsnetzwerke von Burns Inc. oder Philips. Jeder Kanal
umfasst des Werteren einen z. B. in MC100E167FN von Motorola implementierten
Multiplexer zum Umwandeln von SDR-(einfache Datenrate)Typ-Signalen
in DDR-(doppelte Datenrate) Typ-Signale, eine Frequenzverdopplerschaltung MC10EP08,
auch von Motorola, einen Satz von Widerständen, z. B. RN99, RN98, für Parallel-Abschluss
und Bypass-Kondensatoren,
z. B. VDDQ.
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Um
die Erklärung
zu vereinfachen, wird in 4 ein solches Register 41 im
Detail mit einem Satz von Reihen-Abschlusswiderständen 42, 43 und 44 und
einer Steuereiheit 45, die als ein Teil eines FPGA Xilinx
XCV50 (nicht gezeigt) implementiert werden kann, entsprechend der
vorliegenden Beispielausführung
gezeigt. Es soll auch erwähnt
sein, dass nach dem vorlie genden Beispiel alle Widerstände gleich
sind. Ferner soll für
das vorliegende Beispiel jeder Abschlusswiderstand den Wert von
91 Ohm haben, um die Ausgangs- und Abschlussimpedanz von 50 Ohm
unter Berücksichtigung
der Ausgangsimpedenz des Registers bereitzustellen.
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Die
Arbeitsweise der Schaltung wird nun mit Verweis auf 5 beschrieben,
in der Timing-Diagramme
für einen
der drei Kanäle
der in 4 gezeigten Schaltung dargestellt werden.
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Für jedes
Ausgangssignal DRV-OUT werden von der Steuereinheit 45 zwei
Eingangssignale DAT∅_A und DAT∅_B bereitgestellt.
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In
Phase 1 des Timing-Diagramms von 5 arbeitet
in jeder folgenden ungradzahligen Phase jeder Treiber 41 als
ein seriell abgeschlossener Teiber.
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In
Phase 2 des Timing-Diagramms wird das Signal DAT_A eine logische '1', während
das Signal DAT_B eine logische '0' wird. Das Signal
am Ausgang des Reihen-Abschlusswiderstandes, z. B. Widerstand 42,
wird daher (VH + VL)/2
betragen, das eine Abschlussspannung für den Bus liefert. In diesem
Fall arbeitet der Treiber als ein Parallel-Abschluss, d. h. er führt selbst
eine abschließende Funktion
durch.
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In
Phase 3 stellen beide Eingangssignale logisch '1' bereit,
sodass der Treiber eine logische '1' in die
Last treibt.
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In
Phase 4 des Timing-Diagramms arbeitet der Treiber als ein Parallel-Abschluss,
d. h. er führt selbst
eine abschließende
Funktion durch, die gleiche wie oben mit Verweis auf Phase 2 beschrieben.
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In
Phase 5 sind beide Eingangssignale logisch '0',
sodass der Treiber eine logische '0' in
die Last treibt.
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Die
obige Beschreibung erklärt
somit, wie alle Zustände
zu erlangen sind, die zum Betrieb des bidirektionalen Busses zum
Bereitstellen von Daten im Fall von DDR SDRAM benötigt werden.
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Man
auch anerkennen, dass verschiedene Modifikationen an der vorliegenden
Erfindung vorgenommen werden können,
ohne vom Umfang der Ansprüche
abzuweichen.