DE60220931T2

DE60220931T2 - Speicher mit variablen niveaus

Info

Publication number: DE60220931T2
Application number: DE60220931T
Authority: DE
Inventors: Richard Folsom FACKENTHAL; John Folsom RUDELIC
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2001-09-18
Filing date: 2002-08-06
Publication date: 2007-10-18
Anticipated expiration: 2022-08-07
Also published as: ATE365967T1; US20040057355A1; KR20040044938A; CN100585737C; US6870767B2; CN1589480A; EP1428221B1; DE60220931D1; US6643169B2; EP1428221A1; WO2003025948A1; KR100580017B1; US20030053333A1; TWI268511B

Description

Die vorliegende Erfindung bezieht sich allgemein auf Speichergeräte und insbesondere auf Speichergeräte mit einer Mehrebenenzellen-Architektur.
Ein Mehrebenenzellen-Speicher besteht aus Mehrebenenzellen, von denen jede Zelle fähig ist, mehrere Ladezustände oder Ebenen zu speichern. Jeder der Ladezustände ist mit einem Speicherelement-Bitmuster verknüpft.
Eine Flash EEPROM Speicherzelle sowie andere Typen von Speicherzellen können konfiguriert werden, um mehrere Schwellenebenen (V_t) zu speichern. In einer Speicherzelle, die zwei Bits pro Zelle speichern kann, werden zum Beispiel vier Schwellenebenen (V_t) benutzt. Folglich sind zwei Bits für jede Schwellenebene designiert. In einer Ausführungsform könnte die Mehrebenenzelle vier Ladezustände speichern. Ebene drei führt eine höhere Ladung als Ebene zwei. Ebene zwei führt eine höhere Ladung als Ebene eins und Ebene eins führt eine höhere Ladung als Ebene null. Eine Bezugsspannung könnte die verschiedenen Ladezustände voneinander trennen. Zum Beispiel könnte eine erste Bezugsspannung Ebene drei von Ebene zwei trennen, eine zweite Bezugsspannung könnte Ebene zwei von Ebene eins trennen und eine dritte Bezugsspannung könnte Ebene eins von Ebene null trennen.
Ein Mehrebenenzellen-Speicher ist fähig, basierend auf der Anzahl der Ladezustände mehr als ein Bit von Daten zu speichern. Ein Mehrebenenzellen-Speicher, der vier Ladezustände speichern kann, könnte zum Beispiel zwei Bits von Daten speichern, ein Mehrebenenzellen-Speicher, der acht Ladezustände speichern kann, könnte drei Bits von Daten speichern, und ein Mehrebenenzellen-Speicher, der sechzehn Ladezustände speichern kann, könnte vier Bits von Daten speichern. Für jeden der N-Bit Mehrebenenzellen-Speicher könnten verschiedene Speicherelement-Bitzustände mit jedem der verschiedenen Ladezustände verknüpft werden.
Die Anzahl der Ladezustände, die in einer Mehrebenenzelle speicherbar ist, ist jedoch nicht auf Zweier-Potenzen beschränkt. Zum Beispiel speichert ein Mehrebenenzellen-Speicher mit drei Ladezuständen 1,5 Bits von Daten. Wenn diese Mehrebenenzelle mit zusätzlicher Decodierlogik kombiniert und an eine zweite ähnliche Mehrebenenzelle gekoppelt wird, werden drei Bits von Daten als Ausgabe der Zwei-Zellen-Kombination bereitgestellt. Verschiedene andere Mehrebenenzellen-Kombinationen sind ebenfalls möglich.
Je höher die Anzahl der Bits pro Zelle ist, umso größer ist die Möglichkeit von Lesefehlern. Somit ist bei einer Vier-Bit-Mehrebenenzelle das Auftreten von Lesefehlern wahrscheinlicher als bei einer Ein-Bit-Zelle. Das Potential für Lesefehler ist inhärent in den kleinen Differenzspannungen, die zum Speichern nebeneinander liegender Zustände benutzt werden. Wenn die gespeicherten Daten potentiell verlustbehaftet sind, könnten empfindliche Daten, die in Mehrebenenzellen mit relativ hoher Dichte gespeichert sind, anfällig gegen erhöhte Fehlerraten sein.
In vielen Anwendungen speichern die nicht-flüchtigen Speicher eine große Menge von Daten, die gegenüber einer kleinen Anzahl von Bitfehlern tolerant sind. Anwendungen könnten auch eine kleine Menge von Daten aufweisen, die Bitfehlern gegenüber nicht tolerant sind. Zu Beispielen für solche Anwendungen gehören Steuerstrukturen und Kopfinformation, um nur einige zu nennen. Diese typischen Anwendungen, in denen eine relativ kleine Menge des Gesamtspeichers eine höhere Wiedergabetreue erfordert, sind zum Beispiel digitale Audio-Player, digitale Fotoapparate, digitale Video-Rekorder.
Folglich muß eine Lösung zur Speicherung einer großen Menge von Daten in dichten Mehrebenenzellen gefunden werden, wobei sicherzustellen ist, daß empfindliche Daten in einer Weise gespeichert werden, die die Möglichkeit von Lesefehlern hinreichend reduziert.
EP 0 788 113 A1 offenbart Mehrebenenzellen-Speicher-Schaltungen und entsprechende Lese- und Schreibverfahren.
KURZDARSTELLUNG DER ERFINDUNG
Die vorliegende Erfindung ist durch die Ansprüche 1, 3 und 5 definiert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Blockdarstellung einer erfindungsgemäßen Ausführungsform;
2 ist eine Darstellung einer Zelle;
3 ist eine Darstellung einer anderen Zelle gemäß einer anderen erfindungsgemäßen Ausführungsform;
4 ist eine Darstellung einer wiederum anderen Zelle gemäß einer erfindungsgemäßen Ausführungsform; und
5 ist ein Ablaufdiagramm für Software gemäß einer erfindungsgemäßen Ausführungsform.
AUSFÜHRLICHE BESCHREIBUNG
Bezugnehmend auf 1 könnte ein Prozessor 100 über einen Bus 102 an einen Mehrebenenzellen-Speicher 104 gekoppelt sein. Der Speicher 104 enthält einen Schnittstellen-Controller 105, eine Schreibzustandsmaschine 106 und eine Mehrebenenzellen-Speicheranordnung 150. In einer Ausführungsform der vorliegenden Erfindung ist der Prozessor 100 über den Bus 102 sowohl an den Schnittstellen-Controller 105 als auch an die Speicheranordnung 150 gekoppelt. Der Schnittstellen-Controller 105 stellt die Steuerung der Mehrebenenzellen-Speicheranordnung 150 bereit. Die Schreibzustandsmaschine 106 kommuniziert mit dem Schnittstellen-Controller 105 und der Speicheranordnung 150. Der Schnittstellen-Controller 105 übergibt die in die Anordnung 150 zu schreibenden Daten an die Zustandsmaschine 106. Die Zustandsmaschine 106 führt eine Folge von Ereignissen aus, um Daten in die Anordnung 150 zu schreiben. In einer Ausführungsform sind der Schnittstellen-Controller 105, die Schreibzustandsmaschine 106 und die Mehrebenenzellen-Speicheranordnung 150 auf einer einzigen integrierten Schaltkreisplatte untergebracht.
Obwohl die Ausführungsformen in Verbindung mit einer Speicheranordung 150 beschrieben sind, die zwei oder vier Bits pro Zelle speichert, könnte jede beliebige Anzahl von Bits in einer einzigen Zelle gespeichert sein, zum Beispiel durch Erhöhung der Anzahl der Schwellenebenen.
Obwohl die Ausführungsformen in Verbindung mit einer Speicheranordung 150 von Flash-Zellen beschrieben sind, können stattdessen auch andere Zellen wie zum Beispiel ein Nurlesespeicher (ROM), ein löschbarer programmierbarer Nurlesespeicher (EPROM), ein herkömmlicher elektrisch löschbar programmierbarer Nurlesespeicher (EEPROM) oder ein dynamischer Direktzugriffsspeicher (DRAM) verwendet werden, um nur einige zu nennen.
Bezugnehmend auf 2 könnte eine Zelle nur ein Bit von Daten in den ersten und letzten Zuständen der Zelle enthalten. In den in 3 und 4 dargestellten Ausführungsformen ist die tatsächliche Speicherung der Daten durch ein X dargestellt, und leere Zustände sind durch Gedankenstriche dargestellt. Eine in 3 dargestellte ähnlich bemessene Zelle könnte zwei Bits pro Zelle auf jeder fünften Ebene innerhalb der Zelle speichern. Desgleichen könnte, wie in 4 dargestellt, die gleiche ähnlich bemessene Zelle vier Bits pro Zelle speichern, wobei in diesem Beispiel jeder einzelne Zustand oder jede Ebene der sechzehn verfügbaren Zustände genutzt wird.
Somit könnte in manchen erfindungsgemäßen Ausführungsformen die Anzahl der Bits pro Zelle geändert werden, um die Wiedergabetreue der gespeicherten Daten zu erhöhen. Wenn somit die Dichte wichtiger als die Wiedergabetreue ist, könnte das in 4 dargestellte System oder ein System mit höherer Dichte eingesetzt werden. Umgekehrt, wenn die Wiedergabetreue wichtiger ist, könnten die Daten über die Zelle ausgebreitet werden, so daß sich die Dichte pro Zelle verringert und die Anzahl der Zellen steigt, die zum Speichern aller Daten erforderlich ist. Durch den größeren Abstand zwischen den eingesetzten Zuständen kann die Integrität der Datenspeicherung verbessert werden. Der Grund hierfür ist, daß es leichter ist, die Differenzspannung zwischen Ebenen wahrzunehmen, die signifikant nicht aneinander angrenzen. In der Tat, je größer der Abstand zwischen den Ebenen, umso leichter ist es, eine Differenzspannung zu erkennen.
Somit kommen in 2 nur zwei Ebenen zum Einsatz, und in der in 3 dargestellten Ausführungsform werden vier Ebenen verwendet. In der in 4 dargestellten Ausführungsform werden gemäß einiger Ausführungsformen der vorliegenden Erfindung alle sechzehn Ebenen verwendet.
Somit könnten in manchen Ausführungsformen, abhängig vom Typ der betroffenen Daten, Daten von unterschiedlicher Bitanzahl pro Zelle gespeichert werden. Somit könnten manche Daten dicht zusammengepackt sein, wie zum Beispiel in 4 dargestellt, während andere Daten weiter voneinander beabstandet ausgebreitet sind, wobei zusätzliche Anzahlen von Zellen erforderlich wären, um die Datenspeicherung abzuschließen.
Bezugnehmend auf 5 identifiziert nun der Schreibalgorithmus 122, der als Software oder Hardware implementiert werden kann, anfangs die Anzahl der Bits pro Zelle. Die Anzahl der Bits pro Zelle könnte von Information abgeleitet werden, die sich in den Daten befindet und die die gewünschte Wiedergabetreue angibt. Basierend auf der Anzahl von Bits pro Zelle, könnte die Bitmenge, die in jede gegebene Zelle gepackt werden soll, angepaßt werden. So könnte in einigen Fällen eine höhere Packungsdichte verwendet werden, zum Beispiel wie in 4 dargestellt, und in anderen Fällen könnte eine geringere oder mehr ausgebreitete Packungsdichte verwendet werden. Nachdem die Anzahl der Bits pro Zelle bestimmt wurde, wie in Block 124 angegeben, wird das Einpacken der Bits in jede Zelle angepaßt, wie in Block 126 angegeben. Schließlich werden die Bits in die Zellen geschrieben, wie bei Block 128 angegeben. Die Anzahl der Bits pro Zelle kann während des Ablaufs von Zelle zu Zelle geändert werden.
Der Leseprozeß kehrt den Ablauf einfach um, wobei die fehlenden Ebenen ignoriert werden und die tatsächlichen Daten einfach aus jeder Zelle gelesen werden. Die auseinandergebreiteten Daten können nun erneut in eine kontinuierliche Datenkette gepackt werden.

Claims

Verfahren umfassend: Speichern von Daten mit einer ersten Dichte in einer ersten Zelle, die fähig ist, mehr als zwei Bits zu speichern, in einer ersten Speicheranordnung (150); Speichern von Daten mit einer zweiten Dichte in einer zweiten Zelle, die fähig ist, mehr als zwei Bits zu speichern, in einer ersten Speicheranordnung (150), so daß weniger Bits pro Zelle in einer der ersten oder zweiten Zellen als in der anderen der ersten oder zweiten Zellen gespeichert werden; und Speichern von Daten in regelmäßig beabstandeten Ebenen innerhalb einer der besagten Zellen, während dazwischenliegende Ebenen innerhalb der Zelle nicht von gespeicherten Daten besetzt werden.
Verfahren nach Anspruch 1 einschließlich des Speicherns von Daten in einer Zelle, die eine Mehrzahl von Ebenen beinhaltet, welche Daten weniger als alle Ebenen füllen.
Computerprogramm einschließlich Anweisungen, die einem prozessor-basierten System ermöglichen, Daten mit einer ersten Dichte in einer ersten Zelle, die fähig ist, mehr als zwei Bits zu speichern, in einer ersten Speicheranordnung (150) zu speichern; Daten mit einer zweiten Dichte in einer zweiten Zelle, die fähig ist, mehr als zwei Bits zu speichern, in einer ersten Speicheranordnung (150) zu speichern, so daß weniger Bits pro Zelle in einer der ersten oder zweiten Zellen als in der anderen der ersten oder zweiten Zellen gespeichert werden; und Daten in regelmäßige beabstandeten Ebenen innerhalb einer der besagten Zellen zu speichern, während dazwischenliegende Ebenen innerhalb der Zelle von gespeicherten Daten unbesetzt bleiben.
Computerprogramm nach Anspruch 3, ferner speichernd Anweisungen, die dem prozessor-basierten System ermöglichen, Daten in einer Zelle zu speichern, die eine Mehrzahl von Ebenen beinhaltet, und wobei die Daten weniger als alle besagten Ebenen füllen.
Speicher umfassend: eine Speicheranordnung (150) einschließlich einer ersten und einer zweiten Zelle, die fähig sind, mehr als zwei Bits zu speichern, einen Controller (105), der an die Anordnung (150) gekoppelt ist, um Daten in der besagten Anordnung (150) mit einer ersten Dichte in der besagten ersten Zelle zu speichern und Daten mit einer zweiten Dichte in der zweiten Zelle zu speichern, und Daten in nicht aneinander angrenzenden Speicherzellen-Schwellenebenen in den besagten Zellen zu speichern, wobei der Controller (150) Daten in regelmäßig beabstandeten Ebenen innerhalb einer der besagten Zellen speichert, während dazwischenliegende Ebenen innerhalb der besagten Zelle von gespeicherten Daten unbesetzt bleiben.
Speicher nach Anspruch 5, wobei der Controller (105) Daten in einer Zelle speichert, die eine Mehrzahl von Ebenen beinhaltet, welche Daten weniger als alle Ebenen füllen.