DE60314129T2 - Verfahren zur bildung von mram-bausteinen - Google Patents

Verfahren zur bildung von mram-bausteinen Download PDF

Info

Publication number
DE60314129T2
DE60314129T2 DE60314129T DE60314129T DE60314129T2 DE 60314129 T2 DE60314129 T2 DE 60314129T2 DE 60314129 T DE60314129 T DE 60314129T DE 60314129 T DE60314129 T DE 60314129T DE 60314129 T2 DE60314129 T2 DE 60314129T2
Authority
DE
Germany
Prior art keywords
layer
cover layer
spacer
etching
sacrificial cover
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60314129T
Other languages
English (en)
Other versions
DE60314129D1 (de
Inventor
Max Boise HINEMAN
Karen Boise SIGNORINI
Brad J. Livermore HOWARD
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE60314129D1 publication Critical patent/DE60314129D1/de
Application granted granted Critical
Publication of DE60314129T2 publication Critical patent/DE60314129T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00Thin magnetic films, e.g. of one-domain structure
    • H01F10/32Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/308Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices lift-off processes, e.g. ion milling, for trimming or patterning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H01F41/34Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film in patterns, e.g. by lithography

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Diese Erfindung ist im Allgemeinen auf Magnetspeichervorrichtungen zum Speichern von digitaler Information und insbesondere auf Verfahren und Strukturen zum Bilden von elektrischen Kontakten an den Vorrichtungen gerichtet.
  • Beschreibung des Stands der Technik
  • Der digitale Speicher, der üblicherweise in Computern und Computersystem-Bauteilen verwendet wird, ist ein dynamischer Direkt-Zugriffsspeicher (DRAM), bei dem in Kondensatoren gespeicherte Spannung digitale Informationsbits darstellt. Elektrische Leistung muss an diese Speicher geliefert werden, um die Information aufrechtzuerhalten, weil ohne häufige Auffrischzyklen die gespeicherte Ladung in den Kondensatoren dissipiert und die Information verloren geht. Speicher, die eine ständige Stromversorgung erfordern, sind als flüchtige Speicher bekannt.
  • Nichtflüchtige Speicher benötigen keine Auffrischzyklen, um ihre gespeicherte Information zu konservieren, infolgedessen konsumieren sie weniger Leistung als flüchtige Speicher und können in einer Umgebung arbeiten, in der die Stromversorgung nicht immer an ist. Es gibt viele Anwendungen, bei denen nichtflüchtige Speicher bevorzugt werden oder erforderlich sind, wie beispielsweise in Mobiltelefonen oder in Steuersystemen von Automobilen.
  • Magnetische Direkt-Zugriffsspeicher (MRAMs) sind nichtflüchtige Speicher. Digitale Informations-Bits werden als unterschiedliche Magnetisierungsrichtungen in einem Magnetspeicherelement oder einer Magnetspeicherzelle gespeichert. Die Speicherelemente können einfache dünne ferromagnetische Filme oder komplexe geschichtete magnetische Dünnschichtstrukturen sein, wie beispielsweise Tunnel-Magnetwiderstandselemente (TMR-Elemente) oder gigantische Magnetwiderstandselemente (GMR-Elemente).
  • Speicher-Array-Strukturen werden im Allgemeinen aus einem ersten Satz von parallelen Leiterbahnen gebildet, die von einer Isolatorschicht bedeckt sind, über denen ein zweiter Satz von parallelen Leiterbahnen senkrecht zu den ersten Leitungen liegt. Einer dieser beiden Sätze von Leiterbahnen kann die Bitleitungen und der andere die Wortleitungen sein. Bei der einfachsten Konfiguration sind die Magnetspeicherzellen zwischen den Bitleitungen und den Wortleitungen an ihren Schnittpunkten angeordnet. Kompliziertere Strukturen mit Transistor- oder Dioden-Zwischenspeicherung können ebenfalls verwendet werden. Wenn Strom durch eine Bitleitung oder eine Wortleitung fließt, erzeugte er ein Magnetfeld um die Leitung. Die Arrays sind ausgestaltet, sodass jede Leiterbahn lediglich einen Teil des Feldes liefert, das benötigt wird, um die Magnetisierung der Speicherzellen umzukehren. Bei einer Anordnung tritt ein Umschalten lediglich an jenen Schnittpunkten auf, an denen sowohl Wort- als auch Bitleitungen Strom führen. Keine der beiden Leitungen kann selbst ein Bit umschalten; lediglich jene Zellen, die sowohl durch Bit- als auch Wortleitungen adressiert werden können, können umgeschaltet werden.
  • Das Magnetspeicher-Array von 1 stellt auf eine grundlegende Art und Weise die drei Funktionsschichten einer TMR-Vorrichtung dar. TMR-Vorrichtungen 10 arbeiten durch Elektronentunneln von einer Magnetschicht zu einer anderen durch eine dünne Sperrschicht 12. Die Tunnelwahrscheinlichkeit ist am größten, wenn die Magnetschichten 14, 16 an jeder Seite der Sperrschicht 12 parallele Magnetisierungen aufweisen, und am geringsten, wenn die Magnetisierungen antiparallel sind. Damit die Vorrichtungen ordnungsgemäß arbeiten, müssen diese Schichten elektrisch voneinander isoliert sein. Jedes Kurzschließen der Schichten umgeht die Datenspeicherung der Vorrichtung.
  • Zur Zeit werden Kupferleiter für MRAM-Arrays bevorzugt, um die Wahrscheinlichkeit von Problemen mit Elektromigration zu verringern, die durch die durch Bit- und Wortleitungen geführte hohe Stromdichte verursacht werden. Kupferleiterbahnen werden gewöhnlicherweise mit einem Damaszier-Prozess hergestellt. In 1 wird die Kupferleiterbahn 18, die in Kontakt mit dem unteren Teil der TMR-Vorrichtungen 10 ist, in der Ebene des Papiers gezeigt. Um Leiterbahnen über den Vorrichtungen herzustellen, wird zuerst eine dicke Isolatorschicht über dem MRAM-Array aufgebracht. Gräben werden in die Isolatorschicht geätzt, um die Oberseiten der TMR-Vorrichtungen 10 freizulegen. Kupfer wird aufgebracht, um die Gräben zu füllen und einen elektrischen Kontakt mit den TMR-Vorrichtungen 10 herzustellen. Obere Elektroden (in 1 nicht gezeigt) über den TMR-Vorrichtungen 10 werden vorzugsweise ebenfalls durch Damaszier-Verarbeitung gebildet.
  • Obwohl Gräben gewöhnlicherweise anisotrop durch eine strukturierte Maske geätzt werden, kann Überätzung sowohl in der Breite des Grabens als auch in der Tiefe des Grabens auftreten. Wenn das Ätzen zu tief ist, entwickeln sich Lücken entlang der Seitenwände der Speichervorrichtungen. Eine anschließende Kupferaufbringung füllt die Lücken und kann die Speichervorrichtungen kurzschließen. Ein robusteres Verfahren zum Bilden von Leiterbahnen über Magnetspeichervorrichtungen wird benötigt.
  • Die US-Patentschrift 6 174 737 offenbart einen MRAM mit Magnetspeicherelementen und Leiterbahnen, um Magnetfelder zum Schreiben und/oder Lesen von Zuständen auf den Magnetelementen zu erzeugen. Bei dem Herstellungsverfahren der Speicherelemente wird keine Deckschicht verwendet.
  • Die US-Patentschrift Nr. 2002/041514 offenbart ein Metall zum Anlegen von externen Feldern in einer Mehrzahl von Richtungen einschließlich einer für die leichte Achse der Magnetisierung zur Magnetisierungsumkehr.
  • Die US 6 358 756 offenbart ein Verfahren zum Herstellen einer MRAM-Struktur und der resultierenden Struktur. Die MRAM-Struktur weist die Pinned-Schicht auf, die in einem Graben ausgenommen ist, wobei die obere Magnetschicht darüber angeordnet ist. Das Verfahren der MRAM-Herstellung benutzt eine Abstandshalterverarbeitungstechnik, wodurch die obere Magnetschicht der MRAM-Stapelstruktur zwischen der Region gebildet wird, die durch die Abstandshalter festgelegt ist, um dadurch die Selbstausrichtung der oberen Magnetschicht über der darunter liegenden, mit Pinned-Magnetschicht zu ermöglichen.
  • Die Erfindung stellt ein Verfahren gemäß Anspruch 1 bereit.
  • Das Verfahren kann die Merkmale von einem oder mehreren der abhängigen Ansprüche 2 bis 28 umfassen.
  • Die Erfindung stellt ebenfalls ein Element bereit, wie in einem der Ansprüche 29 bis 32 festgelegt ist.
  • Zusammenfassung der Erfindung
  • Ein Verfahren zum Bilden eines magnetischen Direktzugriffsspeichers (MRAM = Magnetic Random Access Memory) wird bereitgestellt. Eine Mehrzahl von einzelnen Magnetspeichervorrichtungen mit Deckschichten wird auf einem Substrat festgelegt. Eine kontinuierliche erste Isolatorschicht wird über dem Substrat und den Magnetspeichervorrichtungen vorgesehen. Teile der ersten Isolatorschicht werden zumindest über den Magnetspeichervorrichtungen entfernt, und dann werden die Deckschichten selektiv entfernt, womit aktive Oberseiten der Magnetspeichervorrichtungen freigelegt sind. Obere Leiter werden in Kontakt mit den aktiven Oberseiten der Magnetspeichervorrichtungen gebildet.
  • In Übereinstimmung mit einem anderen Aspekt der Erfindung wird ein Verfahren zum Bilden eines Magnetwiderstands-Speichers auf einem Halbleitersubstrat mit einem darunter liegenden integrierten Schaltungsbauteil bereitgestellt. Eine Mehrzahl von Vorsprüngen mit Magnetwiderstands-Speicherschichten wird mit einer Deckschicht als eine oberste Schicht gebildet. Eine Anpass-Schicht (conformal layer) aus Abstandshaltermaterial wird über den Vorsprüngen aufgebracht, und eine Abstandshalterätzung wird durchgeführt, wodurch Abstandshalter entlang Seitenflächen der Vorsprünge gebildet werden. Eine Schicht aus Isoliermaterial wird über den Vorsprüngen, den Abstandshaltern und dem Substrat gebildet. Das Isoliermaterial wird mindestens über den Vorsprüngen entfernt, die Deckschicht wird selektiv weggeätzt, und ein Metallisierungsprozess wird durchgeführt, um Kontakt mit den Magnetwiderstands-Speicherschichten herzustellen.
  • Es gibt eine erste Isolatorschicht um die Magnetspeicherstapel, und die Oberseiten der Magnetspeicherstapel sind unter der Oberseite der ersten Isolatorschicht ausgenommen. Es gibt einen Metall-Leiter, der mit der Oberseite der Magnetspeicherstapel in Kontakt ist.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittszeichnung eines Teils eines Arrays von TMR-Magnetspeichervorrichtungen, die Stiftkonfigurationen aufweisen, in Übereinstimmung mit dem Stand der Technik.
  • 2 ist eine Querschnittszeichnung von Abdeckschichten eines Magnetspeicherstapels und eines Deckmaterials, die in Übereinstimmung mit den bevorzugten Ausführungsformen der Erfindung aufgebaut sind.
  • 3 ist eine Querschnittszeichnung einer einzelnen Magnetspeichervorrichtung mit einer Deckschicht in einer Stiftkonfiguration, wie sie von den Abdeckschichten von 2 geätzt wurde.
  • 4 ist eine Querschnittszeichnung der Speichervorrichtung von 3, die von einer erste Isolatorschicht umgeben ist.
  • 5 ist eine Querschnittszeichnung der Speichervorrichtung von 4, wobei die Deckschicht entfernt ist, und ein oberster Leiter, der durch einen Standardmetallisierungsprozess hergestellt wird, in Kontakt mit der Vorrichtung in Übereinstimmung mit einer Anordnung.
  • 6A ist eine Querschnittszeichnung der Speichervorrichtung von 4, nachdem eine zweite Isolatorschicht aufgebracht wurde und ein Graben in die zweite Isolatorschicht geätzt wurde, in Übereinstimmung mit einer anderen Anordnung.
  • 6B ist eine Querschnittszeichnung der Speichervorrichtung von 6A, nachdem die Deckschicht entfernt und ein oberster Leiter in Kontakt mit der Vorrichtung durch einen Doppel-Damaszier-Prozess hergestellt wurde.
  • 7A ist eine Querschnittszeichnung einer alternativen Ausführungsform für einen Doppel-Damaszier-Prozess, bei dem eine Ätzstoppschicht zwischen der ersten Isolatorschicht und der zweiten Isolatorschicht aufgebracht wurde.
  • 7B ist eine Querschnittszeichnung der alternativen Ausführungsform von 7A, nachdem die Ätzstoppschicht von dem Boden des Grabens in der zweiten Isolatorschicht entfernt, die Deckschicht entfernt und der oberste Leiter gebildet wurde.
  • 8 ist eine Querschnittszeichnung der Speichervorrichtung von 3, über die eine Schicht aus Abstandshaltermaterial aufgebracht wurde, in Übereinstimmung mit einer anderen Ausführungsform.
  • 9 ist eine Querschnittszeichnung der Speichervorrichtung von 8 nach einer Abstandshalterätzung.
  • 10 ist eine Querschnittszeichnung der Speichervorrichtung von 9, die von der ersten Isolatorschicht umgeben ist.
  • 11 ist eine Querschnittszeichnung der Speichervorrichtung von 10, wobei die Deckschicht entfernt ist, und ein oberster Leiter, der durch einen Standardmetallisierungsprozess hergestellt wurde, in Kontakt mit der Vorrichtung ist.
  • 12 ist eine Querschnittszeichnung der Speichervorrichtung von 10, wobei die Deckschicht entfernt ist, und ein oberster Leiter, der durch einen Doppel-Damaszier-Prozess hergestellt ist, in Kontakt mit der Vorrichtung gemäß einer bevorzugten Ausführungsform ist.
  • 13 ist eine Querschnittszeichnung der Speichervorrichtung von 10, wobei die Deckschicht entfernt ist, und ein oberster Leiter, der durch einen Doppel-Damaszier-Prozess hergestellt ist, in Kontakt mit der Vorrichtung gemäß einer alternativen Ausführungsform ist, bei der die zweite Isolatorschicht überätzt wurde und Metall sich teilweise in die erste Isolatorschicht erstreckt.
  • Ausführliche Beschreibung der bevorzugten Ausführungsform
  • Die erwähnten Forderungen werden durch den Prozess der Erfindung erfüllt. Die bevorzugten Ausführungsformen benutzen eine Opferdeckschicht über der aktiven Speichervorrichtung. Die Deckschicht wird einfacher als das(die) umgebende(n) Isoliermaterialien) geätzt, was zu einer guten Steuerung beim Ätzen des Grabens für den obersten Leiter einer deutlich niedrigeren Wahrscheinlichkeit einer Überätzung führt. Bei einer anderen Ausführungsform werden Abstandshalter mit einer niedrigen Ätzrate um die aktive Speichervorrichtung verwendet, sodass, sogar wenn eine Überätzung auftritt, die Abstandshalter relativ unbeeinflusst bleiben, und die Seiten der Speichervorrichtungen durch die Abstandshalter geschützt sind.
  • Diese und weitere Aufgaben und Vorteile der Erfindung werden vollständiger aus der folgenden Beschreibung in Verbindung mit den begleitenden Zeichnungen offensichtlich werden. Bezug wird nun auf die Zeichnungen genommen, in denen sich gleiche Bezugszahlen überall auf gleiche Teile beziehen.
  • 2 ist ein Startpunkt für die dargestellten Ausführungsformen der Erfindung. Die Ausführungsformen werden für eine TMR-Magnetspeicherzelle dargestellt, die eine Oberseite und eine Außenseite aufweist, wobei die Ausführungsformen der Erfindung gleichermaßen auf Speicherzellen anderer Arten angewendet werden können. Eine Metallleiterbahn 18, vorzugsweise aus Kupfer oder Aluminium, wurde auf oder in einem Substrat (nicht gezeigt) gebildet. Die Leiterbahn 18 erstreckt sich nach rechts und nach links des Blatts bzw. der Seite. Ein erster Stapel 14 aus Magnet-Schicht(en) und zugeordneten angrenzenden Abdeckschichten wird aufgebracht. Eine dünne Tunnelsperrschicht 12 wird über dem ersten Stapel 14 aufgebracht, und ein zweiter Stapel 16 aus Magnet-Schicht(en) und zugeordneten benachbarten Abdeckschichten wird über der Tunnelschicht 12 aufgebracht, wie in der Technik der TMR-Magnetspeicherzellenherstellung bekannt ist. Eine Abdeckschicht 20 wird über dem zweiten TMR-Materialstapel 16 aufgebracht. Vorzugsweise ist das Deckmaterial 20 bezogen auf den oberen Teil des zweiten TMR-Stapels 16 selektiv ätzbar. Bevorzugterweise umfasst das Deckmaterial ein Nichtmetall, wie beispielsweise amorphen Kohlenstoff, diamantenähnlichen Kohlenstoff, amorphes Silizium, Siliziumkarbid, das durch den BLOKTM-(AMAT) Prozess aufgebracht wird, oder ein siliziumreiches Oxynitrid, wie beispielsweise eine dielektrische antireflektive Beschichtung (DARC = dielectric anti-reflective coating).
  • 3 zeigt einen TMR-Speicherzellenstift 10 mit der Deckschicht 20, nachdem die Abdeckschichten von 2 strukturiert und in ein Array von Speicherzellen geätzt wurden. Das Strukturieren und Ätzen kann durch Abscheiden bzw. Aufbringen einer Maskenschicht über der Deckschicht ausgeführt werden, wobei dann die Maskenschicht strukturiert und die Deckschicht und die Magnetspeicherschichten durch freigelegte Regionen in der Maske geätzt werden. Ein hartes Maskenmaterial aus Siliziumoxid ist ein Material, das für die Maskenschicht geeignet ist.
  • In 4 wurde eine kontinuierliche erste Isolator- oder dielektrische Zwischenebenenschicht (ILD1) 22 aufgebracht und vorzugsweise mit chemisch-mechanischer Planarisierung (CMP) planarisiert, um das Oberste der Deckschicht 2 freizulegen. Obwohl CMP bevorzugt wird, können andere Verfahren, wie beispielsweise Ätzen, verwendet werden, um die ILD1 22 über der Deckschicht 20 zu entfernen. Bei einer Ausführungsform umfasst die ILD1 22 Siliziumoxid, das durch Zersetzung von TEOS (Tetraethylorthosilikat) gebildet wird. Bei einer anderen Ausführungsform ist die ILD1 22 aus Siliziumnitrid. Einer der Vorteile der dargestellten Ausführungsform ist bei diesem Schritt offensichtlich. Im Allgemeinen umfasst der obere Teil des obersten Magnetstapels 16 Metall, wie beispielsweise Tantal. Es ist schwierig, den CMP-Prozess exakt an dem oberen Teil auf der Speicherzelle 10 zu stoppen. Wenn der obere Teil der Speicherzelle 10, die dünne Metallschicht, beschädigt oder entfernt wird, kann es schwierig sein, einen guten elektrischen Kontakt mit der Zelle herzustellen. Wenn zu viel Metall entfernt wird, würde es den Gesamtbetrieb der Zelle stören. Außerdem neigen einige Metalle dazu, während der CMP zu verschmieren, was zu einer breiteren Aufbringung von Metall als gewünscht führt. Die Deckschicht 20 kann die CMP ohne die oben beschriebenen Nachteile durchlaufen. Die Deckschicht ist kein aktives Funktionsteil der Speicherzelle. Sogar wenn etwas von der Deckschicht 20 während der CMP entfernt wird, bleibt die darunter liegende Zelle 10 intakt. Die für die Deckschicht 20 bevorzugten Materialien neigen nicht dazu, wie oben erläutert, während der CMP zu verschmieren. Somit bleibt das Deckmaterial über der Speicherzelle 10 angeordnet.
  • Eine Ausführungsform, die eine Standardmetallisierung beinhaltet, wird in 5 gezeigt. Die Deckschicht 20 wurde entfernt. Vorzugsweise wird die Deckschicht 20 durch einen Ätzprozess entfernt, der für das Deckmaterial gegenüber der ILD1 22 bevorzugt wird. Ein bevorzugtes Ätzen wird durchgeführt, um die Deckschicht 20 zu entfernen. Wenn die Deckschicht 20 amorphen oder diamantenähnlichen Kohlenstoff umfasst, ist es vorzuziehen, sie mit einem Sauerstoffplasma zu entfernen. Wenn die Deckschicht 20 amorphes Silizium umfasst, ist es vorzuziehen, sie mit Cl-, HBr-, HI- oder NF3-Plasma zu entfernen. Wenn die Deckschicht 20 Siliziumkarbid oder siliziumreiches Oxynitrid umfasst, ist es vorzuziehen, sie mit einer Halogenchemie ohne Kohlenstoff, wie beispielsweise Cl2 oder NF3, zu entfernen. Wenn die Deckschicht 20 DARC (dielectric anti-reflective coating comprising a silicon-rich silicon oxynitride) umfasst, ist es vorzuziehen, sie mit NFS/Cl2 zu entfernen, das eine 2:1 Ätzrate für DARC versus Siliziumoxid von TEOS aufweist. Diese und andere Materialien und chemische Aspekte der dargestellten Ausführungsformen werden in Tabelle I zusammengefasst. Für die Zwecke der vorliegenden Offenbarung definieren wir ein Material, das bevorzugt zu ätzen ist, wenn die Ätzrate für dieses Material mindestens etwa 2 mal größer, vorzugsweise 5 mal größer und am bevorzugtesten 10 mal größer als für die umgebenden Materialien ist.
  • Eine Metallschicht, die vorzugsweise Aluminium umfasst, wird aufgebracht, strukturiert und geätzt. Das Metall 24 füllt die Region, die zuvor durch die Deckschicht 20 belegt wurde. Der Teil des strukturierten Metalls 24 über der Oberseite der ILD1 22 umfasst einen in das Blatt bzw. die Seite von 5 laufenden obersten Leiterbahn, die elektrische Verbindungen entlang einer Reihe von Zellen 10 herstellt. Eine zweite Isolatorschicht (nicht gezeigt) kann über Leiterbahnen 24 aufgebracht werden, und die Verarbeitung kann fortgesetzt werden.
  • Die Struktur der in 5 dargestellten Ausführungsform umfasst eine Mehrschicht-Magnetspeicherzelle 10, vorzugsweise eine TMR-Speicherzelle, die an ihrer Unterseite mit einer Leiterbahn 18 in Kontakt ist, die vorzugsweise Aluminium oder Kupfer umfasst. Die Dicke der Leiterbahn 18 ist zwischen etwa 100 nm und 350 nm. Die Dicke der Mehrschicht-Magnetspeicherzelle 10 ist zwischen etwa 20 nm und 50 nm. Die Breite der Zelle ist zwischen etwa 150 nm und 500 nm. Die Zelle wird an ihren Seiten von einer Isolatorschicht 22 umgeben, die vorzugsweise aus Siliziumoxid oder Siliziumnitrid ist. Die Isolatorschicht 22 ist mit einer Dicke von etwa 50 nm und 100 nm größer als die Speicherzelle 10. Die Oberseite der Speicherzelle 10 ist von der Oberseite der Isolatorschicht 22 etwa zwischen 20 nm und 50 nm ausgenommen. Die Ecken der Isolatorschicht 22 an dem obersten Teil der Ausnehmung sind geringfügig von dem Deckätzprozess gerundet. Das Metall 24, das vorzugsweise Aluminium umfasst, füllt die Ausnehmung zwischen der Speicherzelle 10 und dem oberen Teil der Isolatorschicht 22, wobei eine elektrische Verbindung mit der Speicherzelle 10 hergestellt wird, und bildet eine Bahn, die sich über der Oberseite der Isolatorschicht 22 zwischen etwa 10 nm und 50 nm an jeder Seite der Ausnehmung erstreckt und eine Reihe von Speicherzellen 10 verbindet. Der Querschnitt der Metallbahn 24 über der Speicherzelle 10 weist eine T-Form auf. Der obere Teil der T-Form 22 ist breiter als die Speicherzelle 10. Vorteilhafterweise erzeugt die zusätzliche Breite in der Metallbahn 24 ein Magnetfeld, das beim Schreiben in das Bit 10 wirksamer als das Feld von einer dünneren Metallbahn ist, wobei jedoch die selektiv ätzbare Deckschicht das Risiko eines Kurzschlusses trotz der Elektrodenbreite verringert.
  • Eine weitere Ausführungsform der Erfindung beinhaltet eine Metallisierung mit einem Doppel-Damaszier-Prozess, der mit Bezug auf 6A und 6B beschrieben wird. Die ILD1 22 wird aufgebracht und planarisiert, wie oben für 4 beschrieben ist. In 6A ist die Deckschicht 20 noch an Ort und Stelle. Eine zweite Abdeckisolatorschicht ILD2 26 wird über der ILD1 22 aufgebracht. Ein Graben 28 wird in die ILD2 26 bis herunter zu der Außenseite der Deckschicht 20 und zu der Oberseite der ILD1 22 und entlang einer Reihe von Speicherzellen 10 in die Seite geätzt. Vorzugsweise ist der Graben 28 breiter als die Deckschicht 20, wie in 6A gezeigt ist.
  • Wie in 6B gezeigt ist, wurde eine Metallschicht aufgebracht, vorzugsweise aus Kupfer, um die Öffnung über der Speicherzelle 10 zu füllen, die durch das Entfernen der Deckschicht 20 übriggelassen wurde, und um den Graben 28 zu füllen, der eine Reihe von Speicherzellen 10 verbindet. Alternativ kann der Graben 28 mit Sperr- und/oder Seed-Schicht ausgekleidet werden, bevor er mit Metall gefüllt wird. Die Oberseite der ILD2 26 wird planarisiert, um überschüssiges Metall zu entfernen und eine flache Oberfläche für weitere Verarbeitungsschritte übrig zu lassen. Die resultierende oberste Leiterbahn 30 weist einen T-förmigen Querschnitt über den Speicherzellen 10 auf, der, wie oben erläutert, zu einem wirksameren Magnetfeld an dem Bit führen.
  • Die in 6B dargestellte Struktur umfasst eine Mehrschicht-Magnetspeicherzelle 10, vorzugsweise eine TMR-Speicherzelle, die an ihrer Unterseite mit einer Leiterbahn 18 in Kontakt ist, die vorzugsweise Kupfer oder Aluminium umfasst. Die Dicke der Leiterbahn 18 ist zwischen etwa 100 nm und 350 nm. Die Dicke der Mehrschicht-Magnetspeicherzelle 10 ist zwischen etwa 20 nm und 50 nm. Die Breite der Zelle ist zwischen etwa 150 nm und 500 nm. Die Zelle wird an ihren Seiten von einer Isolatorschicht 22 umgeben, die vorzugsweise aus Siliziumoxid oder Siliziumnitrid ist. Die Isolatorschicht 22 ist höher als die Speicherzelle 10 mit einer Dicke zwischen etwa 50 nm und 100 nm. Die Oberseite der Speicherzelle 10 ist von der Oberseite der Isolierung zwischen etwa 20 nm und 50 nm ausgenommen. Die Ecken der Isolatorschicht 22 an dem obersten Teil der Ausnehmung sind geringfügig gerundet. Eine zweite Isolatorschicht 26, die vorzugsweise Siliziumoxid oder Siliziumnitrid umfasst und eine Dicke zwischen etwa 100 nm und 300 nm hat, liegt über der ersten Isolatorschicht 22. Es gibt einen Graben in der zweiten Isolatorschicht, der direkt über der Magnetspeicherzelle 10 liegt und vorzugsweise breiter als diese ist. Die Breite des Grabens ist zwischen etwa 50 nm und 1500 nm. Der Graben in der zweiten Isolatorschicht 26 und die Ausnehmung zwischen der Magnetspeicherzelle 10 und dem oberen Teil der ersten Isolatorschicht 22 werden kontinuierlich durch ein leitendes Material 30 gefüllt, das vorzugsweise Kupfer ist. Alternativ kann der Graben 28 mit Sperr- und/oder Seed-Schichten ausgekleidet werden, bevor er mit Metall gefüllt wird. Der Querschnitt der Leiterbahn 30 weist eine T-Form in der Region über der Magnetspeicherzelle 10 auf. Die Oberseite der Leiterbahn 30 ist koplanar mit der Oberseite der zweiten Isolatorschicht 26.
  • Bei einem alternativen Doppel-Damaszier-Prozess wird, wie in 7A gezeigt ist, eine Ätzstoppschicht 32 auf der Oberseite der ILD1 22 und der Deckschicht 20 vor Aufbringung der ILD2 26 gebildet. Vorzugsweise umfasst die Ätzstoppschicht 32 ein Material, das langsamer als die ILD2 26 geätzt werden kann, wie beispielsweise Siliziumkarbid oder einige Siliziumnitride. Natürlich hängt die Ätzrate sowohl von dem Material als auch dem Ätzmittel ab. Die Ätzstoppschicht 32 kann bei einigen Anordnungen das gleiche Material wie die Deckschicht 20 umfassen. Nach Aufbringung der ILD2 26 wird ein Graben 28 in die ILD2 26 bis herunter zu der Ätzstoppschicht 32 entlang einer Reihe von Speicherzellen 10 geätzt. Wie in 7B gezeigt ist, wurde ein zusätzliches Ätzen durchgeführt, um vorzugsweise die Ätzstoppschicht 32 zu entfernen. Ein weiteres Ätzen wird durchgeführt, um vorzugsweise die Deckschicht 20 zu entfernen. Natürlich können, wenn die Ätzstoppschicht 32 und die Deckschicht 20 das gleiche Material umfassen, sie beide bei dem gleichen Ätzschritt entfernt werden. Schließlich wird eine Schicht aus Metall 30 aufgebracht, das vorzugsweise Kupfer ist, um die Öffnung über der Speicherzelle 10 zu füllen, die durch das Entfernen der Deckschicht 20 übriggelassen wurde, um den Graben 26 zu füllen, der eine Reihe von Speicherzellen 10 verbindet. Alternativ kann die durch die Entfernung der Deckschicht 20 übriggelassene Öffnung und der Graben 28 mit Sperr- und/oder Keimschichten ausgekleidet werden, bevor sie mit Metall gefüllt werden. Die Oberseite der ILD2 26 wird planarisiert, um überschüssiges Metall zu entfernen und eine flache Oberfläche für weitere Verarbeitungsschritte übrig zu lassen.
  • Die in 7B dargestellte Ausführungsform ist die gleiche wie die Ausführungsform von 6B mit einer Modifikation. Eine Ätzstoppschicht 32, die vorzugsweise aus Siliziumkarbid oder Siliziumnitrid mit einer Dicke zwischen etwa 10 nm und 300 nm ist, liegt zwischen der Unterseite der zweiten Isolatorschicht 26 und der Oberseite der ersten Isolatorschicht 22. Die Ätzstoppschicht 32 erstreckt sich nicht in die Grabenregion, die in die zweite Isolatorschicht 26 geschnitten wurde, sondern ist lediglich auf die Region unter der zweiten Isolatorschicht 26 begrenzt.
  • Bei einer anderen Ausführungsform der Erfindung wird ein Abstandshalter um die Magnetspeicherzelle bereitgestellt. Dieser Prozess und diese Struktur können mit Bezug auf 8 bis 13 verstanden werden. 8 zeigt die Speicherzelle 10 mit der Deckschicht 20 von 3, nachdem eine Schicht von Abstandshaltermaterial 34 gleichmäßig über ein Array von Speicherzellen aufgebracht wurde. Vorzugsweise wird das Abstandshaltermaterial 34 sowohl langsamer als das Deckmaterial als auch als die ILD1 geätzt. Natürlich hängt die Ätzrate sowohl von dem Material als auch von dem Ätzmittel ab. Bevorzugterweise wird das Abstandshaltermaterial ebenfalls schneller als die ILD1 22 (10), die aufgebracht wird, geätzt. Beispielsweise kann das Abstandshaltermaterial Siliziumkarbid oder Siliziumnitrid umfassen.
  • 9 zeigt die Speicherzelle 10 mit der Deckschicht 20, nachdem ein anisotropes Abstandshalterätzen durchgeführt wurde. Horizontale Teile der Abstandshaltermaterialschicht 34 wurden entfernt. Vertikale Teile der Schicht 34 bleiben, um einen Abstandshalter 36 um die Speicherzelle 10 und die Deckschicht 20 zu bilden. 9 ist eine Querschnittszeichnung von etwa der Mitte der Speicherzelle 10 und zeigt den Abstandshalter 36 entlang von zwei Seiten der Speicherzelle 10 und der Deckschicht 20. Tatsächlich bildet der. Abstandshalter 36 eine kontinuierliche Abdeckung vollständig um die Seiten der Speicherzelle 10 und der Deckschicht 20.
  • In 10 wurde eine erste Isolatorschicht oder ILD1 22 aufgebracht und planarisiert, wie es etwa für 4 oben beschrieben wurde. Vorzugsweise wird die ILD1 22 langsamer als der Abstandshalter 36 geätzt. Vorzugsweise umfasst die ILD1 22 ein weiches aufschmelzbares Oxid, wie beispielsweise ein aus TEOS (Tetraethylorthosilikat) aufgebrachtes Oxid. Es gibt keine Gefahr eines Verschmierens einer Metalloberfläche des oberen Teils 16 der Speicherzelle 10 oder einer Beschädigung der Speicherzelle 10 während der CMP der ILD1 22, um die Deckschicht 20 freizulegen, und die Speicherzelle 10 wird durch die Deckschicht 20 geschützt.
  • 11 zeigt die Speicherzelle 10 mit dem Abstandshalter 36 nach einem Standard-Metallisierungsprozess. Die Deckschicht 20 wurde durch ein bevorzugtes Ätzen entfernt. Die Deckschicht 20 wird vollständig durch den Ätzprozess entfernt, und kleine Mengen der Oberseite des Abstandshalters 36 und der ILD1 22 nahe der Deckschicht 20 wurden ebenfalls durch das Ätzen entfernt. Obwohl das Ätzen vorzugsweise zum Entfernen der Deckschicht 20 ist, hat es eine gewisse Wirksamkeit beim Ätzen des umgebenden Materials, wie beispielsweise des Abstandshalters 36 und der ILD1 22. Vorzugsweise wird der Abstandshalter 36 schneller als die ILD1 22 geätzt. Eine Metallschicht, die vorzugsweise aus Aluminium ist, wurde aufgebracht, um die Ausnehmung zu füllen, die nach dem Ätzprozess übriggelassen wurde. Die Metallschicht wurde strukturiert und geätzt, um Metallbahnen 30 senkrecht zu der Ebene der Seite übrig zu lassen, die in elektrischem Kontakt mit der Speicherzelle 10 sind und als ein oberster Leiter über der ILD1 22 wirken, wobei eine Reihe von Speicherzellen verbunden wird. Die Elektrode 30 ist wiederum breiter als die Speicherzelle 10, was für das Umschalten bzw. Flippen des Bits 10 besser ist. Eine selektive Verarbeitung ermöglicht eine breitere Elektrode, ohne die Speicherzelle durch Maskenfehlausrichtung kurzzuschließen. Eine zweite Isolatorschicht (nicht gezeigt) kann über den Metallbahnen 30 aufgebracht werden.
  • Die Struktur der in 11 dargestellten Ausführungsform umfasst eine Mehrschicht-Magnetspeicherzelle 10, vorzugsweise eine TMR-Speicherzelle, die an ihrer Unterseite mit einer Leiterbahn 10 in Kontakt ist, die vorzugsweise aus Aluminium oder Kupfer ist. Die Dicke der Leiterbahn 18 ist zwischen etwa 100 nm und 350 nm. Die Dicke der Mehrschicht-Magnetspeicherzelle 10 ist zwischen etwa 20 nm und 50 nm. Die Breite der Zelle ist zwischen etwa 150 nm und 500 nm. Die Zelle wird an ihren Seiten von einer Isolatorschicht 22 umgeben, die vorzugsweise aus Siliziumoxid oder Siliziumnitrid ist. Die Isolatorschicht 22 mit einer Dicke zwischen etwa 50 nm und 100 nm ist größer als die Speicherzelle 10. Die obere Oberfläche der Speicherzelle 10 ist von der oberen Oberfläche der Isolierung um zwischen etwa 20 nm und 50 nm ausgenommen. Die Ecken der Isolatorschicht 22 an der Oberseite der Ausnehmung sind geringfügig gerundet. Zwischen der Speicherzelle 10 und der umgebenden Isolatorschicht 22 gibt es einen Abstandshalter 36, der vorzugsweise Siliziumkarbid oder Siliziumnitrid umfasst. Der Abstandshalter 36 weist eine Höhe auf, die zwischen der Höhe der Speicherzelle 10 und der Höhe der Isolatorschicht 22 ist. Der Abstandshalter 36 ist an dem Boden benachbart zu der Leiterbahn 18 am dicksten und wird schmaler, wenn er seine volle Höhe erreicht. An dem dicksten Teil weist der Abstandshalter 36 eine Dicke zwischen etwa 10 nm und 40 nm auf. Eine Metallbahn 24, die vorzugsweise Aluminium umfasst, füllt die Ausnehmung zwischen der Speicherzelle 10 und der Oberseite der Isolatorschicht 22, wobei eine elektrischer Verbindung mit der Speicherzelle 10 hergestellt und die inneren und oberen Oberflächen des Abstandshalters 36 entlang der Ränder der Ausnehmung kontaktiert werden. Alternativ kann die Ausnehmung mit Sperr- und Seed-Schichten ausgekleidet werden, bevor sie mit Metall gefüllt wird. Das Metall erstreckt sich über die Oberseite der Isolatorschicht 22 zwischen etwa 10 nm und 50 nm an jeder Seite der Ausnehmung, womit ein Magnetfeld bereitgestellt wird, das zum Umschalten bzw. Flippen des Bits 10 besser ist.
  • Die Metallisierung durch einen Doppel-Damaszier-Prozess wird in 12 gezeigt. Nach der Bildung des Abstandshalters 36, der Aufbringung und Planarisierung der ILD1 22, wie in 10 gezeigt ist, wird eine zweite Isolatorschicht ILD2 26 gebildet. Ein Graben wird in die ILD2 26 bis herunter zu der Oberfläche der ILD1 22 und der Deckschicht 20 geätzt. Die Deckschicht 20 wird durch Vorzugs-Ätzen entfernt, das ebenfalls einen kleinen Teil der oberen Oberfläche des Abstandshalters 36 und der ILD1 22 nahe der Deckschicht 20 entfernt. Die Ätzrate ist vorzugsweise am schnellsten für die Deckschicht 20, langsamer für den Abstandshalter 36 und am langsamsten für die ILD1 22.
  • Die Struktur der in 12 dargestellten Ausführungsform umfasst eine Mehrschicht-Magnetspeicherzelle 10, vorzugsweise eine TMR-Speicherzelle, die an ihrer Unterseite mit einer Leiterbahn 18 vorzugsweise aus Kupfer oder Aluminium in Kontakt ist. Die Dicke der Leiterbahn 18 ist zwischen etwa 100 nm und 350 nm. Die Dicke der Mehrschicht-Magnetspeicherzelle 10 ist zwischen etwa 20 nm und 50 nm. Die Breite der Zelle 10 ist zwischen etwa 150 nm und 500 nm. Die Zelle 10 wird an ihren Seiten von einer Isolatorschicht 22 umgeben, die vorzugsweise aus Siliziumoxid oder Siliziumnitrid ist. Die Isolatorschicht 22 ist mit einer Dicke zwischen etwa 500 nm und 1000 nm größer als die Speicherzelle 10. Die Oberseite der Speicherzelle 10 ist von der Oberseite der Isolierung um zwischen etwa 20 nm und 50 nm ausgenommen. Die Ecken der Isolatorschicht 22 auf der Ausnehmung sind geringfügig gerundet. Zwischen der Speicherzelle 10 und der umgebenden Isolatorschicht 22 gibt es einen Abstandshalter, der vorzugsweise Siliziumkarbid oder Siliziumnitrid umfasst. Der Abstandshafter 36 weist eine Höhe auf, die zwischen der Höhe der Speicherzelle 10 und der Höhe der Isolatorschicht 22 ist. Der Abstandshalter 36 ist am dicksten am Boden benachbart zu der Leiterbahn 18 und wird schmaler, wenn er seine volle Höhe erreicht. Am dicksten Teil weist der Abstandshalter 36 eine Dicke zwischen etwa 10 nm und 40 nm auf. Eine zweite Isolatorschicht 26, die vorzugsweise Siliziumoxid oder Siliziumnitrid umfasst und eine Dicke zwischen etwa 100 nm und 30 nm aufweist, liegt über der ersten Isolatorschicht 22. Es gibt einen Graben in der zweiten Isolatorschicht direkt über der Speicherzelle 10, die vorzugsweise eine Breite aufweist, die größer als die kombinierte Breite der Magnetspeicherzelle 10 und des Abstandshalters 36 ist. Die Breite des Grabens ist zwischen etwa 300 nm und 1000 nm. Der Graben in der zweiten Isolatorschicht 26 und die Ausnehmung zwischen der Magnetspeicherzelle 10 und der Oberseite der ersten Isolatorschicht 22 werden kontinuierlich durch ein leitendes Material gefüllt, das vorzugsweise aus Kupfer ist. Alternativ können der Graben und die Ausnehmung mit Sperr- und Seed-Schichten ausgekleidet werden, bevor sie mit Metall gefüllt werden.
  • Bei einer anderen Anordnung (nicht gezeigt) kann eine Ätzstoppschicht über der ILD1 22 vor der Aufbringung der ILD2 26 in der Struktur von 12 gebildet werden, wie für die Nicht-Abstandshalter-Ausführungsform in 7A bis 7B gezeigt wurde.
  • Eine weitere Ausführungsform der aktuellen Erfindung wird in 13 gezeigt, bei der die bei der Struktur und/oder den Ätzmitteln verwendeten Materialien sich von denen für 12 unterscheiden und daher zu einer unterschiedlichen Struktur führen. Das Ätzmittel, das verwendet wurde, um einen Graben in der ILD2 26 zu bilden, ätzt die ILD1 22 ebenfalls schneller als es den Abstandshalter 36 ätzt. Die Ätzrate ist schneller für die Deckschicht 26, langsamer für die ILD1 22 und am langsamsten für den Abstandshalter 36. Die geätzte Region erstreckt sich in die ILD1 22 entlang der Außenflächen des Abstandshalters 36 aufgrund der Breite des darunter liegenden Grabens. Das Material des Abstandshalters 36 ist gegen das Ätzmittel widerstandsfähiger als die ILD1 22. Wenn die Metallschicht aufgebracht ist, füllt sie die überätzenten Regionen zusätzlich zu der Ausnehmung, die übriggelassen wird, nachdem die Deckschicht entfernt und der Graben in ILD2 26 geätzt ist. Der Graben, die Ausnehmung und die überätzten Regionen können natürlich alle mit Sperr- und/oder Seed-Schichten ausgekleidet werden, bevor das Material aufgebracht wird. Auch mit der dargestellten Überätzung wird die Speichervorrichtung 10 weder beschädigt noch kurzgeschlossen, weil sie isoliert und durch den sie umgebenden Abstandshalter 36 geschützt ist.
  • Tabelle I fasst verschiedene mögliche Kombinationen von Materialien und chemische Vorgänge in Übereinstimmung mit den dargestellten Ausführungsformen zusammen. Tabelle I
    Ausführungsform 1a 1b 2a 2b 3 4
    Deckschicht 20 Amorphes C Diamatenähnliches C Amorphes Si SiC (BLOCKTMAMAT) DARC(Si-reiches Oxynitrid)
    ILD1 22 TEOS Si-N TEOS Si-N TEOS TEOS
    ILD2 26 TEOS Si-N TEOS Si-N TEOS TEOS
    Ätzstopp 32 optional SiC oder SI-N SiC SiC oder Si-N SiC SiC von Si-N SiC oder Si-N
    Abstandshalter 36 SiC oder Si-N SiC SiC·Si-N SiC Si-N ----
    Ätzmittel, um die Deckschicht 20 selektiv zu entfernen Sauerstoff-Plasma Cl-, HBr-, HI-, NF3(Halogen)Plasmen Cl2/NF3 kohlenstofffrei NF3/Cl2
  • Für die Ausführungsform 1a umfasst die Deckschicht 20 amorphen Kohlenstoff oder diamantenähnlichen Kohlenstoff. ILD1 22 und ILD2 26 umfassen aus TEOS gebildetes Siliziumoxid. Die Deckschicht 20 kann selektiv mit einem Sauerstoff-Plasma geätzt werden. Für die Ausführungsform 1b umfasst die Deckschicht 20 amorphen Kohlenstoff oder diamantenähnlichen Kohlenstoff. ILD1 22 und ILD2 26 umfassen Siliziumnitrid. Die Deckschicht 20 kann selektiv mit einem Sauerstoff-Plasma geätzt werden. Für die Ausführungsform 2a umfasst die Deckschicht 20 amorphes Silizium. ILD1 22 und ILD2 26 umfassen aus TEOS gebildetes Siliziumoxid. Die Deckschicht 20 kann selektiv mit einem Halogen-Plasma geätzt werden. Für die Ausführungsform 2b umfasst die Deckschicht 20 amorphes Silizium. ILD1 22 und ILD2 26 umfassen Silizium-Nitrid. Die Deckschicht 20 kann mit einem Halogen-Plasma selektiv geätzt werden. Für die Ausführungsform 3 umfasst die Deckschicht 20 Siliziumkarbid. ILD1 22 und ILD2 26 umfassen aus TEOS gebildetes Siliziumoxid. Die Deckschicht 20 kann mit Cl2 oder NF3 selektiv geätzt werden. Für die Ausführungsform 4 umfasst die Deckschicht 20 DARC. ILD1 22 und ILD2 26 umfassen aus TEOS gebildetes Siliziumoxid. Die Deckschicht 20 kann selektiv mit mindestens NF3 und/oder Cl2 geätzt werden. Materialien für den optionalen Ätzstopp 32 und Materialien für den Abstandshalter 36 werden ebenfalls in Tabelle I für jede Ausführungsform aufgelistet.
  • Es ist ersichtlich, dass das bevorzugte Ätzen von sowohl den Materialien als auch den Ätzmitteln abhängt. Somit müssen Materialien und Ätzmittel sorgfältig ausgewählt werden, um die gewünschten relativen Ätzentfernungsraten zu erzeugen. Die Ätzmittel für jede der Ausführungsformen in Tabelle I wurden ausgewählt, weil sie vorzugsweise das Material der zugeordneten Deckschicht 20 bezogen auf die zugeordneten Isolatorschichten ILD1 22 und ILD2 entfernen. Für die Zwecke der vorliegenden Offenbarung legen wir ein Material als bevorzugt „zu ätzen" fest, wenn die Ätzrate für dieses Material mindestens 2 mal größer, vorzugsweise 5 mal größer und am bevorzugtesten 10 mal größer als die für umgebende Materialien ist.
  • Obwohl die vorhergehende Beschreibung der bevorzugten Ausführungsformen der Erfindung die grundlegenden neuartigen Merkmale der Erfindung zeigt, beschrieben und erklärt hat, ist es ersichtlich, dass verschiedene Weglassungen, Substitutionen und Änderungen in der detaillierten Form der Strukturen, wie dargestellt, sowie auch deren Anwendungen durch einen Fachmann durchgeführt werden können. Der Schutzumfang der Erfindung sollte nicht auf die vorhergehende Erläuterung begrenzt sein, sondern wird durch die beigefügten Ansprüche festgelegt.

Claims (32)

  1. Verfahren zum Bilden einer Magnetspeicherzelle, mit den Schritten: Bilden eines Stapels von Magnetspeicherschichten (12, 14, 16) mit einer Stiftstruktur (10, 20), der eine oberste Schicht aufweist, die eine Opfer-Deckschicht (20) umfasst unter Verwendung eines Strukturierungsprozesses und eines Ätzprozesses; Vorsehen einer kontinuierlichen Isolatorschicht (22) über und um die Stiftstruktur (10, 20); Entfernen der Isolatorschicht (22) mindestens über der Stiftstruktur (10, 20), wodurch die Opfer-Deckschicht (20) freigelegt wird; Entfernen der freigelegten Opfer-Deckschicht (20) mit einem selektiven Ätzprozess, der die Opfer-Deckschicht (20) mit einer höheren Rate als mindestens ein benachbartes Material entfernt; und Zuführen einer elektrischen Verbindung (24) zu den Magnetspeicherschichten (12, 14, 16).
  2. Verfahren gemäß Anspruch 1, bei dem das Entfernen der Isolatorschicht (22) mindestens über der Stiftstruktur (10, 20) eine chemisch-mechanische Planarisierung der Isolatorschicht (22) umfasst, um die Opfer-Deckschicht (20) freizulegen.
  3. Verfahren gemäß Anspruch 2, bei dem das Zuführen einer elektrischen Verbindung (24) ein Aufbringen einer Abdeck-Metallschicht und ein Strukturieren und Ätzen der Metallschicht umfasst, um leitende Bahnen (24) zu bilden, nach dem Entfernen der Opfer-Deckschicht (20).
  4. Verfahren gemäß Anspruch 1, bei dem das Entfernen der Isolatorschicht (22) mindestens über der Stiftstruktur das Ätzen von Öffnungen in der Isolatorschicht (22) mit einem Ätzverfahren umfasst, das die Opfer-Deckschicht (20) selektiv nicht ätzt.
  5. Verfahren gemäß Anspruch 4, bei dem das Zuführen einer elektrischen Verbindung (24) ein Füllen der Öffnungen mit Metall nach dem Entfernen der Opfer-Deckschicht (20) umfasst.
  6. Verfahren gemäß Anspruch 1, ferner mit einem Vorsehen von Abstandshaltern (36) um die Stiftstrukturen vor dem Vorsehen der Isolatorschicht (22).
  7. Verfahren gemäß Anspruch 1, bei dem der Stapel aus Magnetspeicherschichten (12, 14, 16) eine TMR-Struktur (tunnelling magnetoresistive structure) (10) mit der Deckschicht (20) auf einer oberen Oberfläche umfasst, wobei die TMR-Struktur (10) mit der Deckschicht (20) als die Stiftstruktur (10, 20) von einem Substrat hervorsteht; Aufbringen einer zweiten dielektrischen Schicht (26) über der Isolatorschicht (22) und der Stiftstruktur (10, 20) vor dem Entfernen der Opfer-Deckschicht (20); Ätzen eines Grabens (28) vollständig durch die zweite dielektrische Schicht (26), wodurch die Opfer-Deckschicht (20) freigelegt wird; und wobei das Zuführen der elektrischen Verbindung (24) ein Aufbringen von Metall (30) umfasst, um den Graben (28) und eine Öffnung, die nach Entfernen der Opfer-Deckschicht (20) übrig gelassen wurde, zu füllen.
  8. Verfahren gemäß Anspruch 1, ferner mit: Aufbringen einer Abstandshalter-Materialschicht (34) über der Stiftstruktur (10) und einem Substrat nach dem Definieren der mehreren einzelnen Stiftstrukturen (10) und dann Durchführen einer Abstandshalter-Ätzung der Abstandshalter-Materialschicht (34); wobei das Entfernen der freigelegten Opfer-Deckschicht (20) ein bevorzugtes Ätzen der Opfer-Deckschicht (20) schneller als das Material der Abstandshalter-Materialschicht (34) umfasst; und wobei das Zuführen der elektrischen Verbindung (24) ein Bilden von oberen Leitern (30) in Kontakt mit den aktiven oberen Oberflächen der Stiftstrukturen (10) umfasst.
  9. Verfahren gemäß Anspruch 8, bei dem die Opfer-Deckschicht (20) ein Material umfasst, das aus der Gruppe ausgewählt wird, die aus Kohlenstoff, amorphem Silizium, Polysilizium, Siliziumcarbid und siliziumreichem Oxynitrid besteht.
  10. Verfahren gemäß Anspruch 8, bei dem das Entfernen der Isolatorschicht (22) mindestens über der Stiftstruktur (10, 20) eine chemisch-mechanische Planarisierung umfasst, bis die Opfer-Deckschichten (20) freigelegt sind.
  11. Verfahren gemäß Anspruch 10, bei dem das Bilden der oberen Leiter (30) ein Aufbringen einer Abdeck-Metallschicht, ein Ätzen der Metallschicht, um die Leiter (30) zu definieren, und dann ein Aufbringen einer zweiten Isolatorschicht (26) über den Leitern (30) umfasst.
  12. Verfahren gemäß Anspruch 10, ferner mit einem Aufbringen einer zweiten Isolatorschicht (26) und einem Bilden von Gräben (28) darin, wobei die Gräben (28) breiter als die Opfer-Deckschicht (20) sind und vollständig durch die zweite Isolierschicht (26) geätzt werden direkt vor dem Entfernen der freigelegten Opfer-Deckschicht (20).
  13. Verfahren gemäß Anspruch 12, bei dem das Bilden der oberen Leiter (30) ein Aufbringen von Metall in die Gräben (28) nach dem Entfernen der Opfer-Deckschicht (20) umfasst.
  14. Verfahren gemäß Anspruch 12, ferner mit einem Aufbringen einer Ätzstoppschicht (32) über der ersten Isolatorschicht (22) und der Opfer-Deckschicht (20) vor dem Aufbringen der zweiten Isolatorschicht (26).
  15. Verfahren gemäß Anspruch 8, bei dem die Opfer-Deckschicht (20) Kohlenstoff umfasst, und das Entfernen der freigelegten Opfer-Deckschicht (20) ein Plasmaätzen mit Sauerstoff umfasst.
  16. Verfahren gemäß Anspruch 8, bei dem die Opfer-Deckschicht (20) siliziumreiches Oxynitrid umfasst, und das Entfernen der freigelegten Opfer-Deckschicht (20) ein Plasmaätzen mit mindestens Cl2 und/oder NF3 umfasst.
  17. Verfahren gemäß Anspruch 8, bei dem das Durchführen der Abstandshalter-Ätzung vorzugsweise ein Ätzen der horizontalen Abschnitte der Abstandshalter-Materialschicht (34) und ein langsameres Ätzen der Abstandshalter-Materialschicht (34) als das der Deckschicht (20) umfasst.
  18. Verfahren gemäß Anspruch 8, bei dem ein Material für die Abstandshalter-Materialschicht (34) aus der Gruppe ausgewählt wird, die aus Siliziumcarbid und Siliziumnitrid besteht.
  19. Verfahren gemäß Anspruch 8, bei dem ein Material für die Deckschicht (20) Kohlenstoff ist.
  20. Verfahren gemäß Anspruch 8, bei dem das Entfernen der freigelegten Opfer-Deckschicht (20) ein Ätzen umfasst, das die freigelegte Opfer-Deckschicht (20) schneller als die erste Isolatorschicht (22) entfernt und die erste Isolatorschicht (22) schneller als die Abstandshalter-Materialschicht (34) entfernt.
  21. Verfahren gemäß Anspruch 8, bei dem das Entfernen der Opfer-Deckschicht (20) ein Ätzen umfasst, das die Opfer- Deckschicht (20) schneller als die Abstandshalter-Materialschicht (34) entfernt und die Abstandshalter-Materialschicht (34) schneller als die erste Isolatorschicht (22) entfernt.
  22. Verfahren gemäß Anspruch 1, ferner mit: Aufbringen einer konformen Schicht (34) von Abstandshalter-Material über mehreren Stiftstrukturen (10, 20); Durchführen einer Abstandshalter-Ätzung auf der Schicht (34) von Abstandshalter-Material mit einem anisotropen Abstandshalter-Ätzprozess, wodurch Abstandshalter (36) entlang von Seitenoberflächen der Stiftstrukturen (10, 20) gebildet werden; wobei das Vorsehen der kontinuierlichen Isolatorschicht (22) ein Bilden der Schicht (22) von Isolatormaterial über den Stiftstrukturen (10, 20), den Abstandshaltern (36) und einem Substrat umfasst, wobei das Entfernen der freigelegten Opfer-Deckschicht (20) ein selektives Ätzen der Deckschicht (20) mit einem bevorzugten Ätzprozess umfasst, der die Deckschicht (20) schneller als das Abstandshalter-Material ätzt; und wobei das Zuführen der elektrischen Verbindung (24) ein Durchführen eines Metallisierungsprozesses umfasst, um Kontakt mit den Magnetspeicherschichten (12, 14, 16) der Stiftstruktur (10) herzustellen.
  23. Verfahren gemäß Anspruch 22, bei dem die Deckschicht (20) ein Nichtmetall umfasst.
  24. Verfahren gemäß Anspruch 22, bei dem die Deckschicht (20) aus der Gruppe ausgewählt wird, die aus Kohlenstoff, Silizium, Siliziumcarbid und siliziumreichem Siliziumoxynitrid besteht.
  25. Verfahren gemäß Anspruch 22, bei dem ein Material für die Abstandshalter-Schicht (34) aus der Gruppe ausgewählt wird, die aus Siliziumcarbid und Siliziumnitrid besteht.
  26. Verfahren gemäß Anspruch 22, bei dem ein Material für die Isolierschicht (22) aus TEOS gebildetes Siliziumoxyd umfasst.
  27. Verfahren gemäß Anspruch 22, bei dem das selektive Ätzen der Deckschicht (20) ein Verwenden eines Ätzprozesses umfasst, der die Deckschichten (20) schneller als die Abstandshalter (36) und die Abstandshalter (36) schneller als die Isolierschicht (22) ätzt.
  28. Verfahren gemäß Anspruch 22, bei dem das selektive Ätzen der Deckschicht (20) das Verwenden eines Ätzprozesses umfasst, der die Deckschicht (20) schneller als die Isolierschicht (22) und die Isolierschicht (22) schneller als die Abstandshalter (36) ätzt.
  29. Element eines Arrays aus Direktzugriffs-Magnetspeichern, das durch das Verfahren gemäß einem der Ansprüche 8 bis 21 erhalten werden kann, mit: einer Magnetspeicherzelle (10), die als ein Vorsprung von einem Substrat konfiguriert ist und eine obere Oberfläche und eine äußere Oberfläche aufweist; gekennzeichnet durch einen Abstandshalter (36) um die Magnetspeicherzelle (10) herum, der einen ersten Abschnitt in Kontakt mit der äußeren Oberfläche der Magnetspeicherzelle (10) von dem Substrat zu einem zweiten Abschnitt umfasst, und wobei sich der zweite Abschnitt über die obere Oberfläche der Magnetspeicherzelle (10) erstreckt; und eine Elektrode (30) in Kontakt mit der oberen Oberfläche der Magnetspeicherzelle (10) zwischen inneren Oberflächen des Abstandshalters (36), wobei die Elektrode eine obere Region aufweist, die sich über eine obere Oberfläche des Abstandshalters (36) erstreckt und sich über eine Breite ausweitet, die durch die inneren Oberflächen des Abstandshalters (36) definiert wird.
  30. Element gemäß Anspruch 29, bei dem die Magnetspeicherzelle (10) eine TMR-Struktur umfasst.
  31. Element gemäß Anspruch 29 oder 30, bei dem der Abstandshalter (36) ein Material umfasst, das aus der Gruppe ausgewählt wird, die aus Siliziumcarbid und Siliziumnitrid besteht.
  32. Element gemäß einem der Ansprüche 29 bis 31, bei dem die Elektrode (30) ein Material umfasst, das aus der Gruppe ausgewählt wird, die aus Kupfer und Aluminium besteht.
DE60314129T 2002-04-30 2003-04-21 Verfahren zur bildung von mram-bausteinen Expired - Lifetime DE60314129T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/135,921 US6783995B2 (en) 2002-04-30 2002-04-30 Protective layers for MRAM devices
US135921 2002-04-30
PCT/US2003/012675 WO2003094182A1 (en) 2002-04-30 2003-04-21 Method of forming mram devices

Publications (2)

Publication Number Publication Date
DE60314129D1 DE60314129D1 (de) 2007-07-12
DE60314129T2 true DE60314129T2 (de) 2008-01-24

Family

ID=29249570

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60314129T Expired - Lifetime DE60314129T2 (de) 2002-04-30 2003-04-21 Verfahren zur bildung von mram-bausteinen

Country Status (10)

Country Link
US (2) US6783995B2 (de)
EP (2) EP1500116B1 (de)
JP (1) JP4378631B2 (de)
KR (2) KR100755240B1 (de)
CN (1) CN100338700C (de)
AT (1) ATE363720T1 (de)
AU (1) AU2003239168A1 (de)
DE (1) DE60314129T2 (de)
TW (1) TWI238439B (de)
WO (1) WO2003094182A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112860A1 (de) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Herstellungstechniken und entsprechedne Vorrichtungen für Magnetic-Tunnel-Junction-Vorrichtungen

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
KR100496860B1 (ko) * 2002-09-19 2005-06-22 삼성전자주식회사 자기 저항 기억 소자 및 그 제조 방법
US6881351B2 (en) * 2003-04-22 2005-04-19 Freescale Semiconductor, Inc. Methods for contacting conducting layers overlying magnetoelectronic elements of MRAM devices
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
US7045368B2 (en) * 2004-05-19 2006-05-16 Headway Technologies, Inc. MRAM cell structure and method of fabrication
US7374952B2 (en) * 2004-06-17 2008-05-20 Infineon Technologies Ag Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof
US7368299B2 (en) * 2004-07-14 2008-05-06 Infineon Technologies Ag MTJ patterning using free layer wet etching and lift off techniques
KR100975803B1 (ko) 2004-07-16 2010-08-16 헤드웨이 테크놀로지스 인코포레이티드 Mtj mram 셀, mtj mram 셀들의 어레이, 및 mtj mram 셀을 형성하는 방법
US7067330B2 (en) 2004-07-16 2006-06-27 Headway Technologies, Inc. Magnetic random access memory array with thin conduction electrical read and write lines
US7397077B2 (en) * 2004-09-02 2008-07-08 Samsung Electronics Co., Ltd. Magnetic memory devices having patterned heater layers therein that utilize thermally conductive sidewall materials to increase heat transfer when writing memory data
TWI252559B (en) * 2004-12-31 2006-04-01 Ind Tech Res Inst Method for connecting magnetoelectronic element with conductive line
US7399646B2 (en) * 2005-08-23 2008-07-15 International Business Machines Corporation Magnetic devices and techniques for formation thereof
US20070072311A1 (en) * 2005-09-28 2007-03-29 Northern Lights Semiconductor Corp. Interconnect for a GMR Stack Layer and an Underlying Conducting Layer
US7816718B2 (en) * 2005-09-28 2010-10-19 Northern Lights Semiconductor Corp. Interconnect for a GMR memory cells and an underlying conductive layer
US7880249B2 (en) 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
US7371636B2 (en) * 2005-12-14 2008-05-13 Hynix Semiconductor Inc. Method for fabricating storage node contact hole of semiconductor device
US7419891B1 (en) * 2006-02-13 2008-09-02 Western Digital (Fremont), Llc Method and system for providing a smaller critical dimension magnetic element utilizing a single layer mask
US8141235B1 (en) 2006-06-09 2012-03-27 Western Digital (Fremont), Llc Method for manufacturing a perpendicular magnetic recording transducers
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR100854863B1 (ko) * 2007-06-29 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
JP5175750B2 (ja) * 2009-01-19 2013-04-03 株式会社日立製作所 磁性記憶素子を用いた半導体集積回路装置の製造方法
US9099118B1 (en) 2009-05-26 2015-08-04 Western Digital (Fremont), Llc Dual damascene process for producing a PMR write pole
US8486285B2 (en) 2009-08-20 2013-07-16 Western Digital (Fremont), Llc Damascene write poles produced via full film plating
CN102446541B (zh) * 2010-10-13 2014-03-12 中芯国际集成电路制造(上海)有限公司 磁性随机存取存储器及其制造方法
US8962493B2 (en) * 2010-12-13 2015-02-24 Crocus Technology Inc. Magnetic random access memory cells having improved size and shape characteristics
KR101222117B1 (ko) 2011-02-25 2013-01-14 에스케이하이닉스 주식회사 자기저항 메모리 소자 제조 방법
US20150021724A1 (en) * 2011-04-11 2015-01-22 Magsil Corporation Self contacting bit line to mram cell
KR20150075602A (ko) * 2013-12-26 2015-07-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9318696B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated Self-aligned top contact for MRAM fabrication
KR102212558B1 (ko) 2014-12-22 2021-02-08 삼성전자주식회사 자기 메모리 소자의 제조 방법
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US10109674B2 (en) * 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
KR102326547B1 (ko) 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102444236B1 (ko) * 2015-08-25 2022-09-16 삼성전자주식회사 자기 소자 및 그 제조 방법
KR101726404B1 (ko) 2015-11-16 2017-04-12 중소기업은행 이탈예상고객 예측장치 및 예측방법
US9647200B1 (en) 2015-12-07 2017-05-09 International Business Machines Corporation Encapsulation of magnetic tunnel junction structures in organic photopatternable dielectric material
US9660179B1 (en) * 2015-12-16 2017-05-23 International Business Machines Corporation Enhanced coercivity in MTJ devices by contact depth control
US9515252B1 (en) 2015-12-29 2016-12-06 International Business Machines Corporation Low degradation MRAM encapsulation process using silicon-rich silicon nitride film
US9698339B1 (en) 2015-12-29 2017-07-04 International Business Machines Corporation Magnetic tunnel junction encapsulation using hydrogenated amorphous semiconductor material
US9859156B2 (en) 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US10454021B2 (en) 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
CN107785484B (zh) * 2016-08-25 2021-08-06 中电海康集团有限公司 一种自对准光刻腐蚀制作存储器的方法
CN107785483B (zh) * 2016-08-25 2021-06-01 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN109980081B (zh) * 2017-12-28 2023-10-20 中电海康集团有限公司 可自停止抛光的mram器件的制作方法与mram器件
CN109994394B (zh) * 2017-12-29 2021-05-28 中电海康集团有限公司 Mram器件中mtj单元的平坦化方法与mram器件
US20200136019A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Company Ltd. Bar-type magnetoresistive random access memory cell
CN109872994B (zh) * 2019-03-07 2021-09-03 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法
US11744083B2 (en) 2019-04-12 2023-08-29 International Business Machines Corporation Fabrication of embedded memory devices utilizing a self assembled monolayer
US11094585B2 (en) * 2019-07-08 2021-08-17 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to a top electrode of an embedded memory device on an IC product and a corresponding IC product
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11121308B2 (en) * 2019-10-15 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure for memory cell
US11251368B2 (en) 2020-04-20 2022-02-15 International Business Machines Corporation Interconnect structures with selective capping layer
US11844291B2 (en) * 2021-06-21 2023-12-12 United Microelectronics Corp. Semiconductor memory device and fabrication method thereof

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3623035A (en) * 1968-02-02 1971-11-23 Fuji Electric Co Ltd Magnetic memory matrix and process for its production
US3816909A (en) * 1969-04-30 1974-06-18 Hitachi Chemical Co Ltd Method of making a wire memory plane
US3623032A (en) * 1970-02-16 1971-11-23 Honeywell Inc Keeper configuration for a thin-film memory
US3947831A (en) * 1972-12-11 1976-03-30 Kokusai Denshin Denwa Kabushiki Kaisha Word arrangement matrix memory of high bit density having a magnetic flux keeper
US4158891A (en) * 1975-08-18 1979-06-19 Honeywell Information Systems Inc. Transparent tri state latch
US4044330A (en) * 1976-03-30 1977-08-23 Honeywell Information Systems, Inc. Power strobing to achieve a tri state
US4060794A (en) * 1976-03-31 1977-11-29 Honeywell Information Systems Inc. Apparatus and method for generating timing signals for latched type memories
US4455626A (en) * 1983-03-21 1984-06-19 Honeywell Inc. Thin film memory with magnetoresistive read-out
US4801883A (en) * 1986-06-02 1989-01-31 The Regents Of The University Of California Integrated-circuit one-way isolation coupler incorporating one or several carrier-domain magnetometers
US4780848A (en) * 1986-06-03 1988-10-25 Honeywell Inc. Magnetoresistive memory with multi-layer storage cells having layers of limited thickness
US4731757A (en) * 1986-06-27 1988-03-15 Honeywell Inc. Magnetoresistive memory including thin film storage cells having tapered ends
US4945397A (en) * 1986-12-08 1990-07-31 Honeywell Inc. Resistive overlayer for magnetic films
US5547599A (en) * 1989-03-17 1996-08-20 Raytheon Company Ferrite/epoxy film
US5039655A (en) * 1989-07-28 1991-08-13 Ampex Corporation Thin film memory device having superconductor keeper for eliminating magnetic domain creep
US5140549A (en) * 1990-04-09 1992-08-18 Honeywell Inc. Inductively sensed magnetic memory
US5064499A (en) * 1990-04-09 1991-11-12 Honeywell Inc. Inductively sensed magnetic memory manufacturing method
US6021065A (en) 1996-09-06 2000-02-01 Nonvolatile Electronics Incorporated Spin dependent tunneling memory
US5496759A (en) * 1994-12-29 1996-03-05 Honeywell Inc. Highly producible magnetoresistive RAM process
US5587943A (en) * 1995-02-13 1996-12-24 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed flux operation
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5741435A (en) * 1995-08-08 1998-04-21 Nano Systems, Inc. Magnetic memory having shape anisotropic magnetic elements
US5756394A (en) * 1995-08-23 1998-05-26 Micron Technology, Inc. Self-aligned silicide strap connection of polysilicon layers
US5701222A (en) * 1995-09-11 1997-12-23 International Business Machines Corporation Spin valve sensor with antiparallel magnetization of pinned layers
KR19990067331A (ko) * 1995-11-06 1999-08-16 야스카와 히데아키 국소 배선부를 포함하는 반도체 장치 및 그 제조 방법
US5659499A (en) 1995-11-24 1997-08-19 Motorola Magnetic memory and method therefor
US5756366A (en) * 1995-12-21 1998-05-26 Honeywell Inc. Magnetic hardening of bit edges of magnetoresistive RAM
US5569617A (en) * 1995-12-21 1996-10-29 Honeywell Inc. Method of making integrated spacer for magnetoresistive RAM
US5691228A (en) * 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US5869389A (en) * 1996-01-18 1999-02-09 Micron Technology, Inc. Semiconductor processing method of providing a doped polysilicon layer
US5721171A (en) * 1996-02-29 1998-02-24 Micron Technology, Inc. Method for forming controllable surface enhanced three dimensional objects
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
KR100198652B1 (ko) * 1996-07-31 1999-06-15 구본준 반도체 소자의 전극형성방법
US5792687A (en) * 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
US5926394A (en) * 1996-09-30 1999-07-20 Intel Corporation Method and apparatus for regulating the voltage supplied to an integrated circuit
US5861328A (en) * 1996-10-07 1999-01-19 Motorola, Inc. Method of fabricating GMR devices
JPH10154711A (ja) * 1996-11-25 1998-06-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6028786A (en) 1997-04-28 2000-02-22 Canon Kabushiki Kaisha Magnetic memory element having coupled magnetic layers forming closed magnetic circuit
US6174764B1 (en) * 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
US5851875A (en) * 1997-07-14 1998-12-22 Micron Technology, Inc. Process for forming capacitor array structure for semiconductor devices
US6156630A (en) * 1997-08-22 2000-12-05 Micron Technology, Inc. Titanium boride gate electrode and interconnect and methods regarding same
US5982658A (en) * 1997-10-31 1999-11-09 Honeywell Inc. MRAM design to reduce dissimilar nearest neighbor effects
US6048739A (en) * 1997-12-18 2000-04-11 Honeywell Inc. Method of manufacturing a high density magnetic memory device
US5956267A (en) * 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
TW368731B (en) * 1997-12-22 1999-09-01 United Microelectronics Corp Manufacturing method for self-aligned local-interconnect and contact
US6130145A (en) * 1998-01-21 2000-10-10 Siemens Aktiengesellschaft Insitu doped metal policide
US6118163A (en) * 1998-02-04 2000-09-12 Advanced Micro Devices, Inc. Transistor with integrated poly/metal gate electrode
US6025786A (en) * 1998-05-06 2000-02-15 Trw Inc. Transmitter for remote convenience system having coiled, extendable antenna
JP3234814B2 (ja) * 1998-06-30 2001-12-04 株式会社東芝 磁気抵抗効果素子、磁気ヘッド、磁気ヘッドアセンブリ及び磁気記録装置
JP2000030222A (ja) 1998-07-08 2000-01-28 Fujitsu Ltd 磁気センサ
JP2002520874A (ja) * 1998-07-15 2002-07-09 インフィネオン テクノロジース アクチエンゲゼルシャフト メモリ素子の電気抵抗が情報でありかつ磁場により影響を与えることができるメモリセル装置及びその製造方法
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
DE19836567C2 (de) 1998-08-12 2000-12-07 Siemens Ag Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
TW454187B (en) 1998-09-30 2001-09-11 Siemens Ag Magnetoresistive memory with low current density
US6136705A (en) * 1998-10-22 2000-10-24 National Semiconductor Corporation Self-aligned dual thickness cobalt silicide layer formation process
US6153443A (en) * 1998-12-21 2000-11-28 Motorola, Inc. Method of fabricating a magnetic random access memory
CN1183545C (zh) * 1999-02-26 2005-01-05 因芬尼昂技术股份公司 存储元件装置及其制造方法
US6429124B1 (en) * 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
US6110812A (en) * 1999-05-11 2000-08-29 Promos Technologies, Inc. Method for forming polycide gate
US6165803A (en) * 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6211054B1 (en) * 1999-06-01 2001-04-03 Micron Technology, Inc. Method of forming a conductive line and method of forming a local interconnect
JP3464414B2 (ja) * 1999-06-15 2003-11-10 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6630718B1 (en) * 1999-07-26 2003-10-07 Micron Technology, Inc. Transistor gate and local interconnect
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6211090B1 (en) * 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
US6392922B1 (en) * 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
JP3558996B2 (ja) * 2001-03-30 2004-08-25 株式会社東芝 磁気抵抗効果素子、磁気ヘッド、磁気再生装置及び磁気記憶装置
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6627913B2 (en) * 2001-09-10 2003-09-30 Micron Technology, Inc. Insulation of an MRAM device through a self-aligned spacer
US6518071B1 (en) * 2002-03-28 2003-02-11 Motorola, Inc. Magnetoresistive random access memory device and method of fabrication thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112860A1 (de) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Herstellungstechniken und entsprechedne Vorrichtungen für Magnetic-Tunnel-Junction-Vorrichtungen
US9666790B2 (en) 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices

Also Published As

Publication number Publication date
EP1500116A1 (de) 2005-01-26
CN1656580A (zh) 2005-08-17
JP2005524238A (ja) 2005-08-11
US7211849B2 (en) 2007-05-01
DE60314129D1 (de) 2007-07-12
TWI238439B (en) 2005-08-21
ATE363720T1 (de) 2007-06-15
KR100692417B1 (ko) 2007-03-13
WO2003094182A1 (en) 2003-11-13
EP1793400A2 (de) 2007-06-06
EP1793400A3 (de) 2009-09-30
TW200405392A (en) 2004-04-01
KR100755240B1 (ko) 2007-09-04
US20030203510A1 (en) 2003-10-30
AU2003239168A1 (en) 2003-11-17
US20040264240A1 (en) 2004-12-30
EP1793400B1 (de) 2014-01-08
US6783995B2 (en) 2004-08-31
CN100338700C (zh) 2007-09-19
KR20060107860A (ko) 2006-10-16
EP1500116B1 (de) 2007-05-30
KR20050013543A (ko) 2005-02-04
JP4378631B2 (ja) 2009-12-09

Similar Documents

Publication Publication Date Title
DE60314129T2 (de) Verfahren zur bildung von mram-bausteinen
DE60222095T2 (de) Schliessblock für mram-elektroden
DE60301344T2 (de) Materialkombination für tunnelübergangsdeckschicht, hartmaske und stackkeimschicht in der mram-herstellung
DE102006049158B4 (de) Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors
DE102007014979B4 (de) Integrierter Schaltkreis mit Kohlenstoff-Speicherschicht, Verfahren zur Herstellung, Speichermodul und Computersystem
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE102005034665B4 (de) Verfahren zum Herstellen einer Leiterbahn einer resistiven Speichereinrichtung
DE4318660C2 (de) Halbleitereinrichtung und Herstellungsverfahren dafür
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE102018122648A1 (de) Speichervorrichtungen und Verfahren zum Herstellen derselben
DE102004002659A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE4323363A1 (de) Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement
DE102015120464A1 (de) Hochdichter resistiver direktzugriffsspeicher (rram)
DE102005034667A1 (de) Einkapseln von Leiterbahnen von Halbleiter-Einrichtungen
DE102020112783A1 (de) Nichtflüchtige speicheranordnung und herstellungstechnologie
DE102005008058A1 (de) Verfahren zum Herstellen von Halbleiterspeicherbauelementen und integriertes Speicherbauelement
DE19748274B4 (de) Verfahren zur Herstellung eines Kondensators
DE102020126631B4 (de) Speicheranordnungen enthaltend Dummy-Bereiche und Verfahren zu ihrer Herstellung
DE102020132375A1 (de) Halbleitervorrichtungen und herstellungsverfahren
EP0987753A2 (de) Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben
DE4314906C2 (de) Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE4203565C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10347428B4 (de) Herstellungsverfahren für ein DRAM hoher Dichte mit reduziertem Peripherievorrichtungsbereich
EP1202333B1 (de) Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition