DE60315532T2

DE60315532T2 - Verfahren zur Reudzierung der Programmier- und Lese-Störungen eines nicht-flüchtigen Speichers

Info

Publication number: DE60315532T2
Application number: DE60315532T
Authority: DE
Inventors: Yan Milpitas LI; Jian San Jose CHEN
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 2002-02-27
Filing date: 2003-02-26
Publication date: 2008-05-15
Anticipated expiration: 2023-02-27
Also published as: DE60334652D1; ATE370499T1; US20030161182A1; US6771536B2; EP1912223A1; JP4511121B2; US7298647B2; KR101035355B1; US7554848B2; US20060092683A1; DE60315532D1; JP2004030866A; CN1444231B; US20040233750A1; US6996003B2; EP1341185B1; EP1341185A1; KR20030071526A; CN1444231A; ATE485589T1

Description

Die vorliegende Erfindung betrifft allgemein einen nichtflüchtigen Speicher sowie dessen Funktionsweise und betrifft spezieller Verfahren zum Reduzieren von Störungen bei Programmierungs- und Lesevorgängen.
Die Prinzipien der vorliegenden Erfindung finden Anwendung bei verschiedenen Arten von nichtflüchtigen Speichern, solchen, die momentan existieren, und solchen, die zur Nutzung neuer Technologie, die gerade entwickelt wird, in Betracht kommen. Implementierungen der vorliegenden Erfindung werden jedoch mit Bezug auf einen elektrisch löschbaren und programmieren Nur-Lese-Speicher (EEPROM) beschrieben, bei dem die Speicherelemente Floating Gates sind.
Beim Betrieb eines nichtflüchtigen Speichers wird das Lesen und Schreiben von Daten in einer Speichereinheit oft die in anderen Speichereinheiten des Speichers gespeicherten Daten stören. Eine Quelle für diese Störungen stellt die Feldeffektkopplung zwischen benachbarten Floating Gates dar, wie sie in US-Patent 5,867,429 von Jian Chen und Yupin Fong beschrieben ist. Der Grad dieser Kopplung erhöht sich zwangsläufig mit der Verringerung der Größen von Speicherzellenarrays infolge von Verbesserungen der Herstellungsverfahren für integrierte Schaltungen. Das Problem tritt am ausgeprägtesten zwischen zwei Gruppen von benachbarten Zellen auf, die zu unterschiedlichen Zeiten programmiert worden sind. Eine Gruppe von Zellen wird derart programmiert, dass ein Ladungspegel zu den Floating Gates derselben hinzugefügt wird, der einem Satz von Daten entspricht. Nachdem die zweite Gruppe von Zellen mit einem zweiten Datensatz programmiert ist, scheinen die Ladungspegel, die von den Floating Gates der ersten Gruppe von Zellen gelesen werden, oft von den programmierten verschieden zu sein, und zwar wegen der Wirkung der Ladung in der zweiten Gruppe von Floating Gates, die mit der ersten gekoppelt ist. Dies ist als Yupin-Effekt bekannt. In dem vorstehend erwähnten Patent 5,867,429 wird vorgeschlagen, entweder die zwei Gruppen von Floating Gates physisch voneinander zu isolieren oder die Wirkung der Ladung in der zweiten Gruppe von Floating Gates beim Lesen der Ladung aus der ersten Gruppe in Rechnung zu ziehen. Weitere Verfahren zum Reduzieren solcher Störungen sind in der US-Patentanmeldung 09/893,277 , eingereicht am 27. Juni 2001 von Jian Chen, Tomoharu Tanaka, Yupin Fong und Khandker N. Quader mit dem Titel "Operating Techniques for Reducing Effects of Coupling Between Storage Elements of a Non-Volatile Memory Operated in Multiple Data States" beschrieben ( US 2003128586 ).
Dieser Effekt sowie weitere Quellen für Lese- und Schreibstörungen treten bei verschiedenen Arten von Flash-EEPROM-Zellen-Arrays auf. Bei einer Gestaltung eines NOR-Arrays sind die Speicherzellen zwischen benachbarte Bit(Spalten-)Leitungen geschaltet, und die Steuergates sind mit Wort(Zeilen-)Leitungen verbunden. Die einzelnen Zellen enthalten entweder einen Floating-Gate-Trarisistor, mit oder ohne einen mit diesem in Reihe ausgebildeten Auswahltransistor, oder zwei Floating-Gate-Transistoren, die durch einen einzelnen Auswahltransistor getrennt sind. Beispiele für solche Arrays und deren Nutzung in Speichersystemen sind in den folgenden US-Patenten und anhängigen Anmeldungen der SanDisk Corporation angegeben: Patente 5,095,344 ; 5,172,338 ; 5,602,987 ; 5,663,901 ; 5,430,859 ; 5,657,332 ; 5,712,180 ; 5,890,192 und 6,151,248 sowie 09/505,555 , eingereicht am 17. Februar 2000 und 09/667,344 , eingereicht am 22. September 2000.
Bei einem NAND-Array einer bestimmten Gestaltung ist eine Anzahl von Speicherzellen, beispielsweise 8, 16 oder sogar 32, in einem seriellen Strang über Auswahltransistoren an jedem Ende zwischen eine Bitleitung und ein Referenzpotential geschaltet. Wortleitungen sind mit Steuergates der Zellen in unterschiedlichen seriellen Strängen verbunden. Relevante Beispiele für solche Arrays und ihre Funktionsweise sind in den folgenden US-Patenten und einer anhängigen Anmeldung von Toshiba angegeben: 5,570,315 ; 5,774,397 und 6,046,935 sowie 09/667,610 .
Es gibt unterschiedliche Mechanismen, die genutzt werden können, um EEPROM-Speicherzellen zu programmieren. In den vorstehend einbezogenen Referenzdokumenten werden NOR-Speicherzellen üblicherweise programmiert, indem heiße Elektronen genutzt werden, um durch das Tunneloxid zu den Floating Gates zu tunneln, wogegen die NAND-Zellen typischerweise in einem kalten Nordheim-Fowler-Tunnelungsprozess programmiert werden. Ein Vorteil des Nordheim-Fowler-Tunnelns besteht darin, dass bei diesem typischerweise weniger Leistung verbraucht wird, um eine Zelle zu programmieren, dieses ist aber tendenziell auch anfälliger dafür, Störungen in nicht ausgewählten Zellen zu bewirken, wenn das Steuergate auf die hohe Spannung vorgespannt wird, insbesondere wenn Wortleitungen von ausgewählten und nicht ausgewählten Bitleitungen gemeinsam genutzt werden, wie bei der US-Patentanmeldung 09/893,277 ( US 2003128586 ). Die Stärke der Störung hängt von der Spannungsdifferenz zwischen dem Steuergate und dem Substrat ab. Im Programmierungsfall wird das Steuergate auf eine Programmierspannung von V_pgm = 15-24 Volt gelegt. Beim Leseprozess liegt die Spannung der nicht ausgewählten Gates auf einem niedrigeren Pegel, üblicherweise bei 4-5 Volt. Die Auswirkung der Lesestörung ist pro Lesevorgang viel geringer, an der Zelle erfolgen aber mehr Lese- als Programmiervorgänge, sodass die Gesamtwirkung dennoch nicht vernachlässigbar sein kann. Bei einer NAND-Architektur werden sowohl bei Lese- als auch bei Programmiervorgängen die nicht ausgewählten Wortleitungen derart vorgespannt, dass die Spannung zu den ausgewählten Zellen in den NAND-Ketten passieren kann. Die nicht ausgewählten Zellen sind mit nicht ausgewählten Wortleitungen verbunden, die auf die hohen Durchlassspannungen vorgespannt sind, und werden folglich Störungen ausgesetzt sein.
In derzeitigen kommerziellen Produkten ist es immer noch am üblichsten, dass jedes Floating Gate durch Betreiben in einem Binärmodus ein einziges Datenbit speichert, wobei nur zwei Bereiche von Schwellpegeln für die Floating-Gate-Transistoren als Speicherpegel definiert sind. Die Schwellpegel eines Floating-Gate-Transistors entsprechen Bereichen von Ladungspegeln, die auf deren Floating Gates gespeichert sind. Zusätzlich zur Verringerung der Größe der Speicherarrays geht der Trend dahin, die Dichte der Datenspeicherung bei solchen Speicherarrays zu erhöhen, indem in jedem Floating-Gate-Transistor mehr als ein Datenbit gespeichert wird. Dies wird erreicht, indem mehr als zwei Schwellpegel als Speicherzustände für jeden Floating-Gate-Transistor definiert werden, wobei derzeit in kommerziellen Produkten vier solcher Zustände (2 Datenbits pro Floating Gate) anzutreffen sind. Mehr Speicherzustände, beispielsweise 16 Zustände pro Speicherelement, kommen in Betracht. Jeder Floating-Gate-Transistor weist einen bestimmten Gesamtbereich (Fenster) von Schwellspannungen auf, in welchem er praktisch betrieben werden kann, und dieser Bereich wird in die Anzahl von Zuständen unterteilt, die für diesen definiert sind, zuzüglich von Spielräumen zwischen den Zuständen, damit diese klar voneinander unterschieden werden können. In einem nichtflüchtigen Mehrzustands- oder Multistatespeicher sind die Schwellspannungsbereiche im Vergleich zu Einbitspeichern oft erhöht, um sämtlichen der mehreren Zustände und den Spielräumen für diese Rechnung zu tragen. Dementsprechend sind die Spannungen, die beim Lesen und Programmieren an die Steuergates angelegt werden, entsprechend erhöht, was zu stärkeren Programmierungs- und Lesestörungen führt.
Ein üblicher Vorgang bei diesen Arten von nichtflüchtigen Speichern besteht darin, Blöcke von Speicherzellen zu löschen, bevor diese neu programmiert werden. Die Zellen in den Blöcken werden danach aus dem Löschzustand heraus einzeln auf Zustände programmiert, die durch die eingehenden Daten repräsentiert werden, die gespeichert werden. Das Programmieren umfasst typischerweise abwechselnd ein paralleles Anlegen von Programmierspannungsimpulsen an eine große Anzahl von Speicherzellen und ein Lesen der einzelnen Zustände derselben, um festzustellen, ob die einzelnen Zellen ihre beabsichtigten Pegel erreicht haben. Für jede Zelle, für die verifiziert wird, dass sie ihren beabsichtigten Schwellpegel erreicht hat, wird das Programmieren gestoppt, während die anderen Zellen parallel weiterprogrammiert werden, bis sämtliche dieser Zellen programmiert sind. Wenn die Anzahl der Speicherzustände pro Speicherelement erhöht wird, wird sich die Zeit zur Ausführung der Programmierung üblicherweise erhöhen, da für die schmaleren Spannungsbereiche für die einzelnen Zustände eine größere Präzision der Programmierung erforderlich ist. Dies kann einen wesentlichen nachteiligen Einfluss auf das Leistungsverhalten des Speichersystems haben.
Durch die schmaleren Bereiche der definierten Speicherpegel der Floating Gates, die sich aus dem Mehrzustandsbetrieb ergeben, erhöht sich der Grad der Empfindlichkeit für eine erste Gruppe von Speicherelementen bezüglich der Menge an Ladung, die auf einer später programmierten zweiten Gruppe von benachbarten Speicherelementen gespeichert ist. Wenn die erste Gruppe gelesen wird, kann beispielsweise die Ladung in der zweiten Gruppe zu Fehlern beim Lesen der Zustände der ersten Gruppe führen. Das Feld, das von den benachbarten Speicherelementen eingekoppelt wird, kann den ersichtlichen Zustand, der gelesen wird, um einen Betrag verschieben, der hinreichend dafür ist, dass sich eine fehlerhafte Auslesung zumindest einiger Bits einer Gruppe von gespeicherten Daten ergibt. Wenn die Anzahl der fehlerhaften Bits im Rahmen der Möglichkeiten eines Fehlerkorrekturcodes (ECC – Error Correction Code) gehalten wird, werden die Fehler korrigiert, wenn die Anzahl der Fehler typischerweise aber größer als dieser ist, müssen gewisse andere strukturelle und/oder funktionelle Verfahren genutzt werden. Die in dem vorstehenden US-Patent 5,867,429 beschriebenen Verfahren sind für viele Arrays geeignet, es besteht aber der Wunsch, weitere Verfahren zur Verfügung gestellt werden, um Lese- und Schreibstörungen bei nichtflüchtigen Speichern zu kompensieren.
Es wird auf das US-Patent 6,072,721 verwiesen, welches ein nichtflüchtiges Halbleiter-Speicherbauelement wie beispielsweise einen Flash-Speicher vom NAND-Typ zum Betrieb durch eine einzige Stromversorgung bei niedriger Spannung offenbart. Bei diesem Bauelement besteht die Absicht darin, ein einfaches Layout der Daten-Latch-Schaltungen für jede Bitleitung zu ermöglichen und außerdem einen Datenprogrammiervorgang mit guter Störungstoleranz auszuführen. Es wird außerdem auf die Europäische Patentanmeldung 1.137.012 verwiesen, welche ein Verfahren zum Löschen und Schreiben von Informationen in einem EEPROM offenbart. Die US 2001/0038118 offenbart eine Mehrzahl von NAND-Stapeln, die in Teilgruppen unterteilt sind, wobei jede Teilgruppe durch drainseitige und sourceseitige Auswahltransistoren, die den NAND-Stapeln zugeordnet sind, einzeln ausgewählt werden kann.
Die vorliegende Erfindung ist auf einen nichtflüchtigen Speicher ausgerichtet, der eine Mehrzahl von Speichereinheiten umfasst, die auf einem Substrat ausgebildet sind und in einer Mehrzahl von Spalten angeordnet sind, welche entlang entsprechender Bitleitungen (BL) verbunden sind, wovon jede eine Anzahl von Speichereinheiten umfasst, die zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor in Reihe geschaltet sind, wodurch die Speichereinheiten eine entsprechende Anzahl von Zeilen bilden. Erfindungsgemäß sind die Spalten mit Elementen entlang einer gegebenen Zeile in eine Mehrzahl von verschiedenen Teilgruppen unterteilt, wobei eine Anzahl von Wortleitungen (WL) jeweils die Speicherelemente einer entsprechenden Zeile verbinden. Eine Vorspannungsschaltung (3) ist mit den Auswahltransistoren verbunden. Der Spannungspegel an den Gates der ersten Auswahltransistoren (SGDR) in einer Teilgruppe kann unabhängig von dem Spannungspegel an den Gates der ersten Auswahltransistoren (SGDL) in den anderen Teilgruppen gesetzt werden, und der Spannungspegel an den Gates der zweiten Auswahltransistoren (SGSR) in einer Teilgruppe kann unabhängig von dem Spannungspegel an den Gates der zweiten Auswahltransistoren (SGSL) in den anderen Teilgruppen gesetzt werden. Die Spannungspegel, die an die Gates der Auswahltransistoren in der einen Teilgruppe angelegt werden, werden unabhängig von den Spannungspegeln angelegt, welche an die Gates der Auswahltransistoren in den anderen Teilgruppen angelegt werden. Die Source-Seiten der Bitleitungen jeder Teilgruppe sind mit einer entsprechenden gemeinsamen Source-Leitung verbunden, die mit der Vorspannungsschaltung verbunden ist, wobei der Spannungspegel an der gemeinsamen Source-Leitung in einer Teilgruppe unabhängig von dem Spannungspegel an der gemeinsamen Source-Leitung in den anderen Teilgruppen gesetzt werden kann.
Entsprechend der Erfindung zum Betreiben eines Speichers wird ferner ein Verfahren zum Betreiben eines nichtflüchtigen Speichers zur Verfügung gestellt. Der Speicher umfasst eine Mehrzahl von Speichereinheiten, die auf einem Substrat ausgebildet sind und in einer Mehrzahl von Spalten angeordnet sind, die entlang entsprechender Bitleitungen verbunden sind, wovon jede eine Anzahl der Speichereinheiten umfasst, die zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor in Reihe geschaltet sind. Die Speichereinheiten bilden eine entsprechende Anzahl von Zeilen, und die Spalten aus Elementen entlang einer gegebenen Zeile sind in eine Mehrzahl von verschiedenen Teilgruppen unterteilt. Eine jeweilige Wortleitung verbindet die Speicherelemente der Gates jeder Zeile. Das Verfahren umfasst das Setzen eines Spannungspegels an der Drain-Seite einer ersten Bitleitung in einer ersten der Teilgruppen, das Setzen von Spannungspegeln an den Wortleitungen und das Setzen von Spannungspegeln gleichzeitig an den Gates der ersten und zweiten Auswahltransistoren in der ersten und einer zweiten der Teilgruppen. Die Spannungspegel an den Gates der Auswahltransistoren in der zweiten Teilgruppe unterscheiden sich von den Spannungspegeln an den Gates der Auswahltransistoren in der ersten Teilgruppe. Die Spannungspegel, die an die Gates der Auswahltransistoren in einer Teilgruppe angelegt werden, werden unabhängig von den Spannungspegeln angelegt, die an die Gates der Auswahltransistoren in den anderen Teilgruppen angelegt werden. Die Source-Seite der Spalten der ersten Teilgruppe wird auf Masse gelegt, und die Source-Seite der Spalten der zweiten Teilgruppe wird auf einen hohen logischen Pegel gelegt.
Ein nichtflüchtiger Speicher gemäß der Erfindung kann eine Mehrzahl von Löscheinheiten oder -blöcken aufweisen, wobei jeder Block in eine Mehrzahl von Teilen unterteilt ist, welche gemeinsam dieselben Wortleitungen nutzen, um Zeilendecoder-Fläche zu sparen, welche aber unabhängig voneinander gelesen oder programmiert werden können. Bei einer beispielhaften Ausführungsform sind Blöcke vorgesehen, die aus einer linken Hälfte und einer rechten Hälfte bestehen, wobei jeder Teil eine oder mehr standardmäßige Speicherseiten (Datentransfereinheiten) mit Größen von 512 Datenbytes aufnehmen wird. Bei der exemplarischen Ausführungsform weisen der linke und der rechte Teil eines Blocks jeweils separate Source-Leitungen sowie separate Sätze von Source- und Drain-Auswahlleitungen auf. Während der Programmierung oder des Lesens der linken Seite kann beispielsweise die rechte Seite derart vorgespannt werden, dass sich eine Kanalaufladung ergibt, um Datenstörungen zu reduzieren. Bei einer alternativen Gruppe von Ausführungsformen können die Teile separate Wannenstrukturen aufweisen.
Um den Betrag der Störung sowohl in Lese- als auch Schreibprozessen zu reduzieren, kann gemäß der vorliegenden Erfindung die Oberfläche des Kanals in dem nicht ausgewählten Teil aufgeladen werden. Bei einer beispielhaften Ausführungsform wird an den Kanal eine Anfangsspannung angelegt, wonach die Auswahlgatetransistoren den Leckpfad abschalten werden und den Kanal potentialfrei machen, worauf das Hochfahren der Steuergate-Spannung und das Aufladen des Substratkanals als nachfolgender Vorgang folgen. Um ein unabhängiges Vorspannen der ausgewählten und der nicht ausgewählten Teile eines Blocks des Arrays zu ermöglichen, weist jeder Teil unabhängig voneinander steuerbare Auswahlgatetransistoren und Source-Leitungen auf.
Weitere Aspekte, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung derselben, welche beispielhalber gegeben wird, deutlich werden, wobei in der Beschreibung auf die beigefügten Zeichnungen Bezug genommen wird.
1 stellt ein Blockdiagramm eines nichtflüchtigen Speichersystems dar, bei welchem die verschiedenen Aspekt der vorliegenden Erfindung, die beschrieben werden, implementiert werden sollen; die
2a und 2b veranschaulichen Aspekte der vorliegenden Erfindung in einer Schaltung und einer Organisation des Speicherarrays aus 1, wenn es sich um einen NAND-Typ handelt;
3 zeigt eine Querschnittsansicht eines NAND-Speicherarrays, das auf einem Halbleitersubstrat ausgebildet ist, entlang einer Spalte;
4 stellt eine Querschnittsansicht des Speicherarrays aus 3 dar, und zwar an der Schnittlinie 4-4 aus dieser aufgenommen;
5 stellt eine Querschnittsansicht des Speicherarrays aus 3 dar, und zwar an der Schnittlinie 5-5 aus dieser aufgenommen; die
6a und 6b zeigen ein vereinfachtes Array-Schema sowie ein Taktungsdiagramm für einen Programmierprozess; die
7a und 7b zeigen ein vereinfachtes Array-Schema sowie ein Taktungsdiagramm für einen Leseprozess;
8 stellt ein weiteres Merkmal des NAND-Speicherzellenarrays aus den 2-5 dar.
Mit Bezug auf die 1-8 wird ein spezielles nichtflüchtiges Speichersystem beschrieben, in welchem die verschiedenen Aspekte der vorliegenden Erfindung implementiert sind, um spezielle Beispiele anzugeben. Um den Betrag an Störungen sowohl bei Lese- als auch bei Schreibprozessen zu reduzieren, wird entsprechend der vorliegenden Erfindung die Oberfläche des Kanals aufgeladen. Bei einer beispielhaften Ausführungsform wird an den Kanal eine Anfangsspannung angelegt, danach werden Auswahlgatetransistoren den Leckpfad abschalten und den Kanal potentialfrei machen, worauf das Hochfahren der Steuergate-Spannung und das Aufladen des Substratkanals den nachfolgenden Vorgang darstellt. Um zu ermöglichen, dass die ausgewählten und nicht ausgewählten Teile eines Blocks des Arrays unabhängig voneinander vorgespannt werden, weist jeder Teil unabhängig voneinander steuerbare Auswahlgatetransistor- und Source-Leitungen auf. Bei einer Variante können die separaten Teile ihre eigenen Wannenstrukturen aufweisen, obwohl sich dadurch die Platzanforderungen erhöhen.
Das Array kann in eine beliebige Anzahl von Partitionen unterteilt sein, um eine Speicherseitengröße (die Einheit der Datenübermittlung) aufzunehmen, welche geringer als die Blockgröße (die Löscheinheit) ist. Die Speicherseitengröße wird typischerweise durch das Host-System bestimmt und ist zweckmäßigerweise relativ klein. Um die Platzausnutzung zu verbessern, geht der Trend hin zu einer größeren Blockgröße, da damit Einsparungen hinsichtlich der Anzahl der Komponenten und des entsprechenden Platzbedarfs für diese erreicht werden können. Beispielsweise kann der Platz gespart werden, der für Zeilendecoder benötigt wird, indem für mehrere Speicherseiten dieselben Wortleitungen genutzt werden. Die Zeile wird basierend auf der Speicherseitengröße in Abschnitte unterteilt, wobei jeder Abschnitt separat steuerbare Drain- und Source-Auswahlgate-Leitungen und Source-Leitungen aufweist. Die Wanne braucht nicht getrennt zu werden, um Layout-Platz zu sparen, obgleich sie auch in kleine Partitionen unterteilt werden kann, falls der Platz zur Verfügung steht, um kleinere Löschblöcke zu erhalten.
1 stellt ein Blockdiagramm eines Flash-Speichersystems dar. Das Speicherzellenarray 1, das eine Mehrzahl von Speichereinheiten M umfasst, die in einer Matrix angeordnet sind, wird durch eine Spalten-Steuerschaltung 2, eine Zeilen-Steuerschaltung 3, eine gemeinsame ("c" für engl.: common) Source-Steuerschaltung 4 und eine gemeinsame (c-) p-Wannen-Steuerschaltung 5 gesteuert. Die Spalten-Steuerschaltung 2 ist mit Bitleitungen (BL) des Speicherzellenarrays 1 verbunden, um Daten auszulesen, die in den Speicherzellen (M) gespeichert sind, um einen Zustand der Speicherzellen (M) während eines Programmiervorgangs zu bestimmen und um die Potentialpegel der Bitleitungen (BL) zu kontrollieren, um die Programmierung zu unterstützen oder die Programmierung zu sperren. Die Zeilen-Steuerschaltung 3 ist mit Wortleitungen (WL) verbunden, um eine der Wortleitungen (WL) auszuwählen, um Lesespannungen anzulegen, um eine Programmierspannung anzulegen, kombiniert mit den Bitleitungs-Potentialpegeln, die durch die Spalten-Steuerschaltung 2 gesteuert werden, und um eine Löschspannung anzulegen, gekoppelt mit einer Spannung der p-Bereiche (in 3 als c-p-Wanne 11 bezeichnet), auf welchen die Speicherzellen (M) ausgebildet sind. Die c-Source-Steuerschaltung 4 steuert die gemeinsamen Source-Leitungen (in 2b als "c-Source" bezeichnet), die mit den Speicherzellen (M) verbunden sind. Die c-p-Wannen-Steuerschaltung 5 steuert die Spannung der c-p-Wannen.
Die Daten, die in den Speicherzellen (M) gespeichert sind, werden durch die Spalten-Steuerschaltung 2 ausgelesen und werden über eine E/A-Leitung und einen Dateneingabe/Ausgabepuffer 6 an externe E/A-Leitungen ausgegeben. Programmierdaten, die in den Speicherzellen gespeichert werden sollen, werden über die externen E/A-Leitungen in den Dateneingabe/Ausgabepuffer 6 eingegeben und werden an die Spalten-Steuerschaltung 2 übermittelt. Die externen E/A-Leitungen sind mit einem Controller 20 verbunden. Verschiedene Implementierungen zum Lesen, die in der Dateneingabe/Ausgabeschaltung 6 genutzt werden können, sind in einer US-Patentanmeldung mit dem Titel "Noise Reduction Technique For Transistors and Small Devices Utilizing an Episodic Agitation" von Nima Mokhlesi, Daniel C. Guterman und Geoff Gongwer, eingereicht am 18. Januar 2002, beschrieben.
Befehlsdaten zum Steuern des Flash-Speicherbauelements werden an einer Befehlsschnittstelle eingegeben, die mit externen Steuerleitungen verbunden ist, welche mit dem Controller 20 verbunden sind. Die Befehlsdaten informieren den Flash-Speicher darüber, welcher Vorgang gefordert wird. Der Eingangsbefehl wird an eine Zustandsmaschine 8 übermittelt, welche die Spalten-Steuerschaltung 2, die Zeilen-Steuerschaltung 3, die c-Source-Steuerschaltung 4, die c-p-Wannen-Steuerschaltung 5 und den Dateneingabe/Ausgabepuffer 6 steuert. Die Zustandsmaschine 8 kann Statusdaten des Flash-Speichers wie beispielsweise READY/BUSY oder PASS/FAIL ausgeben.
Der Controller 20 ist mit einem Host-System wie beispielsweise einem Personalcomputer, einer Digitalkamera oder einem PDA (persönlichen digitalen Assistenten) verbunden oder kann mit einem solchen verbunden werden. Es ist der Host, der Befehle auslöst, wie beispielsweise Daten in das Speicherarray einzuspeichern oder aus diesem auszulesen, und der diese Daten bereitstellt bzw. empfängt. Der Controller wandelt solche Befehle in Befehlssignale um, die von den Befehlsschaltungen 7 interpretiert und ausgeführt werden können. Der Controller enthält außerdem typischerweise einen Pufferspeicher für die Benutzerdaten, die in das Speicherarray geschrieben werden oder aus diesem gelesen werden. Ein typisches Speichersystem umfasst einen integrierten Schaltungschip 21, der den Controller 20 umfasst, sowie einen oder mehrere integrierte Schaltungschips 22, die jeweils ein Speicherarray und zugehörige Steuer-, Eingabe/Ausgabe- und Zustandsmaschinen-Schaltungen umfassen. Der Trend geht natürlich dahin, das Speicherarray und die Steuerschaltungen eines Systems zusammen auf einem oder mehreren integrierten Schaltungschips zu integrieren. Das Speichersystem kann als Teil des Host-Systems eingebettet werden oder kann in eine Speicherkarte integriert werden, die entfernbar in einen Paarungssteckplatz von Host-Systemen eingefügt werden kann. Eine solche Karte kann das gesamte Speichersystem umfassen, oder der Controller und das Speicherarray mit zugehörigen Peripherieschaltungen können auf separaten Karten bereitgestellt werden.
Mit Bezug auf die 2a und 2b soll eine beispielhafte Struktur für das Speicherzellenarray 1 beschrieben werden. Ein Flash-EEPROM vom NAND-Typ wird als Beispiel beschrieben. Die Speicherzellen (M) sind in eine Reihe von Blöcken unterteilt, in einem speziellen Beispiel 1024. Die Daten, die in jedem Block gespeichert sind, werden gleichzeitig gelöscht. Der Block stellt somit die minimale Einheit für eine Anzahl von Zellen dar, die gleichzeitig gelöscht werden können. In jedem Block sind N Spalten vorhanden, im vorliegenden Beispiel ist N = 8512, die in linke Spalten und rechte Spalten unterteilt sind. Die Bitleitungen sind ebenfalls in linke Bitleitungen (BLL) und rechte Bitleitungen (BLR) unterteilt. Sechzehn Speicherzellen, die an der jeweiligen Gate-Elektrode mit den Wortleitungen (WL0 bis WL15) verbunden sind, sind in Reihe geschaltet, sodass sie eine NAND-Zelleneinheit bilden. Ein Anschluss der NAND-Zelleneinheit ist mit der entsprechenden Bitleitung (BL) über einen ersten Auswahltransistor (S) verbunden, dessen Gate-Elektrode mit einer ersten (Drain) Auswahlgate-Leitung (SGD) gekoppelt ist, und ein weiterer Anschluss ist mit der c-Source über einen zweiten (Source) Auswahltransistor (S) verbunden, dessen Gate-Elektrode mit einer zweiten Auswahlgate-Leitung (SGS) gekoppelt ist. Obgleich der Einfachheit halber für jede Zelleneinheit gezeigt ist, dass diese sechzehn Floating-Gate-Transistoren umfasst, werden auch andere Anzahlen von Transistoren genutzt, beispielsweise 4, 8 oder sogar 32.
Die Struktur aus 2b unterscheidet sich von dem Array, wie es in der US-Patentanmeldung 09/893,277 , eingereicht am 27. Juni 2001 ( US 2003128586 ) beschrieben ist insofern, als die Spalten des Blocks in eine linke und eine rechte Hälfte unterteilt sind anstatt dass sich ungeradzahlige und geradzahlige Bitleitungen abwechseln. Allgemein können mehr als zwei solcher Abschnitte vorhanden sein, bei der Unterteilung in zwei Hälften lassen sich jedoch einfacher die hauptsächlichen Aspekte der vorliegenden Erfindung veranschaulichen. Die linken und die rechten Spalten weisen separate Gruppen von ersten Auswahlgate-Leitungen (SGDL bzw. SGDR) und zweiten Auswahlgate-Leitungen (SGSL bzw. SGSR) auf. Die Pegel an den linken und rechten Auswahlgates können durch die Zeilen-Steuerschaltung 3 aus 1 unabhängig voneinander gesteuert werden. Die linke und die rechte Seite weisen auch separate Source-Leitungen auf (c-SourceL bzw. c-SourceR) die durch die c-Source-Steuerschaltung 4 aus 1 unabhängig voneinander gesteuert werden können.
Bei einer alternativen Gruppe von Ausführungsformen können die linke und die rechte Seite außerdem unabhängige Wannenstrukturen aufweisen. 2b zeigt außerdem, dass die linke und die rechte Seite des Arrays jeweils über solchen separaten Wannenstrukturen ausgebildet sind, wodurch es möglich ist, die Spannungspegel durch die c-p-Wannen-Steuerschaltung 5 aus 1 unabhängig voneinander zu setzen. Bei einer weiteren Variante könnte dadurch auch das Löschen eines Teilblocks aus weniger als sämtlichen Partitionen eines Blocks möglich sein.
Beim Lesen oder Schreiben von Daten in einem ausgewählten Teil des Blocks, dem linken oder dem rechten, wird es durch die Einführung einer unabhängig steuerbaren Gruppe von Auswahlgate-Leitungen und Source-Leitungen (und möglicherweise einer unabhängig steuerbaren Wanne) für jeden Teil möglich, die Anzahl von Störungen in dem nicht ausgewählten Teil zu reduzieren, wie später detaillierter beschrieben wird. Allgemeiner gesagt kann ein Block aus mehr als zwei Abschnitten aufgebaut sein, jeweils mit Source-Leitungen und Gruppen von Auswahlgates, sodass die nicht ausgewählten Abschnitte in einem Lese- oder Schreibvorgang anders als der ausgewählte Abschnitt, mit welchem gemeinsam sie Wortleitungen nutzen, vorgespannt werden können, um Störungen in diesen nicht ausgewählten Abschnitten zu reduzieren. Die Größe eines Abschnitts (d. h. die Anzahl der Spalten oder der Wert N) wird im Allgemeinen auf Grundlage von Präferenzen des Nutzers bei der Auswahl einer geeigneten oder standardisierten Speicherseitengröße zur Datenübermittlung zwischen dem Host und dem Speichersystem getroffen. Dadurch, dass eine Reihe von Abschnitten Wortleitungen gemeinsam nutzen, wird es möglich, dass diese Zeilen-Steuerschaltungen gemeinsam nutzen, und folglich führt dies zu einer Platzeinsparung in der Speicherschaltung.
Durch Unterteilen des Arrays aus 2b in eine linke und eine rechte Hälfte reduziert sich die kapazitive Kopplung zwischen den Bitleitungen der Hälften im Vergleich zu der verschachtelten Anordnung aus ungeradzahliger/geradzahliger Speicherseite, die in der US-Patentanmeldung 09/893,277 beschrieben ist. Wie dort beschrieben ist, wurde, nachdem eine geradzahlige Speicherseite programmiert war, eine ungeradzahlige Speicherseite programmiert. Da die geradzahligen Bitleitungen zwischen einem Paar von ungeradzahligen Bitleitungen angeordnet waren, mit welchen sie kapazitiv gekoppelt waren, konnte die Programmierung der ungeradzahligen Speicherseite die Schwellspannungen von Zellen an den Bitleitungen der geradzahligen Speicherseite deutlich beeinträchtigen. Zusätzlich zu der verbesserten Steuerung, welche die verschiedenen Aspekte der vorliegenden Erfindung in den separaten Abschnitten bieten, wird die physische Trennung, die sich aus dem Unterteilen des Blocks in eine linke und eine rechte Hälfte ergibt, die kapazitive Kopplung zwischen benachbarten Speicherseiten derselben Wortleitung deutlich reduzieren.
In den beispielhaften Ausführungsformen beträgt die Speicherseitengröße 512 Bytes, was kleiner als die Zellenanzahl an derselben Wortleitung ist. Diese Speicherseitengröße basiert auf der Nutzerpräferenz und auf Konvention. Durch das Ermöglichen, dass die Wortleitungsgröße mehr als der Menge an Zellen einer Speicherseite entspricht, wird der Platz des X-Decoders (Zeilen-Steuerschaltung 3) gespart, da für die Datenmenge unterschiedlicher Speicherseiten die Decoder gemeinsam genutzt werden können.
Während eines Datenlese- und -programmiervorgangs eines Nutzers werden im vorliegenden Beispiel gleichzeitig N = 4256 Zellen (M) ausgewählt. Die ausgewählten Zellen (M) weisen dieselbe Wortleitung (WL) auf, beispielsweise WL2, und die gleiche Art von Bitleitung (BL), beispielsweise die linken Bitleitungen BLL0 bis BLL4255. Daher können 532 Datenbytes gleichzeitig gelesen oder programmiert werden. Diese gleichzeitig gelesenen oder programmierten 5328 Daten bilden logisch eine "Speicherseite". Daher kann ein Block zumindest acht Speicherseiten speichern. Wenn jede Speicherzelle (M) zwei Datenbits speichert, nämlich eine Mehrpegelzelle, speichert ein Block im Falle einer Speicherung von zwei Bit pro Zeile 16 Speicherseiten. Bei dieser Ausführungsform speichert das Speicherelement von jeder der Speicherzellen, in diesem Fall das Floating Gate der jeweiligen Speicherzellen, zwei Bits der Nutzerdaten.
3 zeigt eine Querschnittsansicht einer NAND-Zelleneinheit des schematisch in 2b gezeigten Typs in der Richtung der Bitleitung (BL). Auf einer Oberfläche eines p-Halbleitersubstrats 9 ist eine gemeinsame (c-) p-Wanne 11 in einem p-Bereich ausgebildet, wobei die linke und die rechte c-p-Wanne jeweils von einem n-Bereich 10 umschlossen sind, um die c-p-Wannen von dem p-Substrat elektrisch zu isolieren. Der n-Bereich 10 ist mit einer c-p-Wannen-Leitung verbunden, die aus einem ersten Metall M0 besteht, und zwar über ein erstes Kontaktloch (CB) und eine n-Diffusionsschicht 12. Die c-p-Wanne 11 des p-Bereichs ist außerdem mit der c-p-Wannen-Leitung über das erste Kontaktloch (CB) und eine p-Diffusionsschicht 13 verbunden. Die c-p-Wannen-Leitung ist mit der c-p-Wannen-Steuerschaltung 5 (1) verbunden.
In der beispielhaften Ausführungsform werden Flash-EEPROM-Speichereinheiten genutzt, bei welchen jede Speicherzelle ein Floating Gate (FG) aufweist, das eine Menge an elektrischer Ladung speichert, die den in der Zelle gespeicherten Daten entspricht, wobei die Wortleitung (WL) die Gate-Elektrode bildet und die Drain- und Source-Elektroden aus der p-Diffusionsschicht 12 hergestellt sind. Das Floating Gate (FG) ist auf der Oberfläche der c-p-Wanne über einer Tunneloxidschicht (14) ausgebildet. Die Wortleitung (WL) ist über einer Isolationsschicht (15) auf das Floating Gate (FG) gestapelt. Die Source-Elektrode ist mit der gemeinsamen Source-Leitung (c-Source) verbunden, die aus dem ersten Metall (M0) besteht, und zwar über den zweiten Auswahltransistor (S) und das erste Kontaktloch (CB). Die gemeinsame Source-Leitung ist mit der c-Source-Steuerschaltung (4) verbunden. Die Drain-Elektrode ist mit der Bitleitung (BL) verbunden, die aus einem zweiten Metall (M1) besteht, und zwar über den ersten Auswahltransistor (S), das erste Kontaktloch (CB), eine Zwischenleitung aus dem ersten Metall (M0) und ein zweites Kontaktloch (V1). Die Bitleitung ist mit der Spalten-Steuerschaltung (2) verbunden.
Die 4 und 5 zeigen Querschnittsansichten einer Speicherzelle (Schnittlinie 4-4 aus 3) bzw. eines Auswahltransistors (Schnittlinie 5-5 aus 3) in der Richtung der Wortleitung (WL2). Jede Spalte ist von den benachbarten Spalten durch einen Graben isoliert, der in dem Substrat ausgebildet ist und mit Isolationsmaterial gefüllt ist, was als Shallow Trench Isolation (STI; Flachgrabenisolation) bezeichnet wird. Die Floating Gates (FG) sind durch die STI sowie die Isolationsschicht 15 und die Wortleitung (WL) voneinander isoliert. Momentan bewegt sich der Zwischenraum zwischen den Floating Gates (FG) auf weniger als 0,1 μm zu, und eine kapazitive Kopplung zwischen den Floating Gates hat sich erhöht. Da die Gate-Elektrode (SG) des Auswahltransistors (S) in denselben Ausbildungsprozessschritten wie das Floating Gate (FG) und die Wortleitung (WL) ausgebildet wird, zeigt sie eine gestapelte Gate-Struktur. Diese beiden Auswahlgate-Leitungen (SG) sind am Ende der Leitungen parallel geschaltet.
In den 6 und 7 sind die Spannungen zusammengefasst, die angelegt werden, um das Speicherzellenarray 1 zu betreiben. Die speziellen Spannungswerte, die an einer ausgewählten Wortleitung in den Programmierungs- und Lese/Verifizierungsvorgängen genutzt werden, sind vollständiger in der US-Patentanmeldung 09/893,277 , eingereicht am 27. Juni 2001, beschrieben. In der folgenden Diskussion wird der Fall genutzt, bei dem die Wortleitung "WL8" und die Bitleitungen "BLL", die dem linken Abschnitt entsprechen, zum Lesen und Programmieren ausgewählt werden. Generell wird beim Lesen und Programmieren die Reihenfolge beginnend mit WL0 und fortgeführt bis WL15 genutzt.
In der beispielhaften Ausführungsform werden die linke und die rechte Gruppe von Speicherzellen in einem Block zusammen in demselben Vorgang gelöscht. Durch Anheben der c-p-Wanne auf eine Löschspannung V_LÖSCHEN von beispielsweise 20 V und Legen der Wortleitungen (WL) eines ausgewählten Blocks auf Masse, während die Bitleitungen (BL), die Auswahlleitungen (SGDL, SGDR, SGSL, SGSR) und die Source-Leitungen (c-SourceL, c-SourceR) auf potentialfreien Zustand gebracht werden, werden die Daten des ausgewählten Blocks gelöscht. Die Wortleitungen (WL) der nicht ausgewählten Blöcke, die Bitleitungen (BL), die Auswahlleitungen (SGDL, SGDR, SGSL, SGSR) und c-Source werden in einen potentialfreien Zustand gebracht, diese werden ebenfalls auf nahezu 20 V angehoben, und zwar aufgrund einer kapazitiven Kopplung mit den c-p-Wannen. Daher wird nur an die Tunneloxidschichten 14 (4 und 5) der ausgewählten Speicherzellen (M) ein starkes elektrisches Feld angelegt, und die Daten der ausgewählten Speicherzellen werden gelöscht, wenn ein Tunnelstrom durch die Tunneloxidschicht 14 fließt. Die gelöschte Zelle kann als einer der möglichen Programmierzustände betrachtet werden.
Um während eines Programmiervorgangs Elektronen auf dem Floating Gate (FG) zu speichern, wird die ausgewählte Wortleitung WL8 mit einem Programmierimpuls V_pgm verbunden und die ausgewählten Bitleitungen BLL werden auf Masse gelegt. Um andererseits die Programmierung in den Speicherzellen (M) zu sperren, in denen keine Programmierung erfolgen soll, werden die entsprechenden Bitleitungen BLL mit V_dd einer Stromversorgung, beispielsweise 3 V, verbunden. Die Bitleitungen BLR der nicht ausgewählten rechten Seite werden ebenfalls angehoben, wie später beschrieben wird. Die nicht benachbarten, nicht ausgewählten Wortleitungen WL0-WL6 und WL10-WL15 werden mit einer Durchlassspannung V_pass verbunden, beispielsweise 10 V. Das erste Auswahlgate (SGDL) wird mit V_dd verbunden, dem hohen logischen Pegel von einer externen Spannungsversorgung oder einer intern regulierten Spannungsquelle, und das zweite Auswahlgate (SGSL) wird auf Masse gelegt. Bei einer Ausführungsform werden die benachbarten Wortleitungen ebenfalls auf V_pass gelegt. Bei anderen Ausführungsformen wird die benachbarte Wortleitung auf der Drain-Seite, WL9, auf V_pass gelegt, für eine Selbstaufladung des gelöschten Bereichs, oder es werden beide benachbarten Wortleitungen, WL9 und WL7, auf Masse gelegt, für eine lokale Selbstaufladung. Im Ergebnis wird ein Kanalpotential der Speicherzelle (M), die programmiert wird, auf 0 V gelegt. Das Kanalpotential wird bei der Sperrung der Programmierung auf ungefähr 6 V angehoben, und zwar infolgedessen, dass das Kanalpotential durch die kapazitive Kopplung mit den Wortleitungen (WL) hochgezogen wird. Wie zuvor erklärt, wird während der Programmierung nur an die Tunneloxidschichten 14 der Speicherzellen (M) ein starkes elektrisches Feld angelegt, und der Tunnelstrom fließt im Vergleich zum Löschen in der umgekehrten Richtung durch die Tunneloxidschicht 14, wodurch sich der Pegel der gespeicherten Ladung erhöht. C-SourceL kann auf V_dd gelegt werden, um den Aufbau der Anfangsspannung in dem Kanal vor der Aufladung zu unterstützen.
Die Einführung einer getrennten Gruppe von Auswahlgates und einer separaten Source-Leitung ermöglicht es, den nicht ausgewählten Abschnitt unabhängig vorzuspannen, um Störungen zu reduzieren, die in einem Schreibprozess aufgrund der höheren beteiligten Spannungen wahrscheinlicher als in einem Leseprozess sind. Somit wird beispielsweise während der Programmierung der linken Seite erreicht, dass die rechte Seite in einer Weise vorgespannt werden kann, die gut für die Kanalaufladung ist. Ein Merkmal dieses Schemas besteht darin, die Segmentierungssteuerung SGD und SGS in linke Gruppen und rechte Gruppen, SGDL, SGDR, SGSL und SGSR, zu trennen. Außerdem werden die Source-Leitungen in linke und rechte Teile, c-SourceL und c-SourceR, getrennt.
Die Bitleitungen und die Source-Leitungen auf der nicht ausgewählten rechten Seite (BLR und c-SourceR) werden auf oder in die Nähe von V_dd gelegt. Die Source- und Drain-Auswahltransistoren auf der rechten Seite werden ebenfalls auf oder in die Nähe von V_dd gelegt. Durch die resultierende Vorspannung reduziert sich das elektrische Feld über die Tunneloxide auf der linken Seite. Da beim Programmieren der linken Seite SGDR und SGSR auf Pegel von etwa V_dd vorgespannt sind und die Bit- und Source-Leitungen der rechten Seite ebenfalls auf V_dd vorgespannt sind, wird auf der nicht ausgewählten rechten Seite eine gute Aufladung erreicht, die zu geringeren Programmierungsstörungen führt. Um Energie zu sparen, können die Source- und Bitleitungen auf der Programmiersperrseite (links) auch potentialfrei belassen werden.
6b zeigt den Programmiervorgang detaillierter, wobei 6a zur Bezugnahme eine vereinfachte Version des Arrays aus 2b zeigt. Die Unabhängigkeit des linken und rechten Abschnitts des Arrays wird in einem dreischrittigen Prozess zum Aufladen des Kanals genutzt. In der ersten Stufe wird an den Kanal eine Anfangsspannung angelegt. Danach unterbinden die Auswahltransistoren SGD und SGS den Leckpfad, um den Kanal potentialfrei zu machen. Als drittes wird die Spannung des Steuergates derart hochgefahren, dass der Substratkanal für den nachfolgenden Betrieb aufgeladen sein wird.
Beim Programmiervorgang wird die ausgewählte Wortleitung (ausg. WL) auf eine hohe Programmierspannung (V_pgm) vorgespannt, und die nicht ausgewählte Wortleitung (n. ausg. WL) wird auf die Durchlassspannung (V_pass) vorgespannt, wobei die speziellen Werte eingehender in der US-Patentanmeldung 09/893,277 , eingereicht am 27. Juni 2001 ( US 2003128586 ), diskutiert sind. Bei einer Variante wird eine oder werden beide der nicht ausgewählten Wortleitungen, die unmittelbar an eine zur Programmierung ausgewählte Wortleitung angrenzen, auf Masse gelegt, wie vorstehend diskutiert.
Nehmen wir an, die Programmierspeicherseite wird in die linke Hälfte des Arrays geschrieben, so wird das linke Array anfangs durch die Bitleitung (BL) auf der Drain-Seite aufgeladen: Um die Zelle zu programmieren, wird die Bitleitung auf Masse gelegt, und die Kanalspannung wird 0 V betragen; um die Programmierung der Zelle zu sperren, wird die Bitleitungsspannung auf V_dd vorgeladen. Dies ist in den oberen beiden Linien (BL(links)) aus 6b gezeigt, wobei die flache 0-Linie dem ausgewählten Fall entspricht und die V_dd-Linie dem nicht ausgewählten Fall entspricht. Somit wird die Aufladung nur an den für die Programmierung gesperrten NAND-Ketten genutzt. Die Source-Seite ist potentialfrei, da SGS = 0. Wenn wir ein gemischtes Datenmuster aus "0"en und "1"en vorliegen haben, das in die linke Seite des Arrays programmiert werden soll, werden die NAND-Ketten, die eine Zelle aufweisen, welche auf einen hohen Zustand (hier "0") programmiert werden muss, eine Kanalspannung von 0 aufweisen. Im Gegensatz dazu werden die NAND-Ketten, die eine Zelle aufweisen, die nicht programmiert werden soll (hier der niedrige oder Datenpegel "1"), einen aufgeladenen Kanal aufweisen. Anfänglich wird dieser Kanal aufgeladen, indem er auf einen Wert V_dd-V_th hochgeladen wird, wobei V_th den Schwellwert des Transistors darstellt. Wenn die Steuergate-Spannung an den nicht ausgewählten Wortleitungen hochgezogen wird, wird der Kanal schließlich auf 0,7 × V_pass = 7 V aufgeladen, wenn V_pass = 10 V ist und das Kopplungsverhältnis zwischen dem Steuergate und dem Kanal 70% beträgt. Man beachte, dass die Drain-Seite der gesperrten NAND-Kette ebenfalls potentialfrei ist, mit BL = V_dd und SGDL = V_dd. Dies führt dazu, dass in dem Substrat ein Streifen des Kanals auf 7 V aufgeladen ist, während der benachbarte Streifen eine Kanalspannung von 0 V aufweisen könnte. Die Aufladespannungen in den unterschiedlichen Streifen sind auf der Oberflächeninversionsschicht vorhanden und sind von dem Bereich der Shallow Trench Isolation (STI) isoliert. Alternativ können die Source- und die nicht ausgewählten Bitleitungen in der ausgewählten linken Hälfte des Arrays, um den Energieverbrauch zu reduzieren, anfänglich auf eine gewisse Spannung gebracht werden, um die Aufladung zu beginnen, und danach können die Knoten potentialfrei belassen werden.
In den nicht ausgewählten Abschnitten des Arrays, hier der rechten Hälfte des Arrays, wird die gesamte NAND-Kette aufgeladen. Die Flexibilität der Verwendung einer separaten SGD und SGS in der rechten Hälfte ermöglicht eine effektivere Aufladesequenz. Die Anfangsspannung des Kanals wird auf V_dd hochgeladen, von der Source-Seite aus durch die Source-Leitung (c-Source). Die SGS wird anfänglich auf eine hohe Spannung von V_SG (in diesem Beispiel 4 V) geladen, um einen Durchlass der vollen Spannung V_dd zu ermöglichen, und wird danach auf V_dd abgesenkt, um die Source-Seite potentialfrei zu stellen. Nachdem der Kanal auf V_dd aufgeladen ist, werden die Spannungen der Wortleitungen angehoben, und V_pass sowie V_pgm werden den Kanal mit diesen hohen Spannungen weiter aufladen. Auf der Drain-Seite ist es möglich, die Bitleitung nur auf einen niedrigeren Wert als V_dd anzuheben, beispielsweise 1,4 Volt, da die Bitladungen aufgrund der hohen zugehörigen Kapazität schwerer auf hohe Spannungen aufzuladen sind. Um auch die Drain-Seite potentialfrei zu machen, wird die SGDR auf den gleichen Spannungspegel mit der BL-Spannung vorgespannt.
Bei einer weiteren Ausführungsform kann die Anfangsspannung in dem Kanal von der Drain-Seite aus auf der Bitleitung aufgebaut werden. In diesem Fall wird die Taktungssequenz darin bestehen, die BL(rechts) auf V_dd aufzuladen und danach die V_SGDR auf 4 V anzuheben, um die BL-Spannung zu dem Kanal durchzulassen. Die SGDR-Spannung wird danach auf V_dd abgesenkt, um die Bitleitungsseite potentialfrei zu lassen. Somit sind die Rollen der BL(rechts) und der SGDL jeweils mit c-SourceL und SGSR vertauscht. Nachdem die hohe Spannung V_pgm und V_pass an die Wortleitungen zum Programmieren angelegt sind, werden sich die Spannungen der Kanaloberfläche selbst auf ungefähr 6-8 Volt aufladen. Die Entscheidung, von der Source-Seite oder von der Drain-Seite her aufzuladen, kann auf Grundlage einer Bewertung der parasitären Kapazitäten der Bitleitungen und der Source-Leitung getroffen werden. Es ist im Allgemeinen vorzuziehen, die weniger kapazitive Seite aufzuladen, um für die Aufladung vorzubereiten. Diese Umkehrung der Rolle der Drain- und der Source-Seite in den nicht ausgewählten Abschnitten des Blocks kann auch in dem Leseprozess genutzt werden, wie später beschrieben wird.
Wenn die linke und die rechte Seite separate Wannenstrukturen aufweisen, kann die c-p-Wannen-Steuerung zu Beginn des Schreibprozesses an die Wanne der nicht ausgewählten Seite (in dem Beispiel die rechte Seite) eine konstante Spannung anlegen, beispielsweise V_dd. Gleichzeitig sollten sowohl die Drain- als auch die Source-Seite der NAND-Ketten des nicht ausgewählten Abschnitts potentialfrei sein. Danach wird die nicht ausgewählte Wanne hochgekoppelt, um die Aufladung zu erreichen. Es lässt sich eine analoge Abfolge für sowohl Programmier- als auch Lesevorgänge anwenden.
Der Wert der Programmierspannung V_pgm kann in einer Serie von Impulsen bestehen, deren Größe sich erhöht, wobei, sobald sich eine Zelle verifiziert, diese durch Anheben der Spannung auf der entsprechenden Bitleitung gesperrt wird. Weitere Details zu beispielhaften Programmierspannungen und Programmiersequenzen sind in der US-Patentanmeldung 09/893,277 ( US 2003128586 ), eingereicht am 27. Juni 2001, angegeben. Bei einer dort beschriebenen beispielhaften Ausführungsform kann jede Speichereinheit oder Speicherzelle zwei Datenbits speichern, und die Bitleitungen sind in eine ungeradzahlige und eine geradzahlige Gruppe unterteilt. Auf diese Weise können für Zellen an einer gegebenen Wortleitung sowohl die geradzahligen als auch die ungeradzahligen Bitleitungen jeweils zwei Speicherseiten mit Daten (eine "obere" und eine "untere" Speicherseite) speichern. Um die Auswirkungen der kapazitiven Kopplung der Gates (Yupin-Effekt) zu reduzieren, wird dort eine Programmiersequenz beschrieben, bei der entweder die geradzahligen oder die ungeradzahligen Spalten eine Programmierung mit zwei Durchläufen erhalten, beispielsweise in den Reihenfolgen (unten geradzahlig, unten geradzahlig, oben geradzahlig, oben geradzahlig, unten ungeradzahlig, unten ungeradzahlig) oder (unten geradzahlig, oben geradzahlig, unten ungeradzahlig, oben ungeradzahlig, unten geradzahlig, oben geradzahlig), um die Verteilung der Schwell spannungen in der Zellenpopulation zu verbessern. Der rechte und der linke Teil des Blocks sind nun derart getrennt, dass die kapazitive Kopplung der Gates (Yupin-Effekt) reduziert ist. Zusätzlich zu den anderen beschriebenen Vorteilen, nämlich dass separat steuerbare Wannenstrukturen, Source-Leitungen und Auswahlgate-Leitungen in der linken und der rechten Hälfte vorhanden sind, ermöglicht die Trennung der beiden Hälften eine bessere Verteilung der Schwellwerte ohne den zweiten Programmierungsdurchlauf. Wenn beispielsweise vier Speicherseiten mit Daten entlang einer Wortleitung programmiert werden, kann die Sequenz (links unten, links oben, rechts unten, rechts oben) genutzt werden, um das Verhalten der Programmiergeschwindigkeit zu verbessern, indem der zweite Durchlauf mit beispielsweise links unten und links oben weggelassen wird.
Bei den Lese- und Verifizierungsvorgängen ermöglicht die Architektur gemäß der bevorzugten Ausführungsform eine Reduzierung von Lesestörungen. Bei der beispielhaften Ausführungsform mit zwei Teilblöcken wird erneut die linke Seite ausgewählt und abgefühlt (gelesen). Die rechte Seite wird in dem Kanal von selbst aufgeladen, da die NAND-Kette isoliert ist und der Kanal mit einem gewissen Prozentsatz der Spannung V_LESEN gekoppelt ist. Bei diesem Schema werden wiederum die getrennten Sätze von Auswahlgate-Steuersignalen für SGDL, SGDR, SGSL und SGSR genutzt.
In der ausgewählten linken Seite werden die Auswahlgates (SGDL und SGSL) und die nicht ausgewählten Wortleitungen (WL0-7 und WL9-15) jeweils auf Lese-Durchlassspannungen V_SG und V_LESEN angehoben, beispielsweise 4,5 V, um die entsprechenden Transistoren vollständig anzuschalten und diese als Durchlassgates wirken zu lassen. Die ausgewählte Wortleitung (WL8) wird mit einer Spannung mit einem Pegel V_CGR verbunden, welcher für jeden Lese- und Verifizierungsvorgang spezifiziert wird, um zu bestimmen, ob eine Schwellspannung der betreffenden Speicherzelle diesen Pegel erreicht hat. Bei dieser Ausführungsform sind die Werte für V_CGR datenabhängig, wobei geringfügig höhere Werte bei einem Verifizierungsvorgang als bei dem Lesevorgang genutzt werden, um die Genauigkeit der Auslesung sicherzustellen.
Die ausgewählten Bitleitungen (BLL) werden auf einen hohen Pegel vorgeladen, beispielsweise 0,7 V. Wenn die Schwellspannung höher als der Lese- oder Verifizierungspegel V_CGR ist, bleibt der Potentialpegel der betreffenden Bitleitung (BLL) auf dem hohen Pegel erhalten, weil die Speicherzelle (M) nicht leitet. Wenn andererseits die Schwellspannung niedriger als der Lese- oder Verifizierungspegel ist, entlädt sich der Potentialpegel der betreffenden Bitleitung (BLL) auf einen niedrigen Pegel, beispielsweise weniger als 0,1 V, weil die Speicherzelle (M) leitet. Weitere Details zu den Lese- und Verifizierungsvorgängen zusammen mit beispielhaften Werten für V_CGR und die anderen Spannungen sind in der US-Patentanmeldung 09/893,277 ( US 2003128586 ) beschrieben.
Auf der nicht ausgewählten rechten Seite können die Bitleitung (BLR), das Auswahlgate (SGSR, SGDR) und die Source-Leitung (c-SourceR) auf Masse gelegt werden. Zum Zwecke einer effektiven Aufladung werden bei einer bevorzugten Ausführungsform SGSR und die Source-Leitung auf eine Spannung V_dd vorgespannt, wie mit Bezug auf die 7a und 7b beschrieben wird. Wenn die Source-Leitung nicht geteilt wird, wird die Kanalspannung, da SGSR beim Lesevorgang auf V_sg liegt, während c-Source auf beiden Seiten gleich ist und auf 0 Volt gehalten wird, in sämtlichen NAND-Ketten des nicht ausgewählten Teils auf 0 Volt gehalten, was zu einem höheren Betrag an Störungen führt, als wenn die Source-Leitungen getrennt sind.
7b zeigt den Lesevorgang detaillierter, wobei 7a zur Bezugnahme eine vereinfachte Version des Arrays aus 2b zeigt. Wie bei dem Programmiervorgang wird wiederum die Unabhängigkeit des linken und des rechten Abschnitts des Arrays in einem dreischrittigen Prozess zum Aufladen des Kanals genutzt. In der ersten Stufe wird eine Anfangsspannung an den Kanal angelegt. Danach unterbinden die Auswahltransistoren SGD und SGS den Leckpfad, um den Kanal potentialfrei zu machen. Als Drittes wird die Steuergate-Spannung derart hochgefahren, dass der Substratkanal für den nachfolgenden Betrieb aufgeladen wird.
Beim Lesevorgang wird die ausgewählte Wortleitung (ausg. WL) auf den Lesespannungspegel V_cgr vorgespannt, hier im Bereich von 0 V bis 3 V. Die nicht ausgewählte WL wird auf V_lesen, beispielsweise 4 bis 5 V vorgespannt, um den Lesestrom entlang der NAND-Kette durchzulassen, ohne einen großen Widerstand abgesehen von demjenigen in der ausgewählten Speichereinheit.
In der linken Arrayhälfte, wo die Zellen gelesen werden, werden die Auswahlgates SGDL und SGSL auf eine Lesespannung V_LESEN vorgespannt, hier 4 bis 5 V, sodass sie vollständig angeschaltet sind. Die Bitleitung BL(links) wird auf beispielsweise 0,5 bis 0,7 Volt vorgeladen. Das Lesen erfolgt, wenn sich die Spannungen der vorgeladenen BL über die NAND-Kette entladen: die oberste Linie in 7b zeigt den Fall, bei dem der Auswahltransistor vollständig abgeschaltet ist und keine Entladung erfolgt. Die linke Source-Leitung liegt auf Masse, c-SourceL = 0. Die Wellenform für SGSL zeigt eine Strichlinie, bei welcher die Spannung zur gleichen Zeit ansteigt, in der die Bitleitung vorgeladen wird, zusätzlich zu einer durchgezogenen Linie, die zur gleichen Zeit wie die Wortleitungen ansteigt. Die durchgezogene Linie steht für die Option, dass die NAND-Kette AN ist, während die BL(links) vorgeladen wird, während die Strichlinie die Option darstellt, dass die NAND-Kette AUS ist, während die BL(links) vorgeladen wird.
In dem rechten Array werden die Zellen nicht gelesen. Der Kanal wird wiederum anfänglich auf V_dd aufgeladen, indem die SGSR-Spannung auf V_sg angehoben wird, um V_dd von der Source-Leitung c-SourceR = V_dd zu dem Kanal durchzulassen. Die SGSR-Spannung wird danach auf V_dd abgesenkt, um den Kanal potentialfrei zu lassen. Auf der Drain-Seite sind SGDR = 0 V und BL = 0 V, und diese Seite ist ebenfalls potentialfrei. Bei diesem Vorspannungsschema liegt dann die linke Seite des Kanals auf Masse, und die rechte Seite des Kanals ist auf 2 bis 3 V aufgeladen, um die Lesestörung zu reduzieren.
8 zeigt einen Teil der Spalten-Steuerschaltung 2 aus 1 für eine Ausführungsform, bei welcher jede Speicherzelle zwei Datenbits speichert und Speicherregister jeweils gemeinsam zwischen einer linken und einer rechten Bitleitung genutzt werden. Jedes Paar von Bitleitungen (BLL und BLR) ist mit einem Datenspeicherabschnitt 16 gekoppelt, der zwei Datenspeicher(DS1 und DS2)-Register umfasst, die jeweils ein Bit Daten speichern können. Der Datenspeicherabschnitt 16 fühlt während eines Lese- oder Verifizierungsvorgangs den Potentialpegel der ausgewählten Bitleitung (BL) ab und speichert danach die Daten in binärer Weise und steuert beim Programmiervorgang die Bitleitungsspannung. Der Datenspeicherabschnitt 16 wird selektiv mit der ausgewählten Bitleitung (BL) verbunden, indem eines der Signale "BLLINKS" und "BLRECHTS" ausgewählt wird. Der Datenspeicherabschnitt 16 ist außerdem mit der E/A-Leitung gekoppelt, um die Lesedaten auszugeben und die Programmierdaten zu speichern. Die E/A-Leitung ist mit dem Dateneingabe/Ausgabepuffer 6 verbunden, wie bereits mit Bezug auf 1 beschrieben worden ist.
Wenngleich sich durch die Anordnung aus 8, bei der ein Paar Bitleitungen einen Satz von Registern gemeinsam nutzen, die Anzahl dieser Register und folglich der benötigte Platz in dem Speicherbauelement reduziert, ist es oft vorzuziehen, für jede Bitleitung ihren eigenen Satz von Registern bereitzustellen. Dies ermöglicht es, beide Seiten zusammen zu programmieren, wenn der Nutzer zwei Speicherseiten mit Daten hat. Durch dieses Schema verbessert sich das Leistungsverhalten für den Fall, dass der Nutzer eine große Datenmenge zu programmieren hat.
Wenngleich die Diskussion bis hierher hauptsächlich auf Ausführungsformen bezogen war, bei denen als Speicherbauelement ein solches Ladungsspeicherbauelement wie beispielsweise eine EEPROM- oder Flash-Zelle mit Floating Gate genutzt wird, kann diese wie vorstehend erwähnt auch auf andere Ausführungsformen angewandt werden, darunter DRAMs und SRAMs. Da die Einzelheiten dazu, wie die einzelnen Speicherelemente gelesen werden, beschrieben werden und Daten speichern, nicht in die Hauptaspekte der vorliegenden Erfindung eingehen, können die verschiedenen Aspekte der vorliegenden Erfindung auch auf andere Speichertypen angewandt werden, darunter, aber nicht ausschließlich, Sub-0,1 μm-Transistoren, Einzelelektronentransistoren, Nanotransistoren auf organischer/Kohlenstoffbasis sowie Molekulartransistoren. Zum Beispiel könnten auch solche NROM- und MNOS-Zellen genutzt werden, wie sie in US-Patent 5,768,192 von Eitan bzw. US-Patent 4,630,086 von Sato et al. beschrieben sind, oder solche magnetischen RAM- und FRAM-Zellen, wie sie in US-Patent 5,991,193 von Gallagher et al. bzw. US-Patent 5,892,706 von Shimizu et al. beschrieben sind.

Claims

Nichtflüchtiger Speicher, der eine Mehrzahl von Speichereinheiten umfasst, die auf einem Substrat ausgebildet sind und in einer Mehrzahl von Spalten angeordnet sind, welche entlang entsprechender Bitleitungen verbunden sind, wovon jede eine Anzahl von Speichereinheiten umfasst, die zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor in Reihe geschaltet sind, wodurch die Speichereinheiten eine entsprechende Anzahl von Zeilen bilden; wobei die Spalten mit Einheiten entlang einer gegebenen Zeile in eine Mehrzahl von verschiedenen Teilgruppen unterteilt sind, wobei eine Anzahl von Wortleitungen jeweils die Speichereinheiten einer entsprechenden Zeile verbinden; wobei eine Vorspannungsschaltung (3) mit den Auswahltransistoren verbunden ist; wobei der Spannungspegel an den Gates der ersten Auswahltransistoren in einer Teilgruppe unabhängig von dem Spannungspegel an den Gates der ersten Auswahltransistoren in den anderen Teilgruppen gesetzt werden kann und der Spannungspegel an den Gates der zweiten Auswahltransistoren in einer Teilgruppe unabhängig von dem Spannungspegel an den Gates der zweiten Auswahltransistoren in den anderen Teilgruppen gesetzt werden kann; wobei die Spannungspegel, die an die Gates der Auswahltransistoren in der einen Teilgruppe angelegt werden, unabhängig von den Spannungspegeln angelegt werden, welche an die Gates der Auswahltransistoren in den anderen Teilgruppen angelegt werden; und wobei die Source-Seite der Bitleitungen jeder Teilgruppe mit einer entsprechenden gemeinsamen Source-Leitung verbunden ist, die mit der Vorspannungsschaltung (3) verbunden ist, wobei der Spannungspegel an der gemeinsamen Source-Leitung in einer Teilgruppe unabhängig von dem Spannungspegel an der gemeinsamen Source-Leitung in den anderen Teilgruppen gesetzt werden kann.
Nichtflüchtiger Speicher nach Anspruch 1, wobei jede Teilgruppe von Spalten auf einem verschiedenen zusammenhängenden Bereich des Substrats ausgebildet ist.
Nichtflüchtiger Speicher nach Anspruch 2, wobei die Bereiche jeweils auf einer entsprechenden Wannenstruktur ausgebildet sind, die mit der Vorspannungsschaltung verbunden ist, und wobei der Spannungspegel in der Wannenstruktur in einem Bereich unabhängig von dem Spannungspegel in der Wannenstruktur in den anderen Bereichen gesetzt werden kann.
Nichtflüchtiger Speicher nach Anspruch 1, 2 oder 3, wobei die Speichereinheiten Multistate-Speichereinheiten sind und Floating-Gate-Speicherzellen umfassen, und wobei die Wortleitungen mit den Steuergates der Speicherzellen der jeweiligen Zeile verbunden sind.
Nichtflüchtiger Speicher nach einem der vorhergehenden Ansprüche, welcher eine Löschschaltung umfasst, die mit der Mehrzahl von Speichereinheiten gekoppelt ist, wobei die Anzahl der Speichereinheiten bei der Mehrzahl von Speichereinheiten der Größe der Löscheinheit des nichtflüchtigen Speichers entspricht.
Nichtflüchtiger Speicher nach Anspruch 5, wobei die Anzahl der Spalten in jeder der Teilgruppen auf der Größe eines Datensektors basiert.
Nichtflüchtiger Speicher nach einem der vorhergehenden Ansprüche, welcher eine Leseschaltung umfasst, die mit den Wortleitungen verbunden ist, um in einem Leseprozess Spannungspegel an diesen zu setzen; sowie eine Mehrzahl von Gruppen aus einem oder mehreren Leseregistern, die mit den Spalten verbunden werden können, um den Dateninhalt aus einer Speichereinheit in einer Spalte zu speichern, mit welcher das Register während eines Leseprozesses verbunden ist.
Nichtflüchtiger Speicher nach Anspruch 7, wobei jede Spalte eine jeweilige Gruppe aus einem oder mehreren Leseregistern aufweist.
Nichtflüchtiger Speicher nach Anspruch 7, wobei jede Gruppe aus einem oder mehreren Leseregistern mit einer Mehrzahl von Spalten verbunden werden kann.
Nichtflüchtiger Speicher nach einem der Ansprüche 7 bis 9, umfassend: eine Programmierschaltung, die mit den Wortleitungen verbunden ist, um in einem Schreibprozess Spannungspegel an diesen zu setzen; und eine Mehrzahl von Gruppen aus einem oder mehreren Schreibregistern, die mit den Spalten verbunden werden können, um den Dateninhalt zu speichern, der in eine Speichereinheit in einer Spalte geschrieben werden soll, mit welcher das Register während eines Leseprozesses verbunden ist.
Nichtflüchtiger Speicher nach Anspruch 10, wobei die Leseregister die gleichen wie die Schreibregister sind.
Verfahren zum Betreiben eines nichtflüchtigen Speichers, wobei der Speicher eine Mehrzahl von Speichereinheiten umfasst, die auf einem Substrat ausgebildet sind und in einer Mehrzahl von Spalten angeordnet sind, die entlang entsprechender Bitleitungen verbunden sind, wovon jede eine Anzahl der Speichereinheiten umfasst, die zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor in Reihe geschaltet sind, wodurch die Speichereinheiten eine entsprechende Anzahl von Zeilen bilden, und wobei die Spalten aus Einheiten entlang einer gegebenen Zeile in eine Mehrzahl von verschiedenen Teilgruppen unterteilt sind, wobei eine jeweilige Wortleitung die Speichereinheiten der Gates jeder Zeile verbindet; wobei das Verfahren umfasst: Setzen eines Spannungspegels an der Drain-Seite einer ersten Bitleitung in einer ersten der Teilgruppen; Setzen von Spannungspegeln an den Wortleitungen; und Setzen von Spannungspegeln gleichzeitig an den Gates der ersten und zweiten Auswahltransistoren in der ersten und einer zweiten der Teilgruppen; dadurch gekennzeichnet, dass die Spannungspegel an den Gates der Auswahltransistoren in der zweiten Teilgruppe sich von den Spannungspegeln an den Gates der Auswahltransistoren in der ersten Teilgruppe unterscheiden; und dass die Spannungspegel, die an die Gates der Auswahltransistoren in einer Teilgruppe angelegt werden, unabhängig von den Spannungspegeln angelegt werden, die an die Gates der Auswahltransistoren in den anderen Teilgruppen angelegt werden; wobei die Source-Seite der Spalten der ersten Teilgruppe auf Masse gelegt wird und die Source-Seite der Spalten der zweiten Teilgruppe auf einen hohen logischen Pegel gelegt wird.
Verfahren nach Anspruch 12, wobei das Setzen der Spannungspegel an der Drain-Seite der ersten Bitleitung und das Setzen der Spannungspegel an den Gates der Auswahltransistoren vor dem Setzen der Spannungspegel an den Wortleitungen erfolgt.
Verfahren nach Anspruch 12 oder Anspruch 13, wobei das Verfahren Teil eines Leseprozesses ist.
Verfahren nach Anspruch 14, wobei der Leseprozess Teil eines Verifizierungsprozesses ist.
Verfahren nach Anspruch 14 oder Anspruch 15, wobei der Spannungspegel an der ersten Bitleitung der Drain-Seite ein Wert im Bereich von 0,5 bis 0,7 Volt ist, der Spannungspegel an einer ersten der Wortleitungen datenabhängig ist und der Spannungspegel an den anderen Wortleitungen ein Wert im Bereich von 4 bis 5 Volt ist.
Verfahren nach einem der Ansprüche 12 bis 16, wobei der Spannungspegel an dem Gate der Auswahltransistoren der Drain-Seite der ersten Gruppe auf einen Wert im Bereich von 4 bis 5 Volt gesetzt wird, der Spannungspegel an dem Gate der Auswahltransistoren der Drain-Seite der zweiten Gruppe auf Masse gelegt wird, der Spannungspegel an dem Gate der Auswahltransistoren der Source-Seite der ersten Gruppe auf den hohen logischen Pegel gesetzt wird und der Spannungspegel an dem Gate der Auswahltransistoren der Source-Seite der zweiten Gruppe anfangs auf einen höheren Wert als den hohen logischen Pegel gesetzt wird und gleichzeitig mit dem Setzen der Spannungspegel an den Wortleitungen auf den hohen logischen Pegel abgesenkt wird.
Verfahren nach Anspruch 17, wobei der Spannungspegel an der Drain-Seite der Bitleitungen in der zweiten Teilgruppe auf Masse gelegt wird.
Verfahren nach Anspruch 14 oder Anspruch 15, wobei die Spannung an der Bitleitung auf einen Wert im Bereich von 0,5 bis 0,7 Volt vorgeladen wird, wobei der Spannungspegel an der ersten Wortleitung datenabhängig ist.
Verfahren nach Anspruch 19, wobei der Spannungspegel in der Wannenstruktur der ersten Teilgruppe auf Masse gelegt wird.
Verfahren nach Anspruch 20, welches den Schritt umfasst, einen Spannungspegel an den anderen Wortleitungen als der ersten Wortleitung auf einen Wert im Bereich von 4 bis 5 Volt zu setzen.