DE69432452T2

DE69432452T2 - Programmierte Referenz

Info

Publication number: DE69432452T2
Application number: DE69432452T
Authority: DE
Inventors: Shane C. Hollmer; Lee E. Cleveland
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1993-12-01
Filing date: 1994-11-10
Publication date: 2004-03-11
Anticipated expiration: 2014-11-11
Also published as: JP3813640B2; EP0656628A2; TW302479B; JPH07192478A; JP2006196184A; KR950020743A; US5828601A; KR100357444B1; DE69432452D1; EP0656628B1; EP0656628A3

Description

Die vorliegende Erfindung betrifft generell eine Referenzeinrichtung für Speicher-Arrays, und insbesondere eine Referenzeinrichtung, die zum Bestimmen der Schwellwerte von Zellen elektrisch löschbarer programmierbarer Flash-Nurlesespeicher (EEPROM) verwendbar ist, die in Speicher-Arrays mit niedriger Energiezufuhr und Mehrfach-Dichte eingesetzt werden.
Bei einem traditionellen Referenzschema, das zum Bestimmen des Schwellwerts einer Speicherzelle verwendet wird, ist eine unprogrammierte Referenzzelle vorgesehen, die mit einem Detektionsverhältnis versehen ist. 1 zeigt eine derartige Referenzzelle 100, die ein Detektionsverhältnis aufweist, um eine Referenz für eine Array-Zelle 102 zu bilden. Das Detektionsverhältnis wird erzeugt durch zwei parallele Widerstandselemente 112 und 114 mit dem gleichen Wert R, die zwischen V_cc und das Drain der Array-Zelle 100 geschaltet sind, und einem zusätzlichen Widerstandselement 116 mit dem Wert R, das zwischen V_cc und das Drain der Array-Zelle 102 geschaltet ist. Das Drain der Referenz-Zelle 100 bildet einen Referenz-Ausgang zu einem Eingang des Komparators 104. Das Drain der Array-Zelle 102 gibt ein Array-Zellen-Ausgangssignal an einen zweiten Eingang des Komparators 104 aus. Das Ausgangssignal des Komparators 104 gibt den Schwellwert-Zustand der Array-Zelle 102 an.
Zum Lesen der Zustände der Array-Zelle 102 in 1 wird Vcc an die Gates der Referenzzelle 100 und der Array-Zelle 102 angelegt. Wenn Vcc angelegt wird, verändert das Detektionsverhältnis die Spannung, die der Komparator an dem Drain der Referenzzelle 100 im Vergleich zu dem Drain der Referenzzelle 102 erkennt. Die von dem Komparator 104 an dem Drain der Referenzzelle erkannte Spannung beträgt somit V_cc-1/2RI_D, während die von dem Komparator an dem Drain der Array-Zelle 102 erkannte Spannung V_cc-I_DR beträgt. I_D wird von den Schwellwerten V_t der Referenzzelle 100 und der Array-Zelle 102 gemäß der Angabe durch die Sättigungs-Gleichung für einen MOS-Transistor I_D = K(V_GS-V_t)² gesteuert, wobei V_GS hier gleich V_cc ist. Wenn die Referenzzelle 100 und die Array-Zelle 102 beide unprogrammiert sind oder einen identischen Schwellwert Vt haben, erzeugt das Detektionsverhältnis eine höhere Spannung an dem Referenz-Ausgang zu dem Komparator 104 als der Array-Zellen-Ausgang, so dass der Komparator 104 einen ersten Zustand auzsgibt. Wenn die Array-Zelle derart programmiert ist, dass sie einen auf einen bestimmten Pegel angehobenen Schwellwert aufweist, wird I_D für die Array-Zelle reduziert, und die Spannung des Array-Zellen-Ausgangs steigt über die Spannung an dem Referenzzellen-Ausgang an, so dass der Komparator einen zweiten Zustand ausgibt.
Da bei dem Detektionsverhältnis-Verfahren unterschiedliche Widerstandsverhältnisse verwendet werden, die mit den Drains der Referenzzelle und der Array-Zelle verbunden sind, ergibt das Detektionsverhältnis-Verfahren ein Referenz-Ausgangsignal, das in Bezug auf ein Array-Zellen-Ausgangssignal variiert, was aufgrund der Temperatur- und Prozess-Variationen sowie Variationen von V_cc der Fall ist.
Die Schaltung gemäß 3 zeigt ein weiteres traditionelles Referenzierungsschema, das als Vorspann-Gate-Verfahren bezeichnet wird. Das Vorspann-Gate-Verfahren ergibt eine präzisere Referenz als das Detektionsverhältnis-Verfahren, da die Effekte von Prozess-, Temperatur- und VCC-Variationen relativ zu dem Detektionsverhältnis-Verfahren reduziert sind. Die Schaltung gemäß 3 enthält eine unprogrammierte Referenzzelle 100, eine Array-Zelle 102 und einen Komparator 104, ähnlich wie die Detektionsverhältnis-Schaltung gemäß 2. Aus Gründen der Übersicht werden in 3 und den folgenden Zeichnungen die Bezugszeichen, die zum Identifizierten von Komponenten verwendet werden, welche aus vorherigen Zeichnungen übernommen sind, ebenfalls übernommen.
Anders als bei dem Detektionsverhältnis-Verfahren gemäß 2, bei dem ein, Widerstandsverhältnis vorgesehen ist, das direkt mit den Drains der Referenzzelle 100 und der Array-Zelle 102 verbunden ist, weist die Schaltung gemäß
3 ein Widerstandsverhältnis auf, das mit dem Gate der Referenzzelle 100 verbunden ist, um V_GS zu variieren. Das Widerstandsverhältnis ist vorgesehen in Form des Widerstandselements 302, das zwischen VCCC und das Gate der Referenzzelle 100 geschaltet ist, zusammen mit einem Widerstandselement 304, welches das Gate der Referenzzelle 100 mit der Masse verbindet. Das Drain der Referenzzelle 100 gibt ein Referenz-Ausgangssignal an einen Eingang des Komparators 104 aus. Das Drain der Array-Zelle 102 gibt ein Array-Zellen-Ausgangssignal an einen zweiten Eingang des Komparators 104 aus. Identische Widerstandselemente 306 und 308 verbinden V_cc mit den Referenz- und Array-Zellen-Ausgängen, um ihr I_D-Ausgangssignal an den Eingängen des Komparators 104 zu variieren. Durch Variieren von V_GS statt eines direkten Variierens von I_D verursachen Prozess- und Temperatur-Einwirkungen auf die Widerstandselemente und V_cc-Variationen eine geringere Variation zwischen den Referenzzellen- und den Array-Zellen-Ausgängen als bei dem Detektionsverhältnis-Verfahren.
Zum Lesen des Zustands der Array-Zelle 102 in 3 wird eine Spannung Vcc direkt dem Gate der Array-Zelle 102 zugeführt, während sie durch die Widerstandselemente 302 und 304 dem Gate der Referenzzelle 100 zugeführt wird. Wenn die Referenzzelle 100 und die Array-Zelle 102 beide unprogrammiert sind oder eine identische Vt aufweisen, geben die Widerstandselemente 302 und 304 eine niedrigere V_GS und somit eine niedrigere I_D an dem Referenzzellen-Ausgang an den Komparator 104 aus als der Strom an dem Array-Zellen-Ausgang, so dass der Komparator einen ersten Zustand angibt. Wenn die Array-Zelle derart programmiert ist, dass sie eine auf einen bestimmten Pegel angehobene Schwellspannung aufweist, steigt das Array-Zellen-Ausgangssignal über das Referenzzellen-Ausgangssignal an, so dass der Komparator 104 einen zweiten Zustand ausgibt.
Bei Referenz-Schemata wie den Detektionsverhältnis- und Vorspannungs-Gate-Schemata können Variationen des Referenz-Ausgangssignals in Bezug auf ein Referenzzellen-Ausgangssignal, die aufgrund von Prozess-, Temperatur- und V_cc-Variationen auftreten, Lese-Fehler verursachen. Das Fehlerpoten tial ist signifikanter bei Speichern, die eine niedrigere Arbeits-Marge zwischen den Array-Zellen-Schwellwert-Zuständen aufweisen, wie z. B. bei Mehrfach-Dichte-Speichern oder Speichern mit niedriger Versorgungsspannung. 2 zeigt die Referenz-Pegel- und Array-Zellen-Schwellwert-Zustände bei einem typischen Mehrfach-Dichte-Speicher, der für einfache Dichte, 3/2-Dichte und doppelte Dichte konfiguriert ist. Wie bereits angeführt, nimmt, wenn die Dichte erhöht wird, die Arbeits-Marge zwischen den Referenz-Pegeln und den Array-Zellen-Zuständen ab. Beispielsweise beträgt bei Verwendung der einfachen Dichte die Marge zwischen dem 0-Zustand und dem Referenz-Zustand (4,00 – 2,9V = 1,10 V). Bei einer 3/2-Dichte reduziert sich die Marge um 50% (4,00 V-V 3,45 V = 0,55 V), und bei einer doppelten Dichte wird die Marge auf 0,33V reduziert. Die Arbeits-Marge bei Speichern mit niedriger Spannungszufuhr ist limitiert, da eine Reduzierung von V_cc den Bereich reduziert, der für Array-Zellen-Schwellwert-Zustände verfügbar ist. Bei einer niedrigeren Arbeits-Marge wird eine Referenz benötigt, welche die Variationen der elektrischen Eigenschaften einer Array-Zelle verfolgt, um potenzielle Fehler zu reduzieren.
Ferner sei verwiesen auf WO 90/12400, die Mehrfachzustands-EEPROM-Lese- und Schreib-Schaltungen und Techniken beschreibt. Darin ist eine Schaltung zum Lesen, Schreiben und Löschen eines EEprom-Speichers (60) beschrieben. Bei dem Schaltungen zum normalen Lesen und zum Lesen zwischen dem Schreiben oder Löschen zwecks Verifizierung wird das Lesen relativ zu einem Set von Schwellwert-Pegeln vorgenommen, wie sie durch ein entsprechendes Set von Referenzzellen (431, 432 etc.) gegeben sind, welche die durch die Speicherzellen verursachten Variationen eng verfolgen und durch Anpassung ausgleichen. Bei einer Ausführungsform weist jeder Flash-Sektor von Speicherzellen seine eigenen Referenzellen zum Lesen der Zellen in dem Sektor auf, und ferner existiert ein Set von Referenzzellen (529) für den gesamten Speicher-Chip, der als eine Master-Referenz dient. Der Speicher-Zustand einer in dem Set enthaltenen Zelle kann durch Messen der darin programmierten Schwellspannung bestimmt werden. Alternativ kann der Speicher-Zustand praktischerweise bestimmt werden, indem die unterschiedliche Leitfähigkeit für den Source-Drain-Strom bei den verschiedenen Zuständen gemessen wird.
Die Referenzströme werden von den Source-Drain-Strömen eines Sets von EEprom-Zellen auf dem gleichen Chip erzeugt, die als Master-Referenz-Zellen arbeiten, wobei ihre Referenz-Ströme als Referenz-Pegel für das Lesen und Programmieren sämtlicher anderen EEprom-Zellen auf dem gleichen Chip verwendet werden. Der Referenz-Pegel jeder Referenzzelle kann unabhängig gesetzt oder neuprogrammiert werden. Zusätzlich zu den Master-Referenzzellen sind Lokal-Referenzzellen vorgesehen, und jedes Mal nach einer Lösch-Operation werden die Referenz-Pegel in den Master-Referenzzellen in die entsprechenden Sets von Lokal-Referenzzellen neukopiert.
Im folgenden wird ein Referenzschema mit einer Referenz beschrieben, welche die Variationen der elektrischen Eigenschaften einer Array-Zelle verfolgt.
Es wird eine programmierbare Referent mit einer oder mehreren Referenzzellen beschrieben, wobei jede Referenzzelle ein Floating-Gate aufweist, das in einer kontrollierten Umgebung zum Setzen seiner Schwellwerts programmiert wird. Zum Lesen des Zustands einer Array-Zelle wird eine identische Spannung V_cc an das Gate einer Array-Zelle und der Referenzzelle angelegt. Zusätzlich werden die Ausgänge der Array-Zelle und der Referenzzelle unter den gleichen Vorspannungs-Bedingungen gehalten. Während des Lesens gibt das Referenzzellen-Drain ein Ausgangssignal aus, das mit einem Array-Zellen-Ausgangssignal verglichen wird, um den Schwellwert der Array-Zelle mit dem Schwellwert einer Referenz-Zelle zu vergleichen.
Die beschriebene Anordnung enthält ferner eine Schaltung zum Programmieren der Referenzzellen durch das Vorspannungs-Gate-Verfahren zum Vorspannen im Zusammenhang mit einer unprogrammierten Zelle. Die Referenzzellen werden – vorzugsweise vom Hersteller – zum Test-Zeitpunkt programmiert, um zu gewährleisten, dass V_cc und die Temperatur innerhalb strikter Toleranzen bleiben, damit Variationen beseitigt werden, wenn die Referenz-Schwellwerte durch das Vorspannungs-Gate-Verfahren programmiert werden. Die Array-Zellen werden anschließend unter Verwendung der Referenzzellen bei lockereren VCC- und Temperaturbedingungen programmiert und gelesen.
Während des Lesen einer Array-Zelle werden die Referenzzellen und Array-Zellen unter den gleichen Vorspannungs-Bedingungen gehalten als bei Verwendung eines Detektionsverhältnis- oder Vorspannungs-Gate-Verfahrens, wodurch die Auswirkung von Prozess-Variationen auf die Referenz- und Array-Zellen-Ausgangssignale reduziert wird. Da V_cc als eine Lese-Spannung identisch an das Gate einer Referenzzelle und einer Array-Zelle angelegt wird, bleibt die Arbeits-Marge zwischen den Referenzzellen- und Array-Zellen-Ausgangssignalen bei Veränderungen von VCC relativ konstant. Um zu gewährleisten, dass die Veränderungen der Schwellwerte mit der Temperatur konstant bleiben, sind die Array-Zelle und Referenzzellen ferner vorzugsweise als Kern-Zellen an der gleichen IC-Schaltung vorgesehen.
Die vorliegende Erfindung schafft einen Speicher mit:
einer Array-Zelle mit einem Gate und einem Floating-Gate, das eine elektrische Ladung speichert, um die Programmierung eines Array-Schwellwerts zu ermöglichen;
n Programm-Referenz-Zellen, die jeweils ein Gate und ein Floating-Gate aufweisen, das eine elektrische Ladung speichert, um die Programmierung eines Programm-Referenz-Schwellwerts zu ermöglichen;
n-1 Lese-Referenz-Zellen, die jeweils ein Gate und ein Floating-Gate aufweisen, das eine elektrische Ladung speichert, um die Programmierung eines Lese-Referenz-Schwellwerts zu ermöglichen;
eine Referenz-Programm-Verifizierungseinrichtung zum alternierenden Anlegen von Programm- und Referenz-Verifizierungs-Spannungen an die Gates der n Programm-Referenz-Zellen, um die n Programm-Referenz-Zellen auf unterschiedliche n Programm-Referenz-Schwellwerte zu programmieren, und zum alternierenden Anlegen der Programm- und Referenz-Verifizierungs-Spannungen an die Gates der n-1 Lese-Referenz-Zellen, um den Lese-Referenz- Schwellwert für jede nachfolgende Lese-Referenz-Zelle zwischen zwei aufeinanderfolgenden der Programm-Referenz-Schwellwerte zu programmieren;
einer Array-Programm-Verifizierungseinrichtung zum alternierenden Anlegen von Programm- und Array-Verifizierungs-Spannungen an das Gate der Array-Zelle, bis der Array-Schwellwert derart programmiert ist, dass er dem Programm-Referenz-Schwellwert einer gegebenen der n Programm-Referenz-Zellen gleich ist;
einem Selektor zum Zuführen einer Lese-Spannung an das Gate der Array-Zelle und die Gates der Lese-Referenz-Zellen, um ein Array-Zellen-Ausgangssignal und ein Lese-Referenz-Zellen-Ausgangssignal von jeder der Lese-Referenz-Zellen zu erhalten; und
einer Vergleichseinrichtung zum Empfang des Array-Zellen-Ausgangssignals und der Lese-Referenz-Zellen-Ausgangssignale, wobei die Vergleichseinrichtung ein Signal ausgibt, das die betreffende eine der n Programm-Referenz-Zellen angibt, die zum Programmieren der Array-Zelle verwendet wird.
Mit der Erfindung wird ferner ein Verfahren zum Programmieren von n Referenzzellen vorgeschlagen, das folgende Schritte umfasst:

(a) Wählen einer ersten der n Referenzzellen als gewählte Referenzzelle und eines ersten von n Widerstandsverhältnissen als gewähltes Widerstandsverhältnis;
(b) Verbinden des gewählten Widerstandsverhältnisses mit einem Gate einer Golden-Bit-Zelle;
(c) Anlegen einer Programmspannung zum Erhöhen der Ladung, die an einem Floating-Gate der gewählten Referenzzelle gespeichert ist;
(d) Anlegen einer Referenz-Verifizierungsspannung an das Gate der gewählten Referenzzelle und durch das gewählte Widerstandsverhältnis an das Gate des Golden Bit zum Erzeugen eines gewählten Referenzzellen-Ausgangssignal und eines Golden-Bit-Zellen-Ausgangssignals;
(e) Vergleichen des gewählten Referenzzellen-Ausgangssignals und des Golden-Bit-Zellen-Ausgangssignals und Rücken auf Schritt (c), falls das gewählte Referenzzellen-Ausgangssignal dem Golden-Bit-Zellen-Ausgangssignal nicht im wesentlichen gleich ist;
(f) Wählen einer nächstfolgenden Referenzzelle in den n Referenzzellen als gewählter Referenzzelle und eines nächstfolgenden Widerstandsverhältnisses in den n Widerstandsverhältnissen als gewähltes Widerstandsverhältnis, und Rücken auf Schritt (b), falls die n-te Referenzzelle in den n Referenzzellen nicht zuvor gewählt worden ist.

KURZBESCHREIBUNG DER ZEICHNUNGEN
Weitere Einzelheiten der vorliegenden Erfindung werden anhand der beigefügten Zeichnungen erläutert:
1 zeigt eine Schaltung zum Erzeugen einer Referenz für ein Speicher-Array mittels eines Detektionsverhältnis-Verfahrens;
2 zeigt die Referenz-Pegel, die für einen Speicher mit Einfach-Dichte, einen Speicher mit 3/2-Dichte und einen Speicher mit Doppel-Dichte benötigt werden;
3 zeigt eine Schaltung zum Erzeugen einer Referenz für einen Speicher mittels eines Vorspannungs-Gate-Verfahrens;
4 zeigt eine Array-Zelle zusammen mit programmierbaren Referenzzellen gemäß der vorliegenden Erfindung, die zum Lesen der Array-Zelle verwendet wird;
5 zeigt ein Blockschaltbild einer Schaltung, die zum Programmieren einer Array-Zelle sowie von Referenzzellen verwendet wird, die während des Programmierens und Lesens der Array-Zelle benutzt werden;
6 zeigt eine Ausführungsform der programmierten Referenz gemäß der vorliegenden Erfindung, die für ein 3/2-Dichte-Speicher-Array ausgebildet ist;
7 zeigt eine Schaltung für die Referenzzellen und die Golden-Referenz des Referenz-Arrays gemäß 6;
8 zeigt eine Schaltung für die Referenz-Zählschaltung gemäß 6;
9 zeigt eine Schaltung für die in 8 verwendeten Schieberegister;
10 zeigt eine Schaltung für die Datenpuffer-Referenzschaltung gemäß 6;
11 zeigt eine Schaltung für die Detektions-Vorspannungs-Schaltung gemäß 6;
12 zeigt eine Schaltung für die Referenz-Vorspannungs-Schaltung gemäß 6;
13 zeigt eine Schaltung für die Referenz-Detektions-Schaltung gemäß 6;
14 zeigt eine Schaltung für einen der Kaskoden-Vorverstärker, die in der Schaltung gemäß 6 verwendet werden; und
14 zeigt eine Schaltung für einen der Detektions-Verstärker, die in der Schaltung gemäß 6 verwendet werden.
DETAILLIERTE BESCHREIBUNG
4 zeigt eine Array-Zelle 400 zusammen mit programmierbaren Referenzzellen 402-1 bis 402-(n-1) gemäß der vorliegenden Erfindung, die zum Lesen der Array-Zelle 400 verwendet werden. Die Array-Zelle 400 wird gelesen durch Zuführen einer Wort-Adresse, die in der Wort-Wähl-Schaltung 404 dekodiert wird, um dem Gate der Array-Zelle 400 eine Wähl-Spannung V_SEL zuzuführen. Die Wähl-Spannung wird identisch an die Gates der Referenzzellen 402-1 bis 402-(n-1) angelegt. V_SEL kann V_cc, V_DD oder eine hochgefahrene Gate-Spannung sein, wie beschrieben in dem U.S.-Patent Nr. 557102 mit dem Titel "Boosted and Regulated Gate Power Supply With Reference Tracking for Multi-Density and Low Voltage Supply Memories" von den Erfindern der vorliegenden Anmeldung, eingereicht am 1. Dezember, 1993 (unser Zeichen: HRW/BEP/AMD939. Der Ausgang der Array-Zelle 400 ist mit einem oder mehreren Ausgängen der Referenzzellen 402-1 bis 402-(n-1) gemäß der vorliegenden Erfindung an eine Vergleichsschaltung 406 angeschlossen. Die Vergleichsschaltung 406 gibt ein Signal aus, das den Zustand der Array-Zelle 400 anzeigt.
Die Array-Zelle 400 ist als ein Transistor mit einem Floating Gate gezeigt, der einen programmierbaren Schwellwert hat, und die Array-Zelle 400 kann ein ROM-Transistor mit einem festen Schwellwert sein. Die Array-Zelle 400 speichert einen von n Schwellwerten, die Zustände, wie z. B. den Zustand 0 0, den Zustand 0 0,5 oder den Zustand 1 1, der 3/2-Dichte-Zelle gemäß 2 angeben.
Die Referenzzellen 402-1 bis 402-(n-1) weisen jeweils ein Floating Gate auf, das eine elektrische Ladung speichert, die zum Setzen eines Referenz-Schwellwerts programmiert werden kann. Es werden insgesamt n-1 Referenzzellen verwendet, die jeweils auf einen nächstfolgenden Schwellwert-Pegel programmiert werden, wie z. B. die Referenz-Zustände A und B der 3/2-Dichte-Zelle gemäß 2. Durch in ähnlicher Weise erfolgendes Vorspannen der Referenzzellen 402-1 bis 402-(n-1) und der Array-Zelle 400 und Anlegen einer identischen Spannung VSEL an ihre Gates können die Schwellwerte der Referenzzellen 402-1 bis 402-(n-1) mit dem Schwellwert der Array-Zelle 400 verglichen werden.
Die Vergleichsschaltung 406 vergleicht die Schwellwerte, indem sie das Ausgangssignal der Array-Zelle 400 mit den Ausgangssignalen der Referenzzellen 402-1 bis 402-(n-1) vergleicht, wenn die Wähl-Spannung V_SEL angelegt ist. Eine für die Vergleichsschaltung 406 typische Schaltung ist gezeigt in dem U.S.-Patent Nr. 5,218,569 von Banks mit dem Titel "Electrically Alternable Non-volatile Memon With N-Bits Per Memory Cell" und dem U.S.-Patent Nr. 4,495,602 von Sheppard mit dem Titel "Multi-bit Read Only Memory Circuit". Die Vergleichsschaltung 406 gibt Vergleichsergebnisse als Digitalsignal aus, das die Anzahl von Bits aufweist, welche anhand von Schwellwert-Zuständen, die in der Array-Zelle 400 speicherbar sind, identifizierbar sind.
5 zeigt ein Blockschaltbild einer Schaltung, die zum Programmieren der Array-Zelle 400 ausgelegt ist, sowie der Referenzzellen 402-1 bis 402-(n-1) der vorliegenden Erfindung, die zum Programmieren der Array-Zelle 400 verwendet werden. Die Array-Zellen-Programm-Verifizierungsschaltung 504 ist zum Programmieren der Array-Zelle 400 vorgesehen, während die Referenzzellen-Programm-Verifizierungsschaltung zum Programmieren der Referenzzellen vorgesehen ist. Die Referenzzellen 502-1 bis 502-(n-1) haben programmierbare Schwellwerte, die jeweils auf einen der n Zustände wie den Zustand 0 0, den Zustand 0 0,5 oder den Zustand 1 1, wie in 2 für eine 3/2-Dichte-Zelle gezeigt, programmiert sind, wobei die Zustände Zwischen-Zu stände wie die Zustände A und B des Designs mit 3/2-Dichte sind, die durch die Referenzzellen 402-1 bis 402-(n-1) speicherbar sind.
Die Array-Zellen-Programm-Verifizierungsschaltung 504 ist mit dem Gate und dem Drain der Array-Zelle 400 verbunden, um die Array-Zelle 400 zu programmieren. Die Array-Zellen-Programm-Verifizierungsschaltung 504 ist ferner mit den Drains der Referenzzellen 402-1 bis 402-(n-1) verbunden, um die Array- und Referenzzellen-Ausgangssignale miteinander zu vergleichen und dadurch festzustellen, ob die Array-Zelle 400 korrekt programmiert ist. Eine für eine Array-Zellen-Programm-Verifizierungsschaltung 504 typische Schaltung ist zusammen mit dem zum Programmieren einer Mehrfachdichte-Zelle verwendeten Verfahren beschrieben in dem U.S.-Patent Nr. 5,218,569 von Bank, das bereits angeführt wurde.
Die Referenzzellen-Programm-Verifizierungsschaltung 506 ist mit den Gates und Drains verbunden, um ein Programmieren der Referenzzellen 402-1 bis 402-(n-2) sowie der Referenzzellen 502-1 bis 502-n zu ermöglichen. Bei der Referenzzellen-Programm-Verifizierungsschaltung 506 werden traditionelle Verfahren zur Ausgabe von Programm- und Verifizierungs-Spannungen verwendet, um das Programmieren der Referenzzellen durchführen zu können. Bei der Referenzzellen-Programm-Verifizierungsschaltung 506 wird ferner eine Schaltung zum Vorspannen jeder Referenzzelle in Bezug auf eine unprogrammierte Zelle durch das Vorspannungs-Gate-Vertahren verwendet, um das korrekte Programmieren zu verifizieren. Ferner ist eine Schaltung zum sequenzartigen Durchlaufen jedes der Referenz-Bits vorgesehen, um eine korrekte Bitleitung und Wortleitung einer derzeit programmierten Referenzzelle zu aktivieren.
Die Referenzzellen-Programm-Verifizierungsschaltung 506 wird verwendet, um die Referenzen zur Test-Zeit zu programmieren, vorzugsweise seitens des Herstellers, so dass V_cc und die Temperatur innerhalb strikter Toleranzen bleiben, um bei Anwendung des Vorspannungs-Gate-Verfahrens Variationen beim Einstellen der Referenz-Schwellwerte zu beseitigen. Die Array-Zellen-Pro gramm-Verifizierungsschaltung 504 wird zu einem späteren Zeitpunkt verwendet, um die Array-Zelle 400 bei lockereren V_cc- und Temperatur-Toleranzen zu programmieren.
6 zeigt eine Ausführungsform der programmierten Referenz gemäß der vorliegenden Erfindung, die für ein 3/2-Dichte-Speicher-Array gemäß 2 konzipiert ist. 6 enthält Komponenten, welche die Referenzzellen-Programm-Verifizierungsschaltung 506 gemäß 5 bilden, zusammen mit einem Referenz-Array 600, das zu programmierende Referenzzellen aufweist. Zur Reduzierung des Ausmaßes und der Komplexität der Schaltung, die zum Programmieren der Referenzzellen erforderlich ist, ist die Schaltung gemäß 6 derart ausgelegt, dass sie beim Programmieren der Referenzzellen jeweils eine Zelle auf einmal programmiert.
Die Schaltung gemäß 6 enthält eine Programm-Verifizierungs-Signal-Schaltung 602, die auf den Empfang eines PRREF-Signals hin, das angibt, dass Referenzen zu programmieren sind, alternierend Programm- und Verifizierungssignale erzeugt, um eine einzelne Referenzzelle zu programmieren. Eine Programmspannung, die während des Programms an das Drain einer Referenzzelle angelegt wird, wird als Signal VPROG ausgegeben. Ein Signal VPX gibt alternierend eine Programmspannung und eine Verifizierungsspannung an das Gate einer Referenzzelle aus, um die Referenzzelle zu programmieren. VPX führt während des Lesens oder Verifizierens des Programmierens von Array-Zellen eine Lese-Spannung. Während des Verifizierens wird ein Signal VERFY aktiviert. Während des Programmierens wird ein Signal PGM aktiviert. Es kann eine traditionelle Schaltung zum Programmieren einer einzelnen Floating-Gate-Speicherzelle verwendet werden, um die Programm-Verifizierungs-Signal-Schaltung 602 zu bilden. Eine derartige traditionelle Schaltung ist allgemein beschrieben in dem bereits erläuterten U.S.-Patent Nr. 5,218,569 von Bank.
Zum sequenzweisen Durchlaufen sämtlicher Referenzzellen und zum Leiten der Programm- und Verifizierungsspannungen zu einer gewählten Zelle ist eine Steuer-Logik vorgesehen, um eine korrekte Bitleitung und Referenz-Wortleitung zu aktivieren. Die Steuer-Logik besteht aus einer Referenz-Zählschaltung 604 zusammen mit einer gemischten Logik. Die Referenz-Zählschaltung 604 beginnt das Sequenzieren bei Empfang des PREF-Signals und gibt ein Spalten-Signal (COL0–COL3) und ein Reihen-Signal (ROW0–ROW5) aus, um anzuzeigen, welche Referenzzelle Programm- und Verifizierungsspannungen empfangen soll. Die Referenz-Zählschaltung 604 sequenziert auf ein nächstfolgendes Referenzzellen-Bit, wenn ein Signal RDS0–RD53 und VERIFY ausgegeben werden, womit angegeben wird, dass die vorherige Zelle korrekt programmiert worden ist.
Die Daten-Puffer-Referenz 606 und die Detektions-Vorspannungs-Schaltung 608 dekodieren die von der Referenz-Zählschaltung 604 ausgegebenen Spalten- und Reihen-Signale, um die Programm- und Verifizierungsspannungen an eine gewählte Referenzzelle auszugeben. Die Daten-Puffer-Referenz 606 dekodiert bei Empfang von PRREF und PGM das Spalten-Signal (CLO0–COL3), um das Programm-Spannungs-Signal VPROG auf einer der Referenz-Bitleitungen (REFBLO-REFBL3) zu den Drains einer Spalte von Referenzzellen in dem Referenz-Array 600 zu leiten. Die Detektions-Vorspannungs-Schaltung 608 dekodiert bei Empfang von PRREF das Spalten-Signal (ROW0–ROW3), um das Programm- und Verifizierungsspannungs-Signal VPX auf einer der Referenz-Wortleitungen (REFWL0–REFWL3) zu den Gates. einer Spalte von Referenzzellen in dem Referenz-Array 600 zu leiten. Die Detektions-Vorspannungs-Schaltung 608 empfängt ferner ein Lese-Signal zum Zuführen von VPX zu sämtlichen Wortleitungen während des Lesens oder Verifizierens einer Array-Zelle. PGM wird empfangen, um die Detektions-Vorspannungs-Schaltung 608 während des Programmierens einer Array-Zelle zu deaktivieren.
Ein Bit in dem Referenz-Array 600 ist als Referenz zum Programmieren der Referenz-Bits vorgesehen. Dieses Bit wird als Golden Reference bezeichnet. Zum Vorspannen des Gates der Golden Reference durch das Vorspannungs-Gate-Verfahren kann eines von mehreren Widerstandsverhältnissen, die von der Referenz-Vorspannungs-Schaltung 610 erzeugt werden, auf einer Master- Wortleitung (MSTRWL) an das Gate der Golden Reference angelegt werden. Dieses bestimmte Widerstandsverhältnis der Referenz-Vorspannungs-Schaltung 610 wird durch das aus der Referenz-Zähl-Schaltung 604 empfangene Spalten-Signal (COL0–COL3) gesteuert.
Um zu verifizieren, ob ein Referenzsignal korrekt programmiert worden ist, enthält die Programm-Referenz eine Referenz-Detektionsschaltung 612, Kaskoden-Vorverstärker 614 und Detektionsverstärker 616. Wenn VERIFY und PRREF aktiviert sind, dekodiert die Referenz-Detektionsschaltung 612 das Spalten-Signal (COL0–COL3), um ein Aktivierungssignal (REFSEN0–REFSEN4) auszugeben, mit dem die korrekten Kaskoden-Vorverstärker der Schaltung 614 und die Detektionsverstärker der Schaltung 616 aktiviert werden. Der aktivierte Kaskoden-Vorverstärker der Schaltung 614 ist derart angeordnet, dass er einen Strom von der Bitleitung (REFBLO-REFBL3) der derzeit programmierten Referenzzelle empfängt, um eine Aktiviert-Referenzzellen-Ausgangsspannung (SAREF0–SAREF3) auszugeben. Ein zusätzlicher Kaskoden-Vorverstärker der Schaltung 614 ist derart angeordnet, dass er einen Strom von der Bitleitung (GOLBL) der Golden Reference empfängt, um eine Golden-Reference-Ausgangsspannung (SARE4) zu erzeugen, wenn ein Aktivierungssignal (REFSEN0–REFSEN4) empfangen wird. Der aktivierte Detektionsverstärker der Schaltung 616 vergleicht die Aktiviert-Referenzzellen-Ausgangsspannung (SAREFO–SAREF3) mit der Golden-Reference-Ausgangsspannung (SARE4) und gibt ein Signal (RDSO0–RDSO3) aus, das angibt, ob die Aktiviert-Referenzzellen-Ausgangsspannung und die Golden-Reference-Zellen-Ausgangsspannung im wesentlichen gleich sind.
Eine detaillierte Schaltung für die Komponenten gemäß 6 ist in den nachfolgenden Figuren gezeigt, die im folgenden beschrieben werden.
Referenz-Array 600
7 zeigt eine Schaltungsanordnung für die Referenzzellen und die Golden Reference des Referenz-Arrays gemäß 6. Es sind Wortleitungsverbindungen (REFWL0–REFWL5) zu den Gates der Referenzzellen vorgesehen, und Bitleitungsverbindungen (REFBL0–REFBL3) sind zu den Drains der Referenzzellen vorgesehen. Die Referenzzellen haben Floating-Gates, die auf einen vorbestimmten Schwellwert programmiert werden können.
Die Schaltung gemäß 6 enthält insgesamt vierundzwanzig Referenzzellen, wie für ein 2/3-Dichte-Design mit einem Acht-Bit-Ausgang erforderlich ist, Wie aus den 2/3-Dichte-Design-Werten in 2 ersichtlich ist, sind vier Referenzzellen erforderlich, um vier Referenzzellen-Bitleitungs-Ausgangssignale an eine Array-Zelle auszugeben. Zwei Referenzzellen liefern die Referenz-Zustände A und B, die während des Lesens benötigt werden, um einen Array-Zellen-Schwellwert-Zustand zu bestimmen. Zwei zusätzliche Referenzzellen liefern die Werte für den Zustand 0 0 und den Zustand 0 0,5, die zum Verifizieren der korrekten Programmierung einer Array-Zelle benötigt werden, wobei der Zustand 1 1 ein unprogrammierter Zustand ist. Sechs Sets der vier Referenzzellen sind erforderlich, um sechs verschiedene Sets von Vier-Bit-Leitungs-Ausgangssignalen an sechs verschiedene Array-Zellen auszugeben, damit ein Acht-Bit-Ausgangssignal erzeugt werden kann. Bei einem 3/2-Dichte-Design werden sechs Array-Zellen verwendet, um ein Acht-Bit-Ausgangssignal zu erzeugen, da bei jeder Array-Zelle, die einen von drei möglichen Zuständen speichert, statt von zwei wie bei einem Einzel-Dichte-Design, nur sechs Zellen benötigt werden, um die möglichen Werte zu speichern, die zum Repräsentieren von acht Bits erforderlich sind.
Die Schaltung gemäß 7 enthält ferner die Golden-Reference-Zelle mit einer Wortleitungsverbindung (MSTRWL) und einer Bitleitungsverbindung (GOLBL). Das Golden Bit weist ein UV-gelöschtes Floating Gate auf, das unprogrammiert bleibt. Die Referenzzellen gemäß 7 sind vorzugsweise als Kern-Zellen in der gleichen IC-Schaltung angeordnet wie Array-Zellen, weiche die Referenzzellen für das Programmieren und Lesen verwenden, so dass bei Temperatur- und Prozessvariationen die Variationen zwischen den Referenzzellen und den Array-Zellen im wesentlichen gleichförmig bleiben.
Referenz-Zähl-Schaltung 604
8 zeigt eine für die Referenz-Zähl-Schaltung 604 gemäß 6 vorgsehene Schaltungsanordnung. Zur Schaffung eines Zählers enthält die Schaltung gemäß 8 mehrere Schieberegister 801–806. Zum Synchronisieren des Zählens wird das VERIFY-Signal dem CLK-Eingang der Schiebevorrichtung 801 und durch einen Invertieren 810 dem CLKB-Eingang der Schiebevorrichtung 801 zugeführt. Die Signale RDSO0–RDS03 werden seitens des NOR-Gates 812 und des Invertierers 814 empfangen und einem OR-Vorgang unterzogen, um das DATA-Eingangssignal der Schiebevorrichtung zu bilden. Wenn ein Bit zum Programmieren verifiziert wird, wird eines der Signale RDSO0–RDSO3 aktiviert, so dass an der Abfallsflanke von VERIFY, Q und QB der Schiebevorrichtung 801 ihre Zustände ändern.
Die Q- und QB-Ausgänge der Schiebevorrichtung 801 sind mit den CLKB- bzw. CLK-Eingängen der Schiebevorrichtung 802 verbunden. Ferner sind die Q- und QB-Ausgangssignale der Schiebevorrichtungen 802 und 803 mit jeweiligen CLK- und CLKB-Eingängen der Schiebevorrichtungen 803 und 804 verbunden, während die QB-Ausgangssignale der Schiebevorrichtungen 802, 803 und 804 zu ihren jeweiligen DATA-Eingängen zurückgeführt werden. Die Q- und QB-Ausgänge der Schiebevorrichtungen 802, 803 und 804 bilden Ausgangssignale Q0, QBO, Q1, Q10, Q2 bzw. Q20. Die Ausgangssignale Q1 und Q2 sind mit einem HAND-Gate 816 zu dem CLK-Eingang der Schiebevorrichtung 805 verbunden, während das Ausgangssignal des NAND-Gates 816 durch den Invertierer 818 mit dem CLKB-Eingang der Schiebevorrichtung 805 verbunden ist. Die Ausgangssignale Q und QB der Schiebevorrichtung 805 sind mit den CLK- und CLKB-Eingängen der Schiebevorrichtung 806 verbunden, während die Ausgangssignale QB der Schiebevorrichtungen 805 und 806 zu ihren jeweili gen DATA-Eingängen rückgeführt werden. Die Ausgangssignale Q und QB der Schiebevorrichtungen 804 und 805 bilden Ausgangssignale Q3, QB3, Q4 bzw. QB4.
Zur Erzeugung der Ausgangssignale ROW0–ROE5 und COL0–COL3 ist eine Logik-Schaltung vorgesehen, die mit den Ausgängen Q1–Q4 und QB1–QB4 der Schiebevorrichtungen 802-806 verbunden ist. Die Logik-Schaltung 820 ist wie gezeigt mit mehreren Kombinationen der Ausgänge Q0–Q2 und QB0–QB2 verbunden, um sequenzartig die Reihen-Bits (ROW0–ROW5) zu durchlaufen, während die derzeit bearbeitete Spalte (COL0–COL3) unter Steuerung durch Kombinationen der Ausgänge Q3, QB3, Q4 und QB4, die mit der Logik 822 verbunden sind, aktualisiert werden.
Zum Rücksetzen der Schieberegister beim Eintritt in den Programm-Referenz-Modus sind die Schieberegister 801, 805 und 806 mit Reset-Elementen versehen, die derart geschaltet sind, dass sie das Komplement des PRREF-Signals durch den Invertierer 810 empfangen. Ferner empfangen beim Eintrit finden Programm-Referenz-Modus die Schieberegister 802-804 das Komplement des PRREF-Signals durch das NAND-Gate 824. Der Ausgang des NAND-Gates 816 ist ferner durch das NAND-Gate 824 derart geschaltet, dass die Schieberegister 802-804 rückgesetzt werden, wenn die derzeit bearbeitete Spalte aktualisiert wird.
9 zeigt die Schaltung für die Schieberegister 801-806 gemäß B. Das Schieberegister gemäß 9 enthält zwei Latch-Schaltungen 902 und 904. Ein Transistor 906 weist eine Strompfad auf, der ein DATA-Eingangssignal mit dem Eingang des Latch 902 verbindet. Der Transistor 906 weist ein Gate auf, das mit dem CLK-Eingang verbunden ist. Der Eingang des Latch 902 ist ferner durch den Transistor 908, der ein mit einem RESET-Eingang verbundenes Gate aufweist, mit der Masse verbunden. Ein Transistor 910 weist einen Strompfad auf, der den Ausgang des Latch 902 mit dem Eingang des Latch 904 verbindet, entsprechend der Steuerung durch einen CLKB-Eingang, der mit seinem Gate verbunden ist. Der Eingang des Latch 904 ist ferner durch den Transistor 912 gemäß Steuerung durch den RESET-Eingang mit V_cc verbunden. Das Ausgangssignal des Latch 904 bildet das Q-Ausgangssignale der Schiebevorrichtung, während der QB-Ausgang von dem Ausgang des Latch 904 durch einen Invertierer 914 ausgegeben wird.
Daten-Puffer-Referenzschaltung 606
10 zeigt eine für die Daten-Puffer-Referenzschaltung 606 gemäß 6 vorgesehene Schaltungsanordnung. Die Schaltung gemäß 10 empfängt das PRREF-Signal, wenn ein Eintritt in den Programm-Referenz-Modus erfolgt, das PGM-Signal von der Programm-Verifizierungs-Schaltung 602 gibt an, dass ein Programmierungssignal zugeführt wird, und die Signale COL0–COL3 werden aus der Referenz-Zähl-Schaltung 604 ausgegeben, wie in 6 gezeigt. Die PRREF- und PGM-Signale werden zusammen mit jedem der COL0–COL3-Signale an die Eingänge der jeweiligen NAND-Gates 1001–1004 gelegt, um einen der Puffer 1011–1014 zu aktivieren, wenn die PRREF-, PGM- und ein jeweiliger COLO-COL3-Eingönge aktiviert sind. Die Puffer 1011–1014 empfangen des Hochspannungs-VPROG-Signal aus der Programm-Verifizierungs-Signal-Schaltung 602 gemäß 6 und geben VPROG auf eine jeweilige Referenz-Zellen-Bitleitung (REFBLO-REFBL3), wenn ihr jeweiliger Puffer aktiviert ist. Wenn VPROG nicht angelegt ist, liegt an den REFBL0-REFBL3-Ausgängen eine hohe Impedanz vor.
Die Puffer 1011–1014 weisen eine identische Schaltung auf, so dass nur die Schaltung des Puffers 1011 beschrieben wird. Der Puffer 1011 empfängt ein Wähl-Eingangssignal von dem Ausgang des NAND-Gates 1001 an dem Gate des p-Kanal-Transistors 1022, der einen Strompfad aufweist, welcher VPROG mit REFBLI verbindet. Somit liefert, wenn der Puffer nicht gewählt ist, der Transistor 1022 ein Hochimpedanz-Ausgangssignal auf der Leitung REFBLI. Ein n-Kanal-Transistor 1024 ist zwischen das Gate des Transistors 1022 und den Ausgang des NAND-Gates 1001 geschaltet, wobei sein Gate mit VPROG verbunden ist, um einen Schutz zu erzeugen, falls VPROG unter V_cc abfallen sollte. Da VPROG einen Wert hat, der signifikant höher ist als V_cc, um ein Feedback von VPROG zu verhindern, ist ein n-Kanal-Transistor 1026 zwischen das Gate des Transistors 1022 und den Ausgang des NAND-Gates 1001 geschaltet, dessen Gate mit V_cc verbunden ist. Ein weiterer p-Kanal-Transistor 1028 verbindet VPROG mit dem Eingang des Transistors 1022, um zu gewährleisten, dass der Transistor 1022 im Off-Zustand verbleibt, wenn der Puffer abgewählt wird. Der Transistor 1028 hat ein Gate, das durch einen Invertieren 1030 gesteuert wird, wobei der Invertierer 1030 einen Eingang hat, der mit dem Eingang des Transistors 1022 und der von VPROG gelieferten Energie verbunden ist. Gemäß 10 und den nachfolgenden Zeichnungen zeigt eine abgewinkelte Linie von dem Drain zu der Source eines Transistors, wie z. B. an dem Transistor 1022, einen p-Kanal-Transistor an, während das Nichtvorhandensein einer Linie einen n-Kanal-Transistor anzeigt.
Detektions-Vorspannungs-Schaltung 608
11 zeigt eine für die Detektions-Vorspannungs-Schaltung 608 vorgesehene Schaltungsanordnung. Die Schaltung gemäß 11 empfängt das PREF-Signal, wenn der Eintritt in den Programm-Referenz-Modus erfolgt, und die ROW0–ROW5-Signale, die von der Referenz-Zähl-Schaltung 604 gemäß 6 ausgegeben werden. Das PRREF-Signal ist zusammen mit sämtlichen ROW0-ROW5-Signalen mit Eingängen der jeweiligen NAND-Gates 1101–1106 verbunden, um einen der Puffer 1111–1116 zu aktivieren, wenn das PRREF-Signal und ein jeweiliges ROW0–ROW5-Eingangssignal aktiviert werden. Die Puffer 1111-1116 empfangen alternierend die Programm- und Verifizierungsspannungen über VPX aus der Programm-Verifizierungs-Signal-Schaltung 602 gemäß 6 und verbinden VPX mit einer jeweiligen Referenzellen-Wortleitung (REFWL0-REFWL5), wenn ihr jeweiliger Puffer aktiviert ist. Ein nicht gewählte Wortleitung ist typischerweise geerdet.
Die Schaltung gemäß 5 empfängt ferner ein READ-Signal, wenn ein Eintritt in einen Lese- oder Verifizierungs-Modus erfolgt, um einen Zustand einer Array-Zelle zu bestimmen. Das PGM-Signal wird auch durch den Invertieren 1108 empfangen, womit angezeigt ist, dass das VPX-Signal nicht zum Programmieren oder Löschen einer Array-Zelle angelegt wird. Das PRREF-Signal wird ferner durch den Invertieren 1108 empfangen, um anzuzeigen, dass kein Verifizieren einer Referenzzelle erfolgt. Das READ-Signal und die Ausgangssignale der Invertieren 1108 und 1109 werden an den Eingang des NAND-Gates 1110 angelegt. Während des Lesens einer Array-Zelle empfangen die Puffer 1111-1116 eine Lese- oder Verifizierungsspannung über VPX und geben das VPX-Signal an sämtliche Referenzellen-Wortleitungen (REFWL0–REFWL5) aus.
Die Puffer 1111–1116 weisen eine identische Schaltung auf, so dass im folgenden nur die Schaltung des Puffers 1111 beschrieben wird. Der Puffer 1111 empfängt ein Wähl-Eingangssignal von dem Ausgang der NAND-Gates 1101 und 1110 an den Eingängen des NAND-Gates 1118. Das Ausgangssignal des NAND-Gates 1118 wird durch den Invertieren 1120 dem Eingang eines Invertierers zugeführt, der durch die Transistoren 1122 und 1124 gebildet ist. Das Ausgangssignal des Invertierers 112,1124 bildet das REFWL0-Signal. Der Pullup-Transistor 11222 verbindet das VPX-Signal mit dem REFWL0-Ausgang, wenn der Ausgangs-Invertieren 1120 low ist. Der Pull-down-Transistor 1124 verbinden das REFWL0-Ausgangssignal mit Masse, wenn der Ausgang des Invertierers high ist. Ein Transistor 1126 hat einen Strompfad, der zwischen VPX und den Eingang des Invertierers 1122,1124 geschaltet ist, und ein Gate, das mit dem REFWL0-Ausgang verbunden ist, um zu gewährleisten, dass der Transistor 1122 sich im, Off-Zustand befindet, wenn der Puffer 1111 abgewählt ist. Da VPX während des Programmierens einen signifikant höheren Wert hat als V_cc, ist zwecks Verhinderung eines Feedback ein n-Kanal-Transistor 1128 zwischen den Eingang des Invertierers 1122,1124 und den Ausgang des Invertierers 1120 geschaltet und hat ein mit V_cc verbundenes Gate.
Referenz-Vorspannungs-Schaltun4 610
12 zeigt eine für die Referenz-Vorspannungs-Schaltung 610 vorgesehene Schaltungsanordnung. Die Schaltung gemäß 12 empfängt de COL0–COL3-Signale, die von der Referenz-Zähl-Schaltung 604 gemäß 6 ausgegeben werden. Die CLO0–COL3-Signale werden durch die Invertieren 1211-1214 an die p-Kanal-Transistoren 1201–12054 angelegt, um ein Widerstandsverhältnis mit dem Gate der Golden Reference MSTRWL entsprechend der Wahl durch die COL0–COL3-Signale zu verbinden. Die Widerstandsverhältnisse werden gebildet, indem die Strompfade der Transistoren 1201-1204 jeweils zwischen aufeinanderfolgende der Widerstände 1221–1225 und MSTRWL geschaltet werden.
Wie bereits erläutert, ermöglicht die Schaltung gemäß 12, unter Verwendung des Vorspannungs-Gate-Verfahrens die Referenzzellen als korrekt programmiert zu verifizieren. Bei dem Vorspannungs-Gate-Verfahren wird ein Widerstandsverhältnis mit dem Gate der Golden Reference verbunden und das Ausgangssignal der Golden Reference mit einem Ausgangssignal einer derzeit programmierten Referenzzelle verglichen, um festzustellen, ob das Floating Gate der Referenzzelle auf einen korrekten Schwellwert-Pegel geladen ist. Bei diesem Verfahren wird die Tatsache genutzt, dass das Golden Bit entsprechend der MOS-Transistor-Sättigungsgleichung I_D = K(V_GS – V_t)² gesättigt wird, so dass durch Reduzieren der Gate-Spannung V_GS um einen festen Betrag mittels eines Widerstandsverhältnisses der gleiche Strom erzeugt wird wie durch eine Referenzzelle, die auf einen gewünschten Schwellwert Vt programmiert worden ist.
Falls beispielsweise bei Verwendung des Vorspannungs-Gate-Verfahrens ein 0,55 V-Differential. zwischen den Schwellwerten erforderlich ist, um zwischen dem maximalen Bereich programmierbarer Schwellwert-Spannungen von 4,0 V bis 1,8 V zu bleiben, werden vier Referenz-Schwellwerte mit einem 3/2-Dichte-Array gemäß 2 bei 3,45 V, 2,90 V, 2,35 V und 1,80V programmiert. Zum Programmieren einer ersten Referenz auf einen Pegel von 3,45 V wird ein Wi derstandsverhältnis gewählt, mit dem das Gate der Golden Reference bei V_cc-0,55 V programmiert wird. Verschiedene Widerstandsverhältnisse werden im wesentlichen derart gewählt, dass das Gate der Golden Reference zum Programmieren der übrigen Referenzzellen programmiert wird. Anzumerken ist, wie bereits erläutert, dass, da bei dem Vorspannungs-Gate-Verfahren, wenn V_cc variiert wird, die programmierten Schwellwerte relativ zueinander variieren, das Programmieren vorzugsweise zum Test-Zeitpunkt vom Hersteller durchgeführt wird, um V_cc innerhalb enger Toleranzen zu halten. In ähnlicher Weise wird, um zu gewährleisten, dass die Schwellwerte relativ zueinander konstant bleiben, durch den Hersteller die Temperatur innerhalb enger Toleranzen gesteuert.
Referenz-Detektions-Schaltung 612
13 zeigt eine für die Referenz-Detektions-Schaltung 612 gemäß 6 vorgesehene Schaltung. Die Schaltung gemäß 12 gibt ein AktivierungssignaI (REFSEN0–REFSEN4) aus, um die Kaskoden-Vorverstärker der Schaltung 614 und einen Detektionsverstärker der Schaltung 616 zu aktivieren, um zu verifizieren, ob die derzeit gewählte Referenz korrekt programmiert ist. Das Signal REFSEN0–REFSEN4 wird ausgegeben, wenn VERFIY angelegt ist und das PRREF-Signal empfangen wird. Um Energie zu sparen, wird das Spalten-Signal (COL0–COL3) aus der Referenz-Zähl-Schaltung 604 verwendet, um nur die erforderlichen REFSEN0–REFSEN4-Ausgangssignale für das Aktivieren des Kaskoden-Vorverstärker und die erforderlichen Detektionsverstärker zu wählen, um zu verifizieren, ob die gewählte Referenzzelle korrekt programmiert ist.
Die Schaltung gemäß 12 empfängt die VERIFY- und PRREF-Signale an den Eingängen des NAND-Gates 1302. Der Ausgang des NAND-Gates 1302 ist mit den Eingängen der NOR-Gates 1311–1314 zusammen mit jeweiligen der COL0-COL1-Signale verbunden, die durch die Invertierer 1321–1324 zugeführt werden. Die Ausgangssignale der NOR-Gates 1311–1314 bilden die REFSEN0- REFSEN3-Ausgangssignale. Die Ausgangssignale der NOR-Gates 1311–1314 werden ferner durch das NOR-Gate 1326 und den Invertieren 1328 einem ODER-Vorgang unterzogen, um ein REFSEN4-Signal zu erzeugen, das vorgesehen ist, um den mit der Golden Reference verbundenen Kaskoden-Vorverstärker zu aktivieren, wenn eines der REFSEN0–REFSEN3-Signale aktiviert wird.
Kaskoden-Vorverstärker 614
14 zeigt eine Schaltungsanordnung für einen der Kaskoden-Vorverstärker 614, die innerhalb der Kaskode-Vorverstärker 614 gemäß 6 verwendet werden. Die Kaskode-Vorverstärker 614 gemäß 6 enthalten fünf Kaskode-Vorverstärker, wie 14 zeigt. Vier Kaskode-Vorverstärker sind vorgesehen, um jedes Bitleitungs-Ausgangssignal REFBL0–REFBL3 zu empfangen, und ein zusätzlicher Kaskode-Vorverstärker empfängt das GOBL-Ausgangssignal, Die Kaskoden-Vorverstärker konvertieren während des Verifizierungsvorgangs einen Strom aus dem empfangenen Bitleitung in eine Ausgangsspannung SAREF1–SAREF4. Jeder Kaskoden-Vorverstärker empfängt ein jeweiliges Aktivierungssignal REFSEN0–REFSEN4 aus der Referenz-Detektionschaltung 612, um den Verifizierungsvorgang zu aktivieren, wie bereits beschrieben.
Wie gezeigt empfängt die Schaltung gemäß 14 ein REFBLi-Signal, das repräsentativ für ein bestimmtes Bitleitungs-Signal (REFBL0–REFBL3) ist, und ein REFSENi-Signal, das repräsentativ für ein REFSEN0–REFSEN4-Aktivierungssignal ist. Das Ausgangssignal, SAREFi, ist repräsentativ für einen bestimmten SAREF0–SAREF4-Ausgang. Der Kaskoden-Verstärker ist in der Schaltung gemäß 14 durch einen Kaskoden-Transistor 1402 vorgesehen, der einen mit dem SAREFi-Ausgang verbundenen Drain hat.
Der Vorverstärker wird aktiviert durch das Komplement von REFSENi, das durch den Invertieren 1408 an das Gate eines Aktivierungs-Transistors 1404 ausgegeben wird. Der Aktivierungs-Transistor 1404 ist zwischen V_cc und dem SAREFi-Ausgang in Serie mit einem n-Kanal-Pegel-Schiebetransistor 1418 und einem p-Kanal-Ladetransistor 1406 verbunden. Zum Erzeugen der Vorspannung für die Kaskode 1402 wird das Komplement von REFSENi ferner durch den Invertieren 1408 dem Gate eines Schalttransistors 1410 zugeführt. Der Transistor 1410 zwischen V_cc und dem Gate der Kaskode 1402 in Serie mit einem Feedback-Ladetransistor 1430 verbunden. Zum Deaktivieren des Vorverstärkers ist ein n-Kanal-Schalttransistor 1412 mit einem Gate versehen, das mit dem Ausgang des Invertierers 1408 verbunden ist, um das Gate der Kaskode 1402 mit der Masse zu verbinden, wenn das Komplement von REF-SENi nicht angelegt ist.
Das REFBLi-Signal wird durch einen Transistor 1414 an die Source der Kaskode 1402 angelegt, um an dem SAREFi-Ausgang verstärkt zu werden. Das Gate des Transistors 1414 wird durch REFSENi aktiviert, wenn der Vorverstärker aktiviert wird. Eine weitere Vorspannung für die Kaskode 1402 wird erzeugt durch Feedback von der Source der Kaskode 1402 durch den Transistor 1416. Der Transistor 1416 ist an einem Gate mit der Source des Transistors 1402 verbunden, an einem Drain mit dem Gate des Transistors 1402 verbunden und an einer Source mit der Masse verbunden.
Detektionsverstärker 616
15 zeigt die Schaltungsanordnung für einen der Detektionsverstärker, die innerhalb der Detektionsverstärker 616 gemäß 6 verwendet werden. Der Detektionsverstärker 616 gemäß 6 enthält vier Detektionsverstärker, wie 15 zeigt. Die vier Detektionsverstärker sind vorgesehen, um eine Aktiviert-Referenzzellen-Ausgangsspannung (SAREF0–SAREF3) mit der Golden-Reference-Ausgangsspannung (SAREF4) zu vergleichen. Die Ausgangssignale des Detektionsverstärkers (RDSO0–RDSO3) zeigen an, ob eine derzeit programmierte Zelle voll programmiert worden ist.
Wie gezeigt empfängt die Schaltung gemäß 15 ein SAREFi-Signal, das repräsentativ für ein bestimmtes Kaskoden-Vorverstärker-Ausgangssignal (SAREF0–SAREF3) aus einer gewählten Referenzzelle ist, und ein SAREF4–Signal aus dem Kaskoden-Vorverstärker, der mit der Golden Reference verbunden ist. Die Schaltung gemäß 15 empfängt ferner ein REFSENi-Signal, das für ein REFSEN0–REFSEN3-Aktivierungssignal ist, und gibt ein RDSOi-Signal aus, das repräsentativ für das bestimmte RDSO1–RDSO3-Ausgangssignal ist.
Bei dem Detektionsverstärker gemäß 15 handelt es sich um einen Differentialverstärker 1500, der durch das REFSENi-Signal aktiviert wird. Der Detektionsverstärker vergleicht die SAREFi- und SAREFGB-Signale und gibt das RDSOi-Sigmal aus, wenn der Wert von SAREFi denjenigen vopn SAREF4 übersteigt.
Obwohl die Erfindung vorstehend anhand von Einzelheiten beschrieben wurde, hatte dies lediglich den Zweck, Durchschnittsfachleuten die Erstellung und Verwendung der Erfindung zu vermitteln. Es fallen zahlreiche Modifikationen unter den Umfang der Erfindung, der durch die folgenden Ansprüche definiert ist.

Claims

Speicher mit: einer Array-Zelle (400) mit einem Gate und einem Floating-Gate, das eine elektrische Ladung speichert, um die Programmierung eines Array-Schwellwerts zu ermöglichen; n-1 Lese-Referenz-Zellen (402-1 bis 402-(n-1)), die jeweils ein Gate und ein Floating-Gate aufweisen, das eine elektrische Ladung speichert, um die Programmierung eines Lese-Referenz-Schwellwerts zu ermöglichen; gekennzeichnet durch: n Programm-Referenz-Zellen (502-1 bis 502-n), die jeweils ein Gate und ein Floating-Gate aufweisen, das eine elektrische Ladung speichert, um die Programmierung eines Programm-Referenz-Schwellwerts zu ermöglichen; eine Referenz-Programm-Verifizierungseinrichtung (506) zum alternierenden Anlegen von Programm- und Referenz-Verifizierungs-Spannungen an die Gates der n Programm-Referenz-Zellen, um die n Programm-Referenz-Zellen auf unterschiedliche n Programm-Referenz-Schwellwerte zu programmieren, und zum alternierenden Anlegen der Programm- und Referenz-Verifizierungs-Spannungen an die Gates der n-1 Lese-Referenz-Zellen, um den Lese-Referenz-Schwellwert für jede nachfolgende Lese-Referenz-Zelle zwischen zwei aufeinanderfolgenden der Programm-Referenz-Schwellwerte zu programmieren; einer Array-Programm-Verifizierungseinrichtung (504) zum alternierenden Anlegen von Programm- und Array-Verifizierungs-Spannungen an das Gate der Array-Zelle, bis der Array-Schwellwert derart programmiert ist, dass er dem Programm-Referenz-Schwellwert einer gegebenen der n Programm-Referenz-Zellen gleich ist; einem Selektor zum Zuführen einer Lese-Spannung an das Gate der Array-Zelle und die Gates der Lese-Referenz-Zellen, um ein Array-Zellen-Ausgangssignal und ein Lese-Referenz-Zellen-Ausgangssignal von jeder der Lese-Referenz-Zellen zu erhalten; und einer Vergleichseinrichtung (406) zum Empfang des Array-Zellen-Ausgangssignals und der Lese-Referenz-Zellen-Ausgangssignale, wobei die Vergleichseinrichtung ein Signal ausgibt, das die betreffende eine der n Programm-Referenz-Zellen angibt, die zum Programmieren der Array-Zelle verwendet wird.
Speicher nach Anspruch 1, bei dem die Referenz-Verifizierungs-Spannungen Werte aufweisen, die signifikant weniger variieren als die Array-Verifizierungs-Spannungen.
Speicher nach Anspruch 1, bei dem, wenn die Lese- oder Verifizierungs-Spannungen angelegt werden, die Lese-Referenz-Zellen, die Programm-Referenz-Zellen und die Array-Zelle im wesentlichen gleich vorgespannt sind.
Speicher nach Anspruch 1, bei dem die Programm-Referenz-Zellen, die Lese-Referenz-Zellen und die Array-Zelle als Kernzellen in einer einzelnen IC-Schaltung derart angeordnet sind, dass die Programm-Referenz-Zellen, die Lese-Referenz-Zellen und die Array-Zelle im wesentlichen die gleiche Wärmeausdehnungsrate aufweisen.
Speicher nach Anspruch 1, bei dem, wenn ein Wert der Lese-Spannung variiert wird, ein Arbeits-Toleranzbereich zwischen den Ausgangssignalen der Programm-Referenz-Zellen, den Ausgangssignalen der Lese-Referenz-Zellen und dem Ausgangssignal der Array-Zelle konstant bleibt.
Speicher nach Anspruch 1, bei dem die Referenz-Programm-Verifizierungseinrichtung aufweist: eine Golden-Bit-Zelle mit einem Gate und einem Drain; eine Referenz-Vorspannschaltung (610) mit mehreren Widerstandsverhältnissen, von denen jedes zwischen einer Lese-Spannung und dem Gate der Golden-Bit-Zelle angeordnet ist; und eine Vergleichsschaltung zum Empfangen der Referenz-Verifizierungs-Spannungen, die mit dem Drain der Golden-Bit-Zelle und dem Drain einer bestimmten der n Programm-Referenz- und n-1 Lese-Referenz-Zellen verbunden ist, wobei die Vergleichsschaltung während des Anlegens des Verifizierungs-Signals das Signal von dem Drain der Golden-Bit-Zelle mit dem Signal von dem Drain einer bestimmten Referenz-Zelle vergleicht und einen Hinweis ausgibt, wenn die Signale im wesentlichen gleich sind.
Speicher nach Anspruch 6, bei dem die Vergleichsschaltung aufweist: eine Referenzerkennungsschaltung (612) zum Empfangen der Referenz-Verifizierungs-Spannungen und zum Ausgeben eines Referenz-Erkennungs-Schaltungs-Signals (REFSEN), wenn das Verifizierungs-Signal angelegt wird; einen ersten Vorverstärker (614), der das REFSEN-Signal und das Signal von dem Drain der bestimmten Referenz-Zelle empfängt und eine das Signal von dem Drain der bestimmten Zelle angebende erste Leseverstärker-Spannung ausgibt, wenn das REFSEN-Signal übermittelt wird; einen zweiten Vorverstärker, der das REFSEN-Signal und das Signal von dem Drain der Golden-Bit-Zelle empfängt und eine das Signal von dem Gate der Golden-Bit-Zelle angebende zweite Leseverstärker-Spannung ausgibt, wenn das REFSEN-Signal übermittelt wird; einem Leseverstärker (616), der die ersten und zweiten Leseverstärker-Spannungen empfängt und ein Signal ausgibt, das anzeigt, wann die ersten und zweiten Leseverstärker-Spannungen im wesentlichen gleich sind.