DE69630624T2

DE69630624T2 - EEPROM-Matrix mit einem, dem "Flash"-Speicher ähnlichen Kern

Info

Publication number: DE69630624T2
Application number: DE69630624T
Authority: DE
Inventors: Emil San Jose Lambrache; George San Jose Samarandoiu
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1995-03-17
Filing date: 1996-02-22
Publication date: 2004-07-29
Anticipated expiration: 2016-02-23
Also published as: EP0764330B1; DE69621201T2; EP1158533A1; EP0764330A1; WO1996029704A1; US5765185A; TW309616B; CN1607609A; DE69630624D1; CN1145684A; US5606532A; JPH10500801A; EP1158533B1; DE69621201D1; EP0764330A4; KR100348774B1; KR970702561A; CN1110053C; CN100483548C

Description

Technisches Gebiet
Die Erfindung betrifft elektrisch löschbare Halbleiter-Nur-Lese-Speicher (EEPROMs), insbesondere die interne Architektur solcher Bauelemente.
Stand der Technik
EEPROMs weisen die Fähigkeit auf, dass sie elektrisch programmiert und gelöscht werden können, und bewahren ihre Daten, selbst nachdem eine Stromversorgung entfernt wurde. Sie sind jedoch in der Anzahl von Malen, die jede Speicherzelle programmiert und gelöscht werden kann, begrenzt, typischerweise auf einige tausend Programmierund Löschzyklen eingeschränkt. Eine gesamte Speichereinheit, wie z. B. ein Byte oder eine Gruppe von Bytes, muss einen Löschzyklus ertragen, bevor eine neue Information in irgendein Bit oder eine Gruppe von Bits in einer Speichereinheit geschrieben werden kann.
EEPROMs mit allen Leistungsmerkmalen sind jene EEPROMs, die ein Teil eines Speichersystems mit einer Speichereinheitsgröße entsprechend einem Byte von Speicherzellen sind, und sehen daher einen Schreibzugriff auf ein Minimum von einem Byte Speicher auf einmal vor. Dies ermöglicht die Begrenzung ihrer Programmier- und Löschzyklen auf nur jene Bytes, die geändert werden müssen, und erhöht dadurch die Haltbarkeit der Speicherkomponente. Die Bytezugriffsmöglichkeit von EEPROMs mit allen Leistungsmerkmalen vereinfacht auch die Programmierung vom Gesichtspunkt des Benutzers, da man nur die Daten, die man programmieren will, und die Adresse, an der die Daten gespeichert werden sollen, zum EEPROM übertragen muss. Der Bedarf, jedes geänderte Byte zu programmieren, zu löschen und dann neu zu programmieren, kann jedoch lange Programmierzeiten erfordern, wenn der gesamte Chip neu programmiert werden muss. Aufgrund ihrer komplizierteren Ansteuerschaltungsanordnung bleiben EEPROMs mit allen Leistungsmerkmalen außerdem weiterhin hinter anderen Halbleiterspeichertechnologien hinsichtlich der Dichte und Kosteneffizienz zurück. Ein Speichersystem mit EEPROMs mit allen Leistungsmerkmalen umfasst eine Kernmatrix von Speicherzellen, wobei jede Zelle einen Ansteuertransistor in Reihe mit einem NMOS-Transistor mit variabler Schwelle umfasst. Die Matrix ist in Zeilen und Spalten organisiert, wobei der Schnittpunkt einer Zeile und einer Spalte die Adressenstelle einer Speicherzelle umfasst.
Eine typische Kernarchitektur mit EEPROMs mit allen Leistungsmerkmalen des Standes der Technik ist in 1 dargestellt. Eine Zeile von Speicherzellen, die durch eine zweckgebundene Wortleitung 11 identifiziert wird, die mit den Steuergates aller Zellenansteuertransistoren 21 innerhalb einer Zeile elektrisch gekoppelt ist, ist äquivalent zu einer Speicherseite im adressierbaren Raum. Jeder Zellenansteuertransistor 21 zusammen mit einem seriell verbundenen Transistor 19 mit variabler Schwelle bildet eine Speicherzelle, die zum Speichern eines Informationsbits in der Lage ist. Wenn eine Wortleitung 11 aktiviert wird, koppelt ein Ansteuertransistor 21 seinen in Reihe geschalteten Transistor 19 mit variabler Schwelle elektrisch mit einer Bitleitung 25, die zum Lesen der im Transistor 19 mit variabler Schwelle gespeicherten Information verwendet wird. Aufgrund der Byteadressierbarkeit von EEPROMs mit allen Leistungsmerkmalen war die interne Datenorganisation von EEPROMs mit allen Leistungsmerkmalen des Standes der Technik auf 8 Bits, die ein Byte umfassen, eingeschränkt. Eine Leseleitung 15, die Lese-, Programmier- und Löschspannungen an das Steuergate eines Transistors 19 mit variabler Schwelle einer Speicherzelle anlegt, ist in Segmente unterbrochen, die die Steuergates von 8 aufeinanderfolgenden Speichertransistoren mit variabler Schwelle oder ein Byte 27 miteinander koppeln. Diese Datenorganisation erfordert die Verwendung einer zusätzlichen Byteansteuer-Spaltenleitung 13 und eines Byteansteuertransistors 17 für jedes Byte von Speicherzellen, so dass durch die Byteansteuer-Spaltenleitungen und die Byteansteuertransistoren nur ein Leseleitungssegment und dadurch nur ein Byte während der Programmierung einzeln angesteuert werden kann. Der Byteansteuertransistor 17 erfordert eine relativ große Siliziumfläche. Außerdem erfordern EEPROMs mit allen Leistungsmerkmalen gewöhnlich eine gewisse Art Fehlerkorrekturimplementierung, die, um ein verlorenes Bit eines 8-Bit-Datenworts zu erkennen und wiederherzustellen, 4 Paritätsbits erfordert, mit einer Vergrößerung der Kernspeicherfläche von etwa 50%. Die vorstehend dargelegten Architektureigenschaften von herkömmlichen EEPROMs mit allen Leistungsmerkmalen haben bisher ihre Dichten auf ein Megabit begrenzt.
Das Aufkommen von Flash-EEPROMs bot einige Antworten-auf die mit EEPROMs mit allen Leistungsmerkmalen verbundenen Dichteprobleme. Flash-EEPROMs verwenden einen oder zwei Transistoren pro Speicherzelle, aber umfassen keine Byteansteuer-Spaltenleitungen und Byteansteuertransistoren.
Auf diese Weise erreichen Flash-EEPROMs eine kompaktere Konstruktion als EEPROMs mit allen Leistungsmerkmalen, aber sie sind nicht byteprogrammierbar. Flash-EEPROMs haben minimale Schreibeinheiten, die aus Blöcken oder Sektoren von Speicherzellen bestehen. Typischerweise umfassen diese Blöcke eine oder mehrere Zeilen der Speichermatrix. Flash-EEPROMs gruppieren ihre Spalten nach Ausgängen und nicht nach Byte. Das heißt, alle Bits 0 aller Worte sind benachbart. Flash-EEPROMs beseitigen somit die Byteansteuerleitungen und die Byteansteuertransistoren von EEPROMs mit allen Leistungsmerkmalen und können dadurch höhere Dichten erreichen. Die großen Speicherblöcke von Flash-EEPROMs begrenzen jedoch die Lebensdauer des gesamten Chips. Um ein Byte eines Speicherblocks neu zu programmieren, muss der gesamte Block zuerst in einen temporären Haltespeicher, gewöhnlich einen Cache, gelesen werden, das fragliche Byte wird dann innerhalb des Haltecaches aufbereitet, der gesamte Flash-Speicherblock erfährt einen Löschzyklus, bevor die Daten im Haltecache in denselben Flash-Speicherblock zurückgeschrieben werden können, wobei somit viele Speicherzellen unnötigen Lösch/Schreib-Zyklen unterzogen werden und vom verfügbaren Systemcacheplatz schlechten Gebrauch gemacht wird. Außerdem kann der Bedarf für das unnötige Löschen/Schreiben von zusätzlichen Bytes die mittlere Programmierzeit eines Flash-Chips verlängern, wenn nur einige Bytes auf einmal eine Neuprogrammierung benötigen.
Einige Bauelemente des Standes der Technik haben danach gestrebt, einen Kompromiss zwischen EEPROMs mit allen Leistungsmerkmalen und Flash-EEPROMs zu finden. Das US-Pat. Nr. 4 949 309, Rao, bietet einen Chip mit sowohl mit allen Leistungsmerkmalen versehenen als auch Flash-Lösch-Programmierbetriebsarten. Diese Konstruktion beseitigt den Ansteuertransistor von herkömmlichen EEPROM-Speicherzellen im Austausch gegen ein komplizierteres Wortleitungs-Decodierschema, behält jedoch die Byteansteuerleitungen und die Byteansteuertransistoren bei und integriert eine zusätzliche Volumenlöschleitung und einen Volumenlöschtransistor für jedes Paar von Wortleitungen. Das US-Pat. Nr. 5 191 556, Radjy, offenbart ein Verfahren zum Verringern der Größe eines Flash-Speicherblocks auf eine einzelne Speicherseite, eine Zeile von Speicherzellen. Das US-Pat. Nr. 5 317 535, Talreja erörtert eine Methode zum Vergrößern des Datenformats von EEPROMs von 8 Bits auf 16 Bits. Das US-Pat. Nr. 5 353 248, Gupta, beschreibt einen SRAM mit einem Reserve-Flash-Speicher mit gleicher Größe auf dem gleichen Chip. Dies vereinfacht die Programmierung, macht jedoch keinen effizienten Gebrauch vom Flash-Speicher. Das US-Pat. Nr. 5 359 569, Fujita et al., vereinfacht die Programmierung eines Flash-Speichers vom Standpunkt des Benutzers durch Integrieren eines Cache-Speichers und einer Steuereinheit zum Verwalten des Zugriffs auf mehrere Flash-Komponenten auf der Computerplatinenebene.
Es ist eine Aufgabe dieser Erfindung, einen EEPROM mit dem Merkmal voller Funktionalität bereitzustellen, welcher in der Lage ist, hohe Dichten zu erzielen, während die Anzahl von beanspruchenden Programmier- und Löschzyklen, die eine Speicherzelle durchmacht, verringert wird.
Offenbarung der Erfindung
Die vorliegende Erfindung ist in Anspruch 1 definiert. Spezielle Ausführungsbeispiele der Erfindung sind in den abhängigen Ansprüchen dargelegt.
Die vorliegende Erfindung stellt eine neue interne Architektur für löschbare Sektor-EEPROMs in Konfigurationen mit allen Merkmalen bereit. Eine Speichermatrix solcher EEPROMs ist in Speicherseiten unterteilt, wobei jede Speicherseite ferner in eine Vielzahl von selektiv löschbaren Seitensektoren unterteilt ist. Jeder Seitensektor enthält eine Vielzahl von individuell leseadressierbaren Mehrbyte-Datenworten. Der Seitensektor ist die kleinste programmieradressierbare Dateneinheit. Die Verwendung von Seitensektoren verringert die Anzahl von nicht ausgewählten Datenbytes innerhalb einer Speicherseite, die einen Lösch- und Programmierzyklus durchmachen muss, wenn ein anderes Byte innerhalb derselben Speicherseite umprogrammiert werden muss. Ferner benötigt man nur eine Ansteuerleitung und ein Ansteuerbauelement pro Mehrwort-Seitensektor im Gegensatz zu EEPROMs mit allen Merkmalen, die eine Ansteuerleitung und ein Ansteuerbauelement für jedes Byte von Speicherzellen erfordern. Man organisiert die Bits innerhalb eines Seitensektors auch nach dem Ausgang, wobei alle Spalten des Bits 0 innerhalb desselben Seitensektors benachbart sind, und nicht nach dem Byte wie in EEPROMs des Standes der Technik mit allen Merkmalen, bei denen die Bits 0 bis 7 eines Bytes benachbart sein müssen.
Speicher des Standes der Technik, die eine Fehlerkorrekturcode-, ECC, Einheit verwenden, korrigieren typischerweise mindestens ein Bit pro Byte. Die vorliegende Erfindung verwendet eine ECC-Einheit, um ein Bit pro Mehrbyte-Datenwort zu korrigieren, wodurch die Anzahl von ECC-Bits pro Datenbyte verringert wird. Außerdem beinhaltet die Erfindung die automatische Auffrischung, die für den Benutzer transparent ist, eines beliebigen Speicherworts, das die Verwendung der ECC-Einheit zum Wiederherstellen irgendeines falsch gelesenen Datenbits erfordert.
Die Erfindung beinhaltet eine Gruppe von Speichern, um die Aktivierung einer Seitensektor-Leseleitung zu steuern. Dies macht es möglich, eine hohe Spannung an die Leseleitung anzulegen, während eine niedrige Spannung auf der Wortleitung aufrechterhalten wird.
Die Architektur der Erfindung ist in der Lage, gleichzeitig irgendeinen oder alle der Seitensektoren innerhalb einer Speicherseite, die physikalisch einer Speicherkernzeile entspricht, zu programmieren und zu löschen. Dies wird durch das Hinzufügen eines platineninternen Schreibcaches mit niedriger Spannung erzielt, der als Puffer zwischen dem Benutzer und dem Hauptspeicherkern wirkt. Dies verbessert die Durchschreibzeit, da der Benutzer schnell aufeinanderfolgende Datenworte in den Cache schreiben kann. Der Schreibcache weist eine Mehrbyte-Wortorganisation auf, die mit der Mehrbyte-Wortorganisation des EEPROM-Speicherkerns in Beziehung steht. Er weist eine Größe gleich einer Speicherseite des Speicherkerns auf, aber wandelt die Daten im Strom von der Byteebene in die Mehrbyte-Wortebene um. Der Schreibcache nimmt Daten vom Benutzer in Byteform an und verfolgt alle neuen Daten durch die Verwendung von Bytekennzeichen. Wenn der Benutzer die Eingabe von neuen Daten beendet hat, legt die letzte zwischengespeicherte Zeilenadresse, die hohen Adressbits, der neu eingegebenen Daten die Kernspeicherseite, d. h. Zeile, die den eingegebenen Adressen entspricht, fest. Der Schreibcache nimmt dann mit einer Mehrbytewort-Geschwindigkeit durch eine ECC-Einheit alle vorherigen Daten von der ausgewählten Speicherkernzeile im Cachespeicher an, was sicherstellt, dass die neu eingegebenen Daten nicht mit den aus dem Speicherkern gelesenen alten Daten überschrieben werden. Durch die Verwendung von Seitensektorkennzeichen und/oder des ECC-Fehlersignals ERR stellt das Bauelement dann nur diejenigen Seitensektoren innerhalb des Schreibcaches wieder her, die neue Daten empfangen haben oder die ECC-Einheit benötigten, um verlorene Daten wiederherzustellen. Der Schreibcache weist folglich Byte- sowie Mehrbyte-Datenwort- Schreibadressierbarkeit und Mehrbyte-Datenwort-Leseadressierbarkeit auf.
Kurzbeschreibung der Zeichnungen
1 ist eine schematische Transistorebenenansicht eines Teils einer Kernmatrix mit EEPROMs mit allen Leistungsmerkmalen des Standes der Technik.
2 ist eine schematische Transistorebenenansicht eines Teils eines flashartigen EEPROM-Kerns, der in Einklang mit der vorliegenden Erfindung organisiert ist.
3 ist eine schematische Blockdiagrammansicht des EEPROM-Bauelements der vorliegenden Erfindung, das einen wie in 2 organisierten Speicherkern und eine periphere Logik beinhaltet, die einen Schreibzugriff auf diesen Kern mit allen Leistungsmerkmalen vorsieht.
4A–4C sind ein Betriebsablaufplan einer Schreibzustandsmaschine im Einklang mit der vorliegenden Erfindung.
Beste Art zur Ausführung der Erfindung
Mit Bezug auf 2 unterteilt eine für die EEPROM-Architektur der vorliegenden Erfindung spezifische Speicherkernorganisation eine Speicherseite, d. h. alle Speicherzellen innerhalb einer Zeile, in 2, 4 oder mehr Seitensektoren 33. Jede Speicherzelle umfasst einen Zellenansteuertransistor 22, der mit einem Speichertransistor 24 mit variabler Schwelle in Reihe geschaltet ist. Die bevorzugte EEPROM-Architektur verwendet eine interne 16-Bit- oder 32-Bit-Datenwort-Architektur, während eine externe 8-Bit-Byte-Lese/Schreib-Zugriffsmöglichkeit aufrechterhalten wird. Die neue Kernorganisation gruppiert die Bitleitungen nicht nach Byte oder Wort, sondern nach Seitensektoren 33, wobei jeder Seitensektor 33 aus mehreren Datenworten besteht, so dass keine Byteansteuerleitungen und Byteansteuertransistoren mehr verwendet werden. Statt dessen verwendet die neue Architektur eine Seitensektor-Ansteuerleitung 37 und ein Seitensektor-Ansteuerbauelement, das als Ansteuerzwischenspeicher für jeden Seitensektor 33 implementiert ist und somit die Verwendung von Ansteuertransistoren vom Verarmungstyp verringert oder beseitigt. Alternativ kann das vorher dargelegte Seitensektor-Ansteuerbauelement als Ansteuertransistor 40 implementiert werden, wie in 2 gezeigt. Die Datenbits innerhalb jedes Seitensektors 33 werden nach Rang angeordnet, wobei Bits mit gleichem Rang zu Blöcken zusammengruppiert werden. Im Gegensatz zum Stand der Technik, der Bits nach Byte gruppierte, so dass jede Gruppe von Bits aus einem Bit mit Rang 0, einem Bit mit Rang 1, einem Bit mit Rang 2 und so weiter bis zu einem Bit mit Rang 7 bestehen würde. Wenn jeder Seitensektor 33 bei der vorliegenden Erfindung aus zweiunddreißig 16-Bit-Worten besteht, dann wird jeder Seitensektor 33 in sechzehn Bitleitungsblöcke 31 unterteilt, wobei jeder Bitleitungsblock aus 32 Bits mit gleichem Rang besteht. Alle Bits mit Rang 0 innerhalb eines Seitensektors 33 werden beispielsweise benachbart innerhalb des Bitleitungsblocks 0, 31, gruppiert, alle Bits mit Rang 1 innerhalb desselben Seitensektors 33 werden benachbart im Bitleitungsblock 1, der nicht dargestellt ist, gruppiert, und so weiter bis zum Bitleitungsblock 15, 35, im Fall einer 16 Bit breiten Wortorganisation.
Mit Bezug auf 3 verwendet die neue EEPROM-Architektur auch einen ECC-Mechanismus 73 auf Hammingcode-Basis, um irgendeinen Bitfehler pro Wort, das 2, 4 oder mehr Bytes lang ist, der während eines Lesezugriffs auf den Speicherkern aufgetreten sein könnte, zu erkennen und automatisch zu korrigieren. Die Verwendung einer Mehrbyte-Datenarchitektur verringert die Siliziumfläche erheblich, da, je breiter das Wort ist, desto kleiner das Verhältnis zwischen den ECC-Paritätsbits und den Datenbits ist. Das Korrigieren von 1 Bit eines 8-Bit-Datenworts erfordert beispielsweise 4 Paritätsbits mit einer Bitbreiten-Steigerung von 50% pro Datenwort, ein 16-Bit-Datenwort erfordert 5 Paritätsbits mit einer Steigerung von 31% und ein 32-Bit-Datenwort erfordert 6 Paritätsbits mit einer Steigerung von nur 19%.
Die vorliegende Erfindung weist eine interne Datenarchitektur auf, die nach Mehrbyteworten angeordnet ist, aber sie steht mit einem Systembenutzer in Bytes in Verbindung. Wie in 3 dargestellt, führt die Schaltung der vorliegenden Erfindung dies durch eine Reihe von Multiplexschaltungen 75, die auswählen, welches Byte eines Mehrbyteworts zum Systembenutzer ausgesandt wird, und durch eine Demultiplexschaltung 79 zum Annehmen von Bytegröße-Daten, die vom Systembenutzer eingeladen werden, und durch eine Mehrfach-Schreibtakt-Implementierung des Schreibcaches 83 durch, wobei fortlaufende Bytegröße-Datenstücke in ein Mehrbyte-Datenwort gruppiert werden. Der Schreibcache 83 ist die Größe von einer Kernspeicherseite und ist als SRAM zusammen mit all seiner erforderlichen Steuerlogik implementiert, wie z. B. einer endlichen Zustandsmaschine und Zähler, um einen Zurücklesezyklus einer gesamten Speicherseite während eines Lösch/Schreib-Zyklus durchzuführen, wie nachstehend erläutert.
Die Programmierung besteht aus drei Zyklen; einem Ladezyklus, einem Zurücklesezyklus und einem Zurückledezyklus. Der Programmierzyklus beginnt mit einem vom Benutzer gesteuerten Ladezyklus, während dessen der Systembenutzer neue Daten in den Schreibcache 83 lädt. Wie bei EEPROMs des Standes der Technik liefert der Benutzer typischerweise den Ladetakt über den WE%-Stift, wenn CE% auf einem niedrigen Pegel gehalten wird. Alternativ könnte der Ladetakt über den CE%-Stift geliefert werden, wenn der WE%-Stift auf einem niedrigen Pegel gehalten wird. Bei jedem Ladezyklus wird das entsprechende Bytekennzeichen der ausgewählten Byteadresse aktiviert. Es sind 2, 4 oder mehr Bytekennzeichen pro Mehrbytewort vorhanden, aber der Schreibcache ist byteschreibadressierbar. Der externe WE%-Takt steuert einen Befehlsdecodierer an, der nicht dargestellt ist und der als Schnittstelle dient, die Befehlsbetriebsarten vom Systembenutzer in Steuersignale für eine Schreibzustandsmaschine WSM 77 umsetzt. Die Schreibzustandsmaschine 77 steuert wiederum die verschiedenen Lese- und Schreibstufen eines Programmierund Löschzyklus sowie die Spannungen und Zeitsteuerungen, die erforderlich sind, um eine Zelle angemessen zu programmieren und zu löschen, wie nachstehend erläutert. Wie bei Speicherladevorgängen des Standes der Technik endet der Ladezyklus mit einem Zeitüberwachungsprotokoll.
Obwohl EEPROMs des Standes der Technik einen Befehlsdecodierer aufweisen, um dem Systembenutzer einen Zugriff auf die internen Funktionsbetriebsarten des Chips zu bieten, begrenzen EEPROMs des Standes der Technik den Zugriff des Systembenutzers auf nur einige Benutzerbetriebsarten. Die neue EEPROM-Architektur erweitert die Verwendung dieses Befehlsdecodierers, um dem Systembenutzer die Steuerung aller Benutzerbetriebsarten und Testbetriebsarten zu gewähren. Der Chip besitzt ein 8-Bit-Betriebsartenregister, das der Systembenutzer mit einem ID-Byte der gewünschten Befehlsbetriebsart über ein Software-Schreibschutzprotokoll unter Verwendung einer vorbestimmten zweckgebundenen Sequenz laden kann. Das Betriebsartregister wird vom Befehlsdecodierer gelesen, der die entsprechenden Steuersignale zur WSM 77 zur Implementierung überträgt.
Im Anschluss an den Ladezyklus wird die Programmiersteuerung an die WSM 77 übertragen und sie beginnt durch Einleiten des Zurücklesezyklus. Während des Zurücklesezyklus beginnt die WSM 77 auf der Basis der Seitenadresse, die am Ende des Ladezyklus zwischengespeichert wird, Daten aus der entsprechenden Kernspeicherseite, die durch eine Wortleitung 57 festgelegt wird, in den Schreibcache 83 zu lesen. Die Cachebytekennzeichen 85 werden verwendet, um sicherzustellen, dass keine neuen Daten, die vom Systembenutzer eingegeben werden, mit den existierenden Daten, die aus dem Speicherkern ausgelesen werden, überschrieben werden. Während des Zurücklesezyklus einer Kernspeicherseite überwacht die WSM 77 ein Fehlersignal ERR 111, das von der ECC-Einheit 73 kommt, um festzustellen, ob die ECC 73 wenigstens ein Datenwort korrigiert hat. Wenn die ECC 73 tatsächlich ein Datenwort korrigiert hat, dann setzt die WSM 77, selbst wenn der Benutzer keine neuen Daten in den Schreibcache 83 geladen hat, ein entsprechendes Programmierseitensektor-Kennzeichen 47–50 und geht zum Programmieren des korrigierten Seitensektors über, der durch eine der Seitensektor-Leseleitungen 99–102 festgelegt wird, wodurch dieser Seitensektor aufgefrischt wird. In dieser Weise wird die Datenhaltefähigkeit des Chips erweitert. Wenn die Kernspeicherseite einmal in den Schreibcache 83 geschrieben wurde, leitet die WSM 77 eine Löschphase ein, während der die Seitensektoren, die durch eine entsprechende Seitensektor-Leseleitung 99–102 festgelegt werden, deren Seitensektorkennzeichen 47–50 aktiviert ist, gelöscht werden. Auf diese Weise werden nur die Kernspeicher-Seitensektoren, die neue geladene Daten empfangen haben oder die erforderten, dass die ECC- 73 Einheit verlorene Daten wiedergewinnt, gelöscht. Daher aktualisiert der Chip nur die Seitensektoren, die mindestens eine der folgenden Bedingungen erfüllen: (1) Der Benutzer hat mindestens ein neues Byte in den entsprechenden Seitensektor des Schreibcache 83 geladen; (2) während des Zurücklesezyklus verwendete die Übertragung eines Seitensektors vom Speicherkern in den Schreibcache 83 die ECC 73, um mindestens einen Fehler zu korrigieren. Wenn keiner der Seitensektoren irgendeine der vorher angegebenen Bedingungen erfüllt, bricht der Chip den Programmierzyklus insgesamt ab. Wenn jedoch eine der Bedingungen erfüllt ist, programmiert der Chip nur die ausgewählten Seitensektoren neu, wobei somit unnötige Beanspruchung an der Kernspeicherseite vermieden wird und folglich die Haltbarkeit des EEPROM im Vergleich zu Haltbarkeitsniveaus von Flash-EEPROMs des Standes der Technik verbessert wird.
Die WSM 77 beginnt nun den Zurückladezyklus, während dessen sie die Daten vom Schreibcache 83 in die Seitensektoren 43-46 mit hoher Spannung zur Vorbereitung auf die Programmierung der entsprechenden Kernspeicher-Seitensektoren überträgt. Während des Zurückladezyklus erzeugt die ECC-Einheit 73 neue Paritätsbits für jedes Datenwort im Schreibcache und sendet die neuen Paritätsbits zu den Seitensektoren 43–46 mit hoher Spannung, damit sie zusammen mit den Daten aus dem Schreibcache in den Speicherkern geschrieben werden. Sobald die WSM 77 das Laden der Seitensektoren 43–46 mit hoher Spannung beendet, legt sie eine hohe Programmierspannung nur an jene Seitensektoren an, in die geschrieben werden soll, wie durch die vorher angegebenen Bedingungen festgelegt. Wenn die Programmierung vollständig ist, überträgt die WSM 77 die Steuerung zurück an die Schaltung zur Adressenübergangserkennung ATD, die nicht dargestellt ist und die den Übergang einer Adresse verwendet, um den internen Takt der Speicherkomponente mit dem externen Takt des Systems zu synchronisieren, so dass der Chip die normale Lesebetriebsart wieder annehmen kann.
Mit Bezug auf 3 ist der Speicherkern gemäß der Speicherseitensegmentierung aufgeteilt. Eine Wortleitung 57, die vom X-Ansteuercodierer 55 kommt, legt eine Speicherseite fest und ist mit allen Wortleitungs-Zwischenspeichergruppen 51–54 und Speichersektoren 59–62 gekoppelt. Jeder Speichersektor 59–62 besteht aus einer Mehrzahl von Speichersektoren, wobei jeder Seitensektor einzeln durch eine Seitensektor-Leseleitung 99–102 festgelegt wird. Eine Wortleitungs-Zwischenspeichergruppe 51–54 ist nur mit ihrem entsprechenden Speichersektor 59–62 über ihre eigene Seitensektor-Leseleitung 99–102 gekoppelt. Die Wortleitungs-Zwischenspeichergruppe "0" 51 ist beispielsweise nur mit den Seitensektoren innerhalb des Speichersektors "0" 59 über ihre Seitensektor-Leseleitungen 99 gekoppelt. Bei der normalen Programmierung kann eine beliebige Kombination von Wortleitungs-Zwischenspeichergruppen 51–54 aktiv sein und dadurch die Seitensektor-Leseleitung des ausgewählten Seitensektors auf die interne hohe Programmierspannung anheben. Der Byteansteuertransistor einer Architektur mit EEPROMs mit allen Leistungsmerkmalen des Standes der Technik wurde durch einen Sektoransteuer-Zwischenspeicher ersetzt, der durch die Seitensektorkennzeichen 47–50 und durch die angesteuerten Wortleitungs-Zwischenspeichergruppen 51–54 angesteuert wird.
Oberhalb des Speicherkerns befinden sich die Seitensektoren 43–46 mit hoher Spannung, eine Zeile von Zwischenspeichern, die die Bitleitungen selektiv auf den internen hohen Spannungspegel anheben können.
Unterhalb des Speicherkerns befindet sich die neue Architektur, die entwickelt ist, um den Datenweg zu steuern, der während eines normalen Lesezyklus, eines Zurücklesezyklus, eines Ladezyklus und eines Zurückladezyklus erforderlich ist. Die Architektur kann durch Erörtern des Datenweges eines normalen Lesezyklus und eines Programmierbefehls am besten erläutert werden.
Während eines Lesezyklus, der durch die ATD-Schaltung, die nicht dargestellt ist, gesteuert wird, werden Daten durch Leseverstärker 67 und 69 über aktive Y-Ansteuer-Durchgangstransistoren 63–66 gelesen. Die Datenbits werden durch die Leseverstärker 67 gelesen und die Paritätsbits werden durch die Leseverstärker 69 gelesen. Wenn die Lesezeit vorbei ist, schaltet das Haupttaktsignal "MOLK" 91 auf einen niedrigen Pegel und speichert ein gesamtes Wort, Daten plus Paritätsbits, in einem Master-Zwischenspeicherregister 71. Spätestens mit dem Beginn des MOLK-Übergangs von einem hohen auf einen niedrigen Pegel beginnt die Matrix der ECC 73, die durch die Master-Zwischenspeicherregister-Ausgänge an diese übergebenen Rohdaten auszuwerten. Das Nebentaktsignal "SCLK" 93, das zu MOLK phasenverschoben ist, schaltet auf einen hohen Pegel und lässt die ECC-Ausgangssignale in das Slave-Zwischenspeicher-Multiplexerregister 75. Dieses Register nimmt das korrigierte Datenwort von den ECC-Ausgängen an und wählt nur ein Byte aus dem Mehrbyte-Datenwort unter Verwendung der niedrigstwertigen Adressenbits 95 A0 für ein 16 Bit breites Wort oder A1 und A0 für ein 32 Bit breites Datenwort aus. Die Ausgangssignale aus dem Slave-Zwischenspeicher-Multiplexerregister steuern direkt die Chipausgabepuffer 78 an, die zusätzlich ihre Freigabe vom OE%-Stift erhalten. Bei der nächsten Adressänderung, die von der ATD-Schaltung festgestellt wird, schaltet SCLK auf einen niedrigen Pegel, wobei somit eine gesteuerte Haltezeit für alte Daten gleich der Lesezeit der neuen Daten vorgesehen wird. MOLK schaltet auf einen hohen Pegel, um die Leseverstärker 67 und 69 ihre neuen Ausgangssignale in das Master-Zwischenspeicherregister laufen zu lassen.
Die internen Taktsignale MOLK und SCLK werden von einer Schaltung zur Adressenübergangserkennung ATD, die nicht dargestellt ist und die den Chiplesezyklus mit dem Systemtakt synchronisiert, erzeugt. Sie schützt auch den Chip gegen das Rauschen des internen Leistungsverbindungsbusses, das von den hohen Ausgangsschaltströmen erzeugt wird.
Der Programmierbefehl beginnt mit einem vom Benutzer gesteuerten Ladezyklus, während dessen Eingangsdaten vom Systembenutzer in einen SRAM-Schreibcache 83 mit niedriger Spannung geladen werden, anstatt dass sie wie im Stand der Technik direkt in eine Seite mit hoher Spannung geladen werden. Der Schreibcache 83 ist nach Worten 84 plus Bytekennzeichen 85 organisiert, ist jedoch byteschreibbar, so dass, wenn der Benutzer Daten in Bytes eingibt, ein Eingangsdemultiplexer 79 an den Schreibcache das entsprechende Byte übergibt, wie durch die niedrigeren Adressenbits 95 festgelegt, um in einem Mehrbytewort angeordnet zu werden. Der Schreibcache unterscheidet vom Benutzer eingegebene neue Daten von alten Daten, die aus dem Speicherkern ausgelesen werden, durch Zuordnen eines neunten Bits, Bytekennzeichens, jedem Byte eines Worts. Am Beginn eines Ladezyklus werden beispielsweise alle Bytekennzeichen gesetzt, was bedeutet, dass in diesem Moment alle Daten im Schreibcache Abfall sind und durch Daten aus dem Kernspeicher ersetzt werden können, wenn der Zurücklesezyklus eingeleitet wird. Bei jedem Ladezugriff, der vom Systembenutzer durchgeführt wird, wird das Bytekennzeichen, das der ausgewählten Byteadresse innerhalb der Seite entspricht, zurückgesetzt, so dass diese Adressen nicht während des Zurücklesezyklus vom Kernspeicher eingeschrieben werden. Somit enthält der Schreibcache 83 die neuen geladenen Daten, wenn der Zurückladezyklus eingeleitet wird, und der Schreibcache 83 beginnt, zur Vorbereitung auf das Schreiben in den Kernspeicher seinen Inhalt in die Seitensektoren 43–46 mit hoher Spannung zu laden.
Jede Wortleitungs-Zwischenspeichergruppe 51–54 weist ihr eigenes Seitensektorkennzeichen 47–50 auf. Am Beginn eines Ladezyklus werden alle Seitensektorkennzeichen 47–50 zurückgesetzt, was bedeutet, dass keine Wortleitungs-Zwischenspeichergruppe 51–54 und folglich kein Seitensektor freigegeben ist. Wenn mindestens ein Byte in einen Seitensektor des Schreibcache 83 geladen wird, wird das entsprechende Seitensektorkennzeichen 47–50 gesetzt, wodurch die Wortleitungs-Zwischenspeichergruppe freigegeben wird, die den entsprechenden Kernspeicher-Seitensektor steuert, wie durch eine Seitensektor-Leseleitung 99–102 festgelegt. Der Ladezyklus wird wie im Stand der Technik durch ein Zeitüberwachungsdauerprotokoll beendet.
Von diesem Moment an gehört die Programmiersteuerung zur Schreibzustandsmaschine 77. Die WSM weist die Fähigkeit auf, die internen Wortadressenbits anzusteuern, um den Schreibcache 83 und die ausgewählte Kernspeicherseite über die Y-Anssteuer-Durchgangstransistoren 63–66 abzutasten. 4A–4C zeigen einen Betriebsablaufplan der WSM mit dem Befehlspfad, der unter verschiedenen Befehlsbetriebsarten genommen wird. Für eine Programmierbefehlsbetriebsart im Anschluss an die Ladezyklus-Zeitüberwachungsdauer leitet die WSM einen Zurücklesezyklus ein. Jeder Wortleseschritt im Zurücklesezyklus weist wie nachstehend beschrieben 4 Phasen auf.
Phase 1: Die SRAM-Spalten werden mit etwa VCC/2 abgeglichen. Genau während dieser Abgleichszeit kann die WSM 77 die Wortadressen ändern, ohne den SRAM-Inhalt zu stören. Bei einer aktualisierten Wortadresse wird auf den Kern von den Datenleseverstärkern 67 und von den Paritätsleseverstärkern 69 zugegriffen und alte Rohdaten plus Paritätsbits werden an die ECC-Schaltung 73 übergeben.
Phase 2: Wenn die ECC 73 die Fehlerkorrektur vollendet hat, weist sie an ihren Ausgängen gültige Daten auf und setzt ein Fehlersignal ERR 111, wenn die Rohdaten korrigiert werden mussten. Gleichzeitig speichert der SRAM die Bytekennzeichen an seinen Ausgängen und hält sie bis zum Schritt des nächsten Worts gespeichert.
Phase 3: Das Zurücklese- RB Gatter 81 verbindet die Ausgänge der ECC 73 mit den Eingängen des Schreibcaches 83, während die WSM 77 die Bytekennzeichen auswertet.
Phase 4: Jedes Byte in einem Wort weist sein eigenes SRAM-Schreibtaktsignal auf, das nicht dargestellt ist und das von der WSM 77 nur dann kommt, wenn das entsprechende Bytekennzeichen als während der vorherigen Phase gesetzt gelesen wurde. Wenn das Bytekennzeichen als zurückgesetzt gelesen wurde, was bedeutet, dass diese Stelle neu geladene Daten enthält, empfängt der Schreibcache-SRAM keinen Schreibtakt für das entsprechende Byte, so dass die neuen geladenen Daten im Schreibcache bewahrt werden.
Während des gesamten Zurücklesezyklus überwacht die WSM 77 das ECC-Fehlersignal ERR 111, wie in der Phase 2 von 4A gezeigt. Wenn ein Wort mit der Verwendung der ECC 73 für dessen Korrektur zurückgelesen wird, wird das Signal ERR 111 gesetzt und die WSM setzt das Seitensektorkennzeichen 47–50 der entsprechenden Wortleitungs-Zwischenspeichergruppe 51–54, wenn es nicht bereits vom Ladezyklus gesetzt wurde.
Die WSM 77 beginnt nun ein chipinternes Hochspannungspumpen, das nicht dargestellt ist, und leitet dann die Löschphase ein. Nur die Wortleitungs-Zwischenspeichergruppen 51–54 mit gesetzten Seitensektorkennzeichen 47–50 empfangen die Löschspannungen. Die entsprechenden Kernspeicher-Seitensektoren werden gelöscht. Die WSM 77 ruft auch den chipinternen Zeitgeber auf, der nicht dargestellt ist, um diese Löschphase zu beenden. Am Ende der Löschzeit führt die WSM 77 eine Löschwiederherstellung durch, d. h. entlädt die hohe Spannung auf den angesteuerten Leseleitungs-Sektorsegmenten.
Als nächstes beginnt die WSM 77 den Zurückladezyklus. Wiederum tastet sie den Wortadressenraum ab und wieder weist jeder Wortladeschritt 4 Phasen auf, wie nachstehend definiert.
Phase 1: Die SRAM-Spalten werden mit etwa VCC/2 abgeglichen. Genau während dieser Abgleichszeit kann die WSM die Wortadressen ändern, ohne den SRAM-Inhalt zu stören.
Phase 2: Die SRAM-Leseverstärker, die nicht dargestellt sind, lesen die neuen Daten, die bis zum Schritt für das nächste Wort an den SRAM-Ausgängen 87 gespeichert bleiben.
Phase 3: Die ECC 73 wird in die Paritätserzeugungsbetriebsart geschaltet und ihre Eingänge werden mit den SRAM-Ausgängen 87 über den Datenbus 107 verbunden. Diese Multiplexfunktion wird vom Master-Zwischenspeicherregister 71 geliefert, das duale Eingänge aufweist, die vom Zurücklesesignal RB 103 und vom Zurückladesignal LB 104 gesteuert werden. Sowohl RB als auch LB werden durch die WSM gesteuert. Am Ende von Phase 3 sind die Ausgangsparitätsbits 89 der ECC 73 bereit und übergeben die gültige neue Paritätsinformation an den Bus 109, damit sie zusammen mit den SRAM-Datenbits 87 geschrieben wird.
Phase 4: Die SRAM-Ausgangspuffer 87 steuern den Bus 107 an und die ECC-Paritätsausgangspuffer 89 steuern den Bus 109 an, was das neue Wort über die entsprechenden Y-Ansteuer-Durchgangstransistoren 63–66 und Kernbitleitungen in die Seitensektoren 43–46 mit hoher Spannung schreibt.
Die WSM 77 leitet die Schreibphase ein. Wiederum senden nur Wortleitungs-Zwischenspeichergruppen 51–54 mit gesetzten Seitensektorkennzeichen 47–50 eine hohe Programmierspannung auf ihre Seitensektor-Leseleitung 99–102. Innerhalb jedes aktiven Speichersektors 59–62 erhalten nur die Bitleitungen mit gesetzten Seitenzwischenspeichern mit hoher Spannung tatsächlich die hohe Spannung und schreiben somit in die Speicherzellen in der angesteuerten Kernzeile. Die angesteuerte Wortleitung 57 erhält auch die hohe Spannung.
Die WSM 77 ruft den chipinternen Zeitgeber auf, um diese Schreibphase zu beenden. Am Ende der Schreibzeit führt die WSM 77 eine Bitleitungswiederherstellung, d. h. entlädt die hohe Spannung auf den angesteuerten Bitleitungen, und dann eine Wortleitungswiederherstellung durch. Die WSM 77 entlädt nun die chipinterne Pumpe für hohe Spannung und übergibt nach dem Austritt die Chipsteuerung an die ATD-Schaltung, so dass der Chip die Lesebetriebsart wieder annehmen kann.
Die Schaltung der vorliegenden Erfindung implementiert auch unterbrechbare Ladezyklen durch Einführen von 3 neuen Bits in das Verfahren des Standes der Technik zum Abfragen des Schreibzustands einer WSM 77. Am Beginn eines Ladezyklus werden alle 3 neuen Zustandsbits zurückgesetzt und werden an verschiedenen Punkten während eines Schreibzyklus gesetzt, wie nachstehend beschrieben.
Bit: LADEZEITÜBERWACHUNGSWARNUNG – Wird gesetzt, nachdem 75% der gesamten Zeitüberwachungsdauer eines Ladezyklus abgelaufen sind, und bleibt bis zum Austritt der WSM gesetzt.
BIT: LÖSCHEN AKTIV – Wird während der Zurücklese- und der Löschphase gesetzt.
BIT: SCHREIBEN AKTIV – Wird während der Zurücklade- und der Schreibphase gesetzt.
Ein typischer unterbrechbarer Ladezyklus würde diesem Ablauf folgen:
Teil 1: Das Benutzersystem leitet einen Schreibcache-Löschplus Nur-Lade-Zyklus durch Laden einer Betriebsart-ID ein, die den Schreibcache-SRAM löscht und dem Chip mitteilt, bei der Vollendung des Ladezyklus nicht mit der Kernaktualisierung fortzufahren. Wenn während dieses Ladezyklus eine Unterbrechungsanforderung höherer Priorität erscheint, kann das Benutzersystem die Unterbrechungsanforderung sicher gewähren und diesen Ladezyklus verschieben. Beim Verlassen des anderen Prozesses sollte das Benutzersystem die Zustandsabfragefähigkeit wie folgt verwenden:

– Prüfen, ob das Zustandsänderungsbit noch aktiv ist, was bedeutet, dass die WSM noch aktiv ist, durch aufeinanderfolgende Lesezyklen an derselben Adresse. Wenn das Zustandsänderungsbit seinen Zustand ändert, dann sollte das Benutzersystem das Bit LADEZEITÜBERWACHUNGSWARNUNG prüfen. Wenn es noch zurückgesetzt ist, dann hat das Benutzersystem noch mindestens 25% der gesamten Ladezyklus-Zeitüberwachungsdauer, um das Laden von Daten zu beenden, und kann somit den Ladezyklus sicher wieder aufnehmen. Wenn das Zustandsänderungsbit seinen Zustand ändert, aber das Bit LADEZEITÜBERWRCHUNGSWARNUNG bereits gesetzt ist, dann sollte das Benutzersystem den Chip das Zeitüberwachungsintervall beenden lassen und versuchen, das Laden wieder aufzunehmen, nachdem das Zustandsänderungsbit die Zustandsänderung beendet, was anzeigt, dass die WSM nicht mehr aktiv ist.
– Wenn das Zustandsänderungsbit nicht mehr aktiv ist, dann kann das Benutzersystem mit Teil 2 fortfahren.

Teil 2: Ein Nur-Laden sollte als Betriebsart-ID geladen werden, um den Ladezyklus mit der Unterbrechungsfähigkeit fortzusetzen. Der von der Zustandsabfrage vorgesehene Quittungsaustausch sollte wie vorstehend beschrieben verwendet werden.
Teil 3: Nach Beendung des Ladezyklus, d. h. wenn trotz aller Unterbrechungen das Benutzersystem es geschafft hat, alle neuen Bytes in der ausgewählten Seite zu laden, oder wenn das Benutzersystem alle Unterbrechungen höherer Priorität deaktivieren kann, kann dem Chip eine Endlade- plus Programmierbetriebsart-ID gegeben werden, um ihn den Kern mit den neuen Daten aktualisieren zu lassen, die in den Schreibcache geladen werden.
Das Endladen kann tatsächlich leer sein. Der Chip beobachtet das reguläre Ladezyklus-Zeitüberwachungsintervall und fährt mit der Programmierung fort. Genau deshalb, weil der Endladezyklus leer sein kann, kann die Endlade-Betriebsart unterbrochen werden. Da der Chip den chipinternen Zeitgeber verwendet, um die Ladezeitüberwachung zu zählen, verhindert eine Unterbrechung nicht, dass der Chip in die Programmierung eintritt. Tatsächlich kann das Benutzersystem unmittelbar nach dem Geben der Endlade- plus Programmierbetriebsart-ID fortfahren, einem anderen Prozess zu dienen.

Claims

Elektrisch löschbarer, programmierbarer Festwertspeicher, EEPROM, mit: einem Hauptspeicherkern, der aus einer Vielzahl von Speicherzellen besteht, die in einer Matrix von Zeilen und Spalten angeordnet sind, wobei die Speicherzellen ferner in eine Vielzahl von Speichereinheiten (31, 35) gruppiert sind, wobei jede Speichereinheit einen Datenwortabschnitt und einen Paritätsbitabschnitt umfasst; einem Datenbus (107) zum Zugreifen auf den Datenwortabschnitt einer Speichereinheit (31, 35); einem Paritätsbus (109) zum Zugreifen auf den Paritätsbitabschnitt einer Speichereinheit (31, 35), wobei der EEPROM-Speicher gekennzeichnet ist durch: einen Hauptzwischenspeicher (71) zum selektiven Einspeichern des Datenbusses (107) und des Paritätsbusses (109); eine Fehlerkorrektur-Steuereinheit (ECC, 73) zum Empfangen des eingespeicherten Datenbusses und Paritätsbusses (109) vom Hauptzwischenspeicher (71), wobei die Fehlerkorrektur-Steuereinheit (73) selektiv eines von entweder einem korrigierten Datenwort entsprechend dem Paritätsbitabschnitt oder ansonsten einem neuen Satz von Paritätsbits entsprechend dem Datenwortabschnitt erzeugt; ein Ausgangsdaten-Leitwegmittel (79) zum selektiven Leiten des korrigierten Datenworts von der Fehlerkorrektur-Steuereinheit (73) zu einem Satz von Eingangs/Ausgangs-Anschlussleitungen; und einen Schreibcache (83) mit einem Ausgabemittel, das mit dem Datenbus (107) gekoppelt ist, und wobei der Schreibcache (83) selektiv das korrigierte Datenwort von der Fehlerkorrektur-Steuereinheit (73) empfängt.
Speicher nach Anspruch 1, wobei jeder Datenwortabschnitt aus einem Mehrbyte-Datenwort besteht und ein Verhältnis des Paritätsbit-Zählwerts zum Mehrbyte-Datenwort-Bitzählwert unterhalb 50% liegt.
Speicher nach Anspruch 1 oder 2, wobei der Speicherkern ferner in individuell löschbare und programmierbare Unterseitensektoren (33) mit einer Vielzahl der Speichereinheiten (31, 35) unterteilt ist, wobei jeder Unterseitensektor (33) durch eine Sektoransteuerleitung festgelegt wird, die über ein Sektoransteuerbauelement (40) mit einer Sektorleseleitung (99–101) gekoppelt ist, die wiederum mit allen Speichereinheiten (31, 35) innerhalb eines Unterseitensektors (33) gekoppelt ist, wobei jeder Unterseitensektor durch das Sektoransteuerbauelement (40) individuell adressierbar ist, wobei jeder Unterseitensektor (33) ein ganzzahliger Teiler einer Speicherseite ist.
Speicher nach Anspruch 2 oder 3, wobei die Eingangs/Ausgangs-Anschlussleitungen zu einer einzelnen Bytegrößeneinheit gruppiert sind und das Ausgangsleitwegmittel (79) nacheinander jedes Byte eines korrigierten Datenworts von der Fehlerkorrektur-Steuereinheit (73) zur einzelnen Bytegrößeneinheit von Eingangs/Ausgangs-Anschlussleitungen leitet.
Speicher nach Anspruch 3, welcher ferner eine Seite hoher Spannung zum Übertragen von Programmier- und Löschspannungspegeln zu jeder Speichereinheit (31, 35) der Unterseitensektoren (33) umfasst, wobei die Seite hoher Spannung (43–46) in unabhängige und selektiv aktivierte Bereiche hoher Spannung unterteilt ist, wobei jeder Seitenbereich hoher Spannung die gleiche Größe aufweist wie ein separater Unterseitensektor (33) und diesem entspricht.
Speicher nach einem der vorangehenden Ansprüche, welcher ferner einen Paritätsbit-Leitwegtreiber (89) zum selektiven Koppeln des neuen Satzes von Paritätsbits von der Fehlerkorrektur-Steuereinheit (73) mit dem Paritätsbus (109) umfasst.
Speicher nach Anspruch 1, wobei der Schreibcache (83) kleiner ist als der Hauptspeicherkern und in einer Vielzahl von Dateneinheiten mit Ein-Byte-Größe angeordnet ist.
Speicher nach den Ansprüchen 2 und 7, wobei der Schreibcache (83) ein Mittel zum Annehmen eines separaten Schreibsteuersignals für jedes Datenbyte aufweist.
Speicher nach Anspruch 7, welcher ferner ein Eingangsdaten-Leitwegmittel zum Empfangen von Bytegrößen-Eingangssignalen von den Eingangs/Ausgangs-Anschlussleitungen, zum Anordnen der Bytegrößen-Eingangssignale in ein Dateneingangswort mit einer Größe gleich einem Datenwortabschnitt einer Speichereinheit (31, 35) und zum sequentiellen Speichern jedes Bytes des Dateneingangsworts im Cache umfasst.
Speicher nach Anspruch 9, wobei der Schreibcache (83) ferner Cachekennzeichenbits umfasst, wobei selektive Cachekennzeichenbits als Reaktion darauf, dass Daten im Schreibcache (83) gespeichert werden, aktiviert werden.
Speicher nach Anspruch 10, welcher ferner eine Schreibzustandsmaschine (77) umfasst, die zum Überwachen der Fehlerkorrektur-Steuereinheit (73) gekoppelt ist, und wobei die Schreibzustandsmaschine (77) ein Kennzeichenbit im Schreibcache (83) als Reaktion darauf, dass die Fehlerkorrektur-Steuereinheit (73) ein korrigiertes Datenwort erzeugt, aktiviert.