DE69718134T2 - Verfahren zur Herstellung einer hochintegrierten Schaltung - Google Patents

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DE69718134T2
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    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • G06F30/33Design verification, e.g. functional simulation or model checking

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer hochintegrierten Schaltung und, im besonderen, einen Verzögerungszeitberechnungsprozeß, der bei einem Logiksimulationsprozeß bei der Konstruktion von LSI-Schaltungen auszuführen ist.
  • Einhergehend mit dem Fortschritt auf dem Gebiet der Halbleiterfeinschaltungsherstellungstechnik in den letzten Jahren ist bei LSI-Schaltungen eine höhere Integration zu verzeichnen. Als Resultat ist es jetzt möglich, Systemfunktionen in einem Chip zu inkorporieren. Zum Beispiel ist jetzt ein Funktionsmakro, das bislang als ein Chip konstruiert worden ist, zusammen mit anderen Logikschaltungen in einem Chip inkorporiert. Solch ein Funktionsmakro hat Funktionen wie ein Chip, der eine CPU, Multiplizierer, Mikrocomputerperipherien, etc., enthält. Ein gewöhnliches Funktionsmakro ist eine relativ große Schaltung mit einer Vielzahl von Zellen und Speichern, die Gatter und Flipflops umfassen.
  • Viele Funktionsmakros, die für die LSI-Schaltungsindustrie standardisiert sind, stehen zur Verfügung. Die Funktionsmakros enthalten Funktionsmakros, die durch Hersteller von LSI-Schaltungen einmalig konstruiert werden, und Funktionsmakros, die durch verschiedene Konstruktionsfirmen konstruiert und auf dem Markt verkauft werden. Diese Funktionsmakros sind jetzt so eine Art Blackbox, die Benutzer für zufriedenstellend befinden, falls sie gewünschte Funktionen ausführen, ohne sich mit ihren internen strukturellen Details zu befassen.
  • Die Funktionsmakros, die als Blackbox verfügbar sind, haben jedoch zu dem neuen Problem geführt, daß Verzögerungszeitberechnungen bei einem Logiksimulationsprozeß, der bei der Konstruktion von LSI-Schaltungen erforderlich ist, nicht akkurat vorgenommen werden können. Speziell umfaßt die LSI-Schaltungsherstellungsprozedur vor allem einen Prozeß zum Konstruieren einer LSI-Schaltung und zum Bestätigen ihrer Operation durch einen Logiksimulationsprozeß, einen Prozeß zum Konstruieren eines konkreten LSI-Maskenmusters und einen Prozeß zum Herstellen eines Halbleiterwafers unter Verwendung des LSI-Maskenmusters, um LSI-Chips zu produzieren.
  • Der Logiksimulationsprozeß ist ein unerläßlicher Prozeß, um den Prozeß zum Herstellen eines Halbleiterwafers, dessen Ausführung äußerst kostspielig ist, effektiv zu machen. Bei dem Logiksimulationsprozeß werden Logikoperationen von Zellen und Makros in einem Chip bestätigt. Genauer gesagt, Verzögerungszeiten der Zellen und Makros, die zu Schaltungen verbunden sind, werden berechnet, und ihre Logikoperationen werden auf der Basis der berechneten Verzögerungszeiten simuliert und bestätigt.
  • Es ist schwierig, die Verzögerungszeit eines Funktionsmakros zu berechnen, das als Blackbox zu Verfügung steht. Ein Funktionsmakro, das selbst groß ist, hat eine interne Basisverzögerungszeit, die im wesentlichen bestimmt wird, wenn das Funktionsmakro konstruiert wird. Die Verzögerungszeit einer Eingangsstufe des Funktionsmakros schwankt jedoch in Abhängigkeit von der Anstiegsrate eines Signals, das einem Eingangsanschluß des Funktionsmakros eingegeben wird, und die Verzögerungszeit einer Ausgangsstufe des Funktionsmakros schwankt in Abhängigkeit von der Kapazität einer Last, die mit einem Ausgangsanschluß des Funktionsmakros verbunden ist. Diese Verzögerungszeitschwankungen werden verursacht durch Verzögerungszeiten von Zellen, die von der Anstiegsrate des eingegebenen Signals abhängen, von der Anstiegsrate eines ausgegebenen Signals, durch Verzögerungszeiten von Zwischenverbindungen und durch Verzögerungszeiten auf Grund von verschiedenen Pegeln zum Bestimmen der Verzögerung von Signalen, die früher nicht berücksichtigt worden sind, aber auf Grund von feineren Schaltungsschemata beach tet werden müssen. Die Verzögerungszeitschwankungen sind eng damit verbunden, daß Funktionsmakros in Chips inkorporiert sind.
  • Falls die Verzögerungszeitschwankungen akkurat berechnet und zu der internen Basisverzögerungszeit hinzuaddiert werden, ist es dann möglich, die gesamte Verzögerungszeit des Makros in dem Chip akkurat zu berechnen. Die Eingangsstufe eines Makros, das als Blackbox verfügbar ist, hat jedoch eine Schaltungskonfiguration, die sich von Makro zu Makro zu unterscheidet, und seine Ausgangsstufe hat auch eine Schaltungskonfiguration, die sich von Makro zu Makro unterscheidet. Wenn eine Logikschaltung unter Verwendung von handelsüblichen Makros konstruiert wird, ist es daher keine leichte Aufgabe, ihre Verzögerungszeiten mit Genauigkeit zu berechnen.
  • US 5 515 291 offenbart ein Verfahren zum Berechnen einer Verzögerungszeit, die benötigt wird, um ein Signal von einem Eingangsabschnitt zu einem Ausgangsabschnitt eines Logikfunktionsblocks zu übertragen. Dieses Verfahren enthält das Berechnen einer konzentrierten RC-Konstante eines Verdrahtungsabschnittes der Ausgangsseite des Logikfunktionsblocks.
  • US 5 274 568 offenbart ein Verfahren zum Herstellen einer LSI-Schaltungsvorrichtung gemäß der Präambel des beiliegenden Anspruchs 1. Die Verzögerung durch eine Logikzelle wird vor dem Herstellen einer integrierten Schaltung, die die Zelle enthält, approximiert, indem die Verzögerungszeit durch die Zelle emuliert wird. Die Emulation enthält das Bestimmen eines Verzögerungsbasisfaktors, wodurch die Verzögerungszeit der ansteigenden oder abfallenden Flanke eines Signals durch die Logikzelle approximiert wird; das Berechnen eines Flankenverzögerungskorrekturfaktors im wesentlichen auf der Basis der Anstiegsrate des Signals, das auf ein Eingangs-Pin der Zelle angewendet wird; und das Addieren des Flankenverzögerungsbasisfaktors zu einem entsprechenden Flankenverzögerungskorrekturfaktor.
  • Die Patentkurzfassungen von Japan, Bd. 015, Nr. 018 (E-1023), 16. Januar 1991, & JP 02 265268 A (NEC CORP), 30. Oktober 1990, offenbaren ein Verfahren zum Konstruieren eines sequentiellen Logiknetzes nur unter Verwendung einer CAD-Bibliothek als Mikrozelle durch Installieren von Datenverzögerungsschaltungen an dem Dateneingangsanschluß und/oder Datenausgangsanschluß einer Flipflop-Schaltung.
  • Die Patentkurzfassungen von Japan, Bd. 017, Nr. 253 (E-1367), 19. Mai 1993, & JP 04 372169 A (MITSUBISHI ELECTRIC CORP), 25. Dezember 1992, offenbaren ein Verfahren zum Eliminieren eines Zeitlagenfehlers, der nach dem Anordnen und Verdrahten von Zellen in einer Master-Slice-LSI erzeugt wird. Makrozellen umfassen jeweils ein Flipflop und ein Verzögerungselement, wobei die jeweiligen Verzögerungselemente verschiedene Verzögerungswerte haben. Die Makrozellen sind jedoch jeweils aus derselben Anzahl von Basiszellen gebildet und haben Eingangs-/Ausgangsanschlüsse an vorbestimmten Positionen.
  • Die Patentkurzfassungen von Japan, Bd. 095, Nr. 004, 31. Mai 1995, und JP 07 014927A (TOSHIBA MICRO ELECTRON KK), 17. Januar 1995, offenbaren ein automatisches Verdrahtungsanordnungs-CAD-System, das eine Standardzellenanordnung und einen Verdrahtungsweg zwischen den Standardzellen bestimmt, und eine Verzögerungszeitberechnungsvorrichtung zum Berechnen einer Signalwegverzögerungszeit in dem bestimmten Signalweg. Ein Standard zur Begrenzung hinsichtlich der Verzögerungszeit wird durch das CAD-System bestimmt, und falls dieser durch die berechnete Verzögerungszeit nicht erfüllt wird, werden Verzögerungszellen, je nach Bedarf, in den Signalweg eingefügt, in ihm ausgetauscht oder aus ihm gelöscht.
  • Eine Ausführungsform der vorliegenden Erfindung kann ein Verfahren zum Herstellen einer hochintegrierten Schaltungsvorrichtung vorsehen, das effektiv auf einem Prozeß zum Modellieren eines Makros als Blackbox basiert, damit ein Schaltungskonstrukteur die Verzögerungszeit des Makros akkurat berechnen kann.
  • Gemäß der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer hochintegrierten Schaltungsvorrichtung vorgesehen, die eine Logikschaltung zum Ausführen von gewünschten Funktionen hat, das die folgenden Schritte umfaßt: Erzeugen von Logikbibliotheksdaten bezüglich eines Makros, das einen Makrokern mit einer Vielzahl von internen Zellen, Eingangs- und Ausgangsanschlüssen und einer vorbestimmten Funktion enthält und bei dem einige der Anschlüsse mit den internen Zellen des Makrokerns direkt verbunden sind und einige der Anschlüsse mit den internen Zellen des Makrokerns über eine Zwischenverbindung verbunden sind, die eine Verzögerung hat; Konstruieren der Logikschaltung, um die gewünschten Funktionen auszuführen, unter Verwendung des Makros und einer Vielzahl von makroexternen Zellen, welche externen Zellen mit Eingangs- und Ausgangsanschlüssen des Makros verbunden sind, um mit den Eingangs- und Ausgangsanschlüssen des Makrokerns verbunden zu sein; Berechnen einer Verzögerungszeit des Makros bezüglich der konstruierten Logikschaltung; und Vornehmen einer Logiksimulation an der konstruierten Logikschaltung auf der Basis der berechneten Verzögerungszeit; gekennzeichnet durch: das Hinzufügen, bei dem Erzeugungsschritt, von zum Ausführen der gewünschten Funktionen nichtbenötigten Grenzzellen, die in der Nähe von Eingangs- und Ausgangsanschlüssen des Makrokerns positioniert sind, wobei die Logikbibliotheksdaten Verzögerungs charakteristikdaten der Grenzzellen enthalten, die als Attributdaten für Eingangs- und Ausgangsanschlüsse des Makros gegeben sind; das Verbinden, bei dem Konstruktionsschritt, der externen Zellen mit den Eingangs- und Ausgangsanschlüssen des Makrokerns durch die Grenzzellen; und das Berechnen, bei dem Berechnungsschritt, der Verzögerungszeit des Makros auf der Basis der Verzögerungscharakteristikdaten der Grenzzellen.
  • Die Verzögerungscharakteristikdaten können Daten von Verzögerungszeitcharakteristiken umfassen, die von der Anstiegsrate eines Eingangssignals abhängen. Die Daten von Verzögerungszeitcharakteristiken können einen Charakteristikparameter umfassen, der erforderlich ist, um die Verzögerungszeit zu berechnen, oder Verzögerungszeitcharakteristiken, die einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit von einer von der Vielzahl von internen Zellen entsprechen, die mit dem Eingangsanschluß verbunden ist, und einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit des Makrokerns.
  • Die Verzögerungscharakteristikdaten können Daten eines Ausgangstreibervermögens umfassen. Im besonderen können sie Daten der Anstiegsrate eines Ausgangssignals umfassen, die von der Anstiegsrate eines Eingangssignals und von einer Lastkapazität abhängen, und eine Verzögerungszeit, die von der Anstiegsrate des Eingangssignals und von der Lastkapazität abhängt. Andererseits können diese Daten Verzögerungszeitcharakteristiken umfassen, die einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit von einer der internen Zellen entsprechen, die mit dem Ausgangsanschluß verbunden ist, und einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit des Makrokerns.
  • Als Beispiel wird nun Bezug auf die beiliegenden Zeichnungen genommen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Flußdiagramm eines Operationsablaufs eines LSI-Herstellungsprozesses;
  • 2 ist ein Blockdiagramm eines LSI-Konstruktionssystems;
  • 3(a) und 3(b) sind Diagramme, die die Verzögerungszeit einer Zelle in Abhängigkeit von der Anstiegsrate eines eingegebenen Signals und einer Ausgangskapazität darstellen;
  • 4 ist ein Schaltungsdiagramm, das eine Verzögerungszeit darstellt, die durch Zwischenverbindungen verursacht wird;
  • 5 ist ein Blockdiagramm, das Verzögerungszeitfehler an den Übergängen zwischen Zellen und einem mit ihnen verbundenen Makro darstellt;
  • 6 ist ein Blockdiagramm, das Probleme darstellt, die durch die Inkorporation eines Makros in einem LSI-Chip verursacht werden;
  • 7 ist ein Blockdiagramm, das ein Makro zeigt, das unter Verwendung der vorliegenden Erfindung modelliert wird;
  • 8 ist ein Flußdiagramm eines Prozesses zum Erzeugen einer Logikbibliothek;
  • 9 ist ein Blockdiagramm, das eine Makroschaltung als Beispiel zeigt;
  • 10 ist ein Blockdiagramm, das einen LSI-Chip als Beispiel zeigt;
  • 11(a) bis 11(c) sind Diagramme, die extrahierte Charakteristiken einer Grenzzelle darstellen;
  • 12(a) und 12(b) sind Diagramme, die Entscheidungspegel zum Bestimmen einer Zellenverzögerungszeit und einer Makroverzögerungszeit darstellen;
  • 13(a) und 13(b) sind Diagramme, die Entscheidungspegel zum Bestimmen von Grenzzellenverzögerungszeiten darstellen; und
  • 14 zeigt als Beispiel eine Datenstruktur in einer Logikbibliothek.
  • 1 zeigt einen Operationsablauf eines LSI-Herstellungsprozesses. Gemäß dem in 1 gezeigten LSI-Herstellungsprozeß wird bei Schritt S1 die Logikschaltung einer herzustellenden LSI-Schaltung konstruiert. Bei Schritt S1 wird eine Vielzahl von Typen von Zellen und Makros aus einer Logikbibliothek angeordnet und verbunden, um die Logikschaltung zu konstruieren. Dann werden bei Schritt S2 Verzögerungszeiten in der konstruierten Logikschaltung berechnet. Die Verzögerungszeiten werden gewöhnlich durch einen Computer entsprechend einem Werkzeug berechnet, das als Verzögerungszeitberechnungsprogramm bekannt ist. Zum Berechnen der Verzögerungszeiten werden aus der Logikbibliothek Verzögerungscharakteristiken der Zellen und Makros der Logikschaltung oder Parameter für die Berechnung der Verzögerungszeit entnommen und verwendet. Zum Beispiel wird eine Eingangssignalanstiegsrate berechnet, die von dem Ausgangstreibervermögen von einer vorhergehenden Zelle oder einem Makro abhängt, und die Verzögerungszeit einer Zelle oder eines Makros wird aus der Eingangssignalanstiegsrate und den obigen Verzögerungscharakteristiken bestimmt.
  • Nachdem die Verzögerungszeiten berechnet sind, wird bei Schritt S3 eine Logiksimulation der Logikschaltung auf der Basis der berechneten Verzögerungszeit ausgeführt. Die Logiksimulation wird gemäß einem Simulationsprogramm ausgeführt. Bei der Logiksimulation wird ein Testmuster verwendet, das ein Eingangsmuster umfaßt, das durch die Person erzeugt wurde, die die Logikschaltung konstruiert hat, und ein entsprechendes Ausgangsmuster, das erwartet wird. Bei der Logiksimulation wird geprüft, ob die Logikschaltung erwartete Logikoperationen ausführt oder nicht, unter der Annahme, daß die Zellen und Makros mit den Verzögerungszeiten arbeiten, die bei Schritt S2 bestimmt wurden, d. h., ob ein Muster, das bezüglich des Eingangsmusters ausgegeben wird, mit dem erwarteten Ausgangsmuster übereinstimmt oder nicht.
  • Falls die Logikschaltung die Logikprüfung bei Schritt S3 besteht, wird dann bei Schritt S4 ein spezifisches Chip-Layout gemäß den Layoutmustern der Zellen und Makros erzeugt. Danach werden bei Schritt S5 aus dem Chip-Layout akkurate Widerstands- und Kapazitätswerte extrahiert. Auf der Basis der Widerstands- und Kapazitätswerte werden bei Schritt S6 wieder Verzögerungszeiten berechnet, und dann wird bei Schritt S7 eine Logiksimulation an der Logikschaltung ausgeführt. Die Schritte S6, S7 werden ausgeführt, um eine akkurate Operationsprüfung auf der Basis des Chip-Layouts vorzunehmen. Nachdem die Logikschaltung die Verriegelungs-(Logik)-Prüfung bei Schritt S7 besteht, wird bei Schritt S8 eine LSI-Schaltung hergestellt.
  • Bei der Herstellung von LSI-Schaltungen ist es erforderlich, wie oben beschrieben, Charakteristiken von Zellen und Makros zu extrahieren, die Logikschaltungen bilden, insbesondere Charakteristiken und Parameter, die zum Berechnen von Verzögerungszeiten erforderlich sind, und Charakteristiken und Parameter, die für Logiksimulationen erforderlich sind, und die extrahierten Charakteristiken und Parameter als Logikbibliothek zu speichern. Die Logikbibliothek wird bei Schritt S9 erzeugt. Das Testmuster, das bei Schritt S3 verwendet wird, wird bei Schritt S10 erzeugt.
  • 2 zeigt ein LSI-Konstruktionssystem in Blockform. Das LSI-Konstruktionssystem hat, wie in 2 gezeigt, eine CPU 10, mit der verschiedene Dateien 1116 zugänglich verbunden sind. Die Dateien 1116 umfassen eine Datei 11, die die Logikbibliothek enthält, eine Datei 12, die eine physikalische Bibliothek von Schaltungsmustern von Zellen und Makros enthält, eine Bibliothek 13 von Daten von einer konstruierten Logikschaltung, eine Datei 14 von Testmustern und eine Datei 15 von Layoutdaten, die erzeugt werden, indem ein Schaltungsmuster von der physikalischen Bibliothek auf Daten von einer konstruierten Logikschaltung angewendet wird.
  • Das LSI-Konstruktionssystem hat auch eine Konstruktionswerkzeugdatei 16, die mit der CPU 10 und den Dateien 11 16 verbunden ist. Die Konstruktionswerkzeugdatei 16 enthält Konstruktionswerkzeuge, die ein Charakterisierungsprogramm zum Extrahieren von Charakteristiken von Zellen und Makros und Parametern enthalten, ein Weganalysewerkzeug zum Bestimmen von Verzögerungszeiten von Wegen wie etwa Makros, ein Verzögerungszeitberechnungsprogramm, ein Logiksimulationsprogramm, ein Layoutprogramm und ein Programm zum Extrahieren von Widerstands- und Kapazitätswerten aus einem Chip-Layout.
  • Unten werden Aspekte beschrieben, die bei der Berechnung von Verzögerungszeiten angesichts der Schaltungsintegration mit höheren Dichten zu berücksichtigen sind, und ferner Aspekte, die bei der Inkorporation eines Makros in einer Schaltung aus gewöhnlichen Zellen zu berücksichtigen sind.
  • 3A und 3B stellen die Verzögerungszeit von einer Zelle in Abhängigkeit von der Anstiegsrate eines eingegebenen Signals und einer Ausgangskapazität dar. Die Abhängigkeit der Verzögerungszeit von der Anstiegsrate eines eingegebenen Signals muß bei der Berechnung von Verzögerungszei ten auf Grund von Fortschritten auf dem Gebiet der Feinschaltungsherstellungstechnik berücksichtigt werden. In 3A werden eingegebene Signale Tsin1, Tsin2, Tsin3, die verschiedene Anstiegsflanken haben, auf einen Eingangsanschluß 21 einer Zelle 20 angewendet, und eine Lastkapazität CL ist mit einem Ausgangsanschluß 22 der Zelle 20 verbunden. Die Anstiegsrate eines eingegebenen Signals ist eine Zeit, die das eingegebene Signal benötigt, um auf einen gewissen Pegel anzusteigen. Falls ein Eingangssignal scharf ansteigt, ist seine Anstiegsrate kleiner, und falls eine Eingabe langsam ansteigt, ist deren Anstiegsrate größer.
  • 3B zeigt Verzögerungszeiten Tpd der Zelle 20 bezüglich der eingegebenen Signale Tsin1, Tsin2, Tsin3. Wenn die Lastkapazität CL zunimmt, die mit dem Ausgangsanschluß 22 verbunden ist, nehmen auch die Verzögerungszeiten Tpd zu. Bei den verschiedenen Anstiegsraten von eingegebenen Signalen erreichen die Pegel der eingegebenen Signale eine Schwelle Vt, bei der ein Transistor in der Zelle 20 reversiert (umgeschaltet) wird, zu verschiedenen Zeiten. Wenn das eingegebene Signal langsam ansteigt, dauert ein unvollendeter EIN-Zustand eines Treibertransistors in der Zelle länger, wodurch die Verzögerungszeitkurven relativ unscharf werden, wie bei 23 in 3B gezeigt. Wenn die Lastkapazität zunimmt, dauert das unvollendete Stadium des Treibertransistors länger und wird die Verzögerungszeit Tpd bei dem eingegebenen Signal Tsin3 mit einer relativ großen Anstiegsrate größer. Wenn die Lastkapazität weiter zunimmt, ist die Verzögerungszeit zu dem Kapazitätswert einfach proportional. Die Charakteristiken, die in 3B gezeigt sind, schwanken in Abhängigkeit von der Zelle.
  • Bei der Zelle 20, die in einer Logikschaltung inkorporiert ist, wird die Anstiegsrate eines Signals, das dem Eingangsanschluß der Zelle 20 eingegeben wird, auf der Basis des Treibervermögens einer vorhergehenden Zelle und der Bedingung von Schaltungsverbindungen bestimmt, und die Verzögerungszeit der Zelle schwankt in Abhängigkeit von der Anstiegsrate des eingegebenen Signals. Dies gilt auch bei der Lastkapazität. Die Charakteristiken der Zelle 20 erfordern, daß Parameter oder Verzögerungszeitcharakteristiken, wie sie in 3B gezeigt sind, die zum Berechnen von ihren Verzögerungszeiten nötig sind, für jeden Eingangs-/Ausgangsweg im voraus bestimmt und registriert werden. Die Parameter können zum Beispiel Werte α sein, die unten angegeben sind, und es ist möglich, Verzögerungszeiten zu berechnen, wenn solche Werte α gegeben sind. α1 = (T02 – T01)/(Tsin2 – Tsin1) α2 = (T03 – T02)/(Tsin3 – Tsin2)
  • Die Verzögerungszeitcharakteristiken, die in 33 gezeigt sind, können durch eine Tabelle von Daten dargestellt werden, die die Werte von Punkten in 33 angeben.
  • 4 stellt eine Verzögerungszeit Tline dar, die durch Zwischenverbindungen verursacht wird. Da die Feinschaltungsherstellungstechnik fortgeschritten ist, werden Schaltungselemente mit höheren Dichten in einen Chip gepackt und haben Zwischenverbindungen kleinere Breiten, mit den Resultaten, daß die Zwischenverbindungen einen Bereich einnehmen, der einen größeren Anteil im Vergleich zu dem Bereich von Zellen ausmacht, und daß Verzögerungszeiten, die durch die Zwischenverbindungen verursacht werden, verhältnismäßig nicht vernachlässigt werden können. Eine Verzögerungszeit, die durch Zwischenverbindungen verursacht wird, wird proportional zu Widerständen R und parasitären Kapazitäten C der Zwischenverbindungen größer, wie in 4 gezeigt.
  • 5 stellt Verzögerungszeitfehler an den Übergängen zwischen Zellen und einem mit ihnen verbundenen Makro dar. Die Zellen 26, 27 und ein Makro 30 sind, wie in 5 gezeigt, in einem LSI-Chip 100 miteinander verbunden. Die Verzögerungszeiten von verschiedenen handelsüblichen Makros, die durch verschiedene Hersteller hergestellt werden, sind auf der Basis von Verzögerungsentscheidungssignalpegeln definiert, die für die Hersteller einzigartig sind. Wenn die Zellen 26, 27 und das Makro 30 miteinander verbunden sind, wie in 5 gezeigt, können sich Verzögerungsentscheidungssignalpegel Vt der Zellen 26, 27 und des Makros 30 voneinander unterscheiden, wodurch Verzögerungszeitfehler herbeigeführt werden.
  • Die Verzögerungszeit von einer Zelle oder einem Makro ist als Zeitperiode definiert, nachdem ein darauf angewendetes Eingangssignal einen vorbestimmten Entscheidungspegel Vt erreicht, bis ein dadurch erzeugtes Ausgangssignal denselben Entscheidungspegel Vt erreicht. Zum Beispiel wird angenommen, daß ein Entscheidungspegel Vt1 von jeder der Zellen 26, 27 als etwa 20% von einer H-Pegel-Spannung definiert ist und ein Entscheidungspegel Vt2 des Makros 30 als etwa 50% von der H-Pegel-Spannung definiert ist. Dann wird zwischen der Zelle 26 und einem Eingangsanschluß IN des Makros 30 eine Zeit Δt1 zwischen den Entscheidungspegeln Vt1, Vt2 eines Signals 24 von der Verzögerungszeit weggelassen, und zwischen einem Ausgangsanschluß OUT des Makros 30 und der Zelle 27 wird eine Zeit Δt2 zwischen den Entscheidungspegeln Vt1, Vt2 eines Signals 25 zu der Verzögerungszeit hinzuaddiert.
  • Da die Anstiegsrate des Signals 24, das dem Eingangsanschluß IN des Makros 30 eingegeben wird, und die Anstiegsrate des Signals 25, das der Zelle 27 eingegeben wird, in Abhängigkeit von dem Wert einer damit verbundenen Lastkapa zität und dem Treibervermögen einer vorhergehenden Stufe schwanken, können sich diese Anstiegsraten nicht einfach gegenseitig unterdrücken. Falls die Verzögerungszeit des Makros 30 durch einen Entscheidungspegel definiert ist, der sich von dem Entscheidungspegel der Zellen 26, 27 unterscheidet, können dann deshalb die Zeiten Δt1, Δt2 in die Berechnung einer Verzögerungszeit nicht akkurat einbezogen werden, und die berechnete Verzögerungszeit wird ungenau.
  • 6 stellt Probleme dar, die durch die Inkorporation eines Makros in einem LSI-Chip verursacht werden. In 6 sind die Zellen A, B, C und ein Makro 30 in einem LSI-Chip 100 miteinander verbunden. Zum Inkorporieren des Makros 30 in dem LSI-Chip 100 ist es erforderlich, nicht nur die interne Basisverzögerungszeit des Makros 30 zu berücksichtigen, sondern auch Verzögerungszeiten, die von den Anstiegsraten von eingegebenen Signalen an jeweiligen Eingangsanschlüssen MA, MB abhängen, eine Verzögerungszeit auf Grund einer Lastkapazität CL, die mit einem Ausgangsanschluß MX verbunden ist, und eine Verzögerungszeit auf Grund von Zwischenverbindungen. Einmal eingegebene Signale werden in dem Makro 30 gepuffert, in dem Makro 30 um eine feststehende Verzögerungszeit verzögert, und daher kann die feststehende Verzögerungszeit als interne Basisverzögerungszeit unveränderlich registriert sein. Die Verzögerungszeiten, die von den Anstiegsraten der eingegebenen Signale an den Eingangsanschlüssen abhängen, die Verzögerungszeit auf Grund der Lastkapazität CL an den Ausgangsanschlüssen und die Verzögerungszeit auf Grund der Zwischenverbindungen sind variable Elemente, die von Schaltungen außerhalb des Makros 30 abhängen. Die Anstiegsraten der eingegebenen Signale, die auf die Eingangsanschlüsse MA, MB angewendet werden, und die Lastkapazität CL, die mit dem Ausgangsanschluß MX verbunden ist, sind Faktoren, die nur bei der Konstruktion der Logikschaltung bestimmt werden können.
  • In 6 sind interne Schaltungen des Makros 30 als Blackbox als Beispiel gezeigt. Die internen Schaltungen des Makros 30, wie sie in 6 gezeigt sind, werden unten analysiert. Erstens sind Zellen O, P mit dem Eingangsanschluß MA verbunden. Deshalb muß bestimmt werden, ob Parameter einer Verzögerungszeit oder Verzögerungscharakteristiken, die gemäß der Anstiegsrate des Eingangssignals bestimmt werden, der Zelle O oder der Zelle P zuzuordnen sind. Parameter oder Verzögerungscharakteristiken zur Berechnung einer Verzögerungszeit an dem Eingangsanschluß MA müssen als Attributdaten des Makros gegeben sein, die in der Logikbibliothek registriert sind. Bezüglich des Eingangsanschlusses MA, der in 6 gezeigt ist, ist es jedoch nicht möglich zu bestimmen, ob Parameter oder Verzögerungscharakteristiken der Zelle O oder der Zelle P zuzuordnen sind. Falls Parameter einer der Zellen O, P zugeordnet werden, wird dann die Verzögerungszeit eines Weges zu der anderen Zelle ungenau.
  • Zweitens muß bezüglich des Eingangsanschlusses MB, da eine Zwischenverbindung TlineB, die sich zu einer Zelle Q in einer Anfangsstufe des Makros 30 erstreckt, lang ist, die Verzögerung der Zwischenverbindung TlineB als Attributdaten gegeben sein. Die Verzögerung der Zwischenverbindung TlineB ist jedoch für eine Zelle S unnötig und als Parameter, der für den Eingangsanschluß MB anzugeben ist, unpassend.
  • Drittens muß dann, falls eine Zwischenverbindung TlineR zwischen dem Ausgangsanschluß MX und einer Zelle R in einer letzten Stufe lang ist, des weiteren die Verzögerung der Zwischenverbindung TlineR als Attributdaten des Ausgangsanschlusses MX gegeben sein. Falls sich viertens Ent scheidungspegel beim Bestimmen der Verzögerungszeiten der Zellen A, B, C und des Makros 30 voneinander unterscheiden, wie oben beschrieben, müssen dann die Verzögerungszeiten auf Grund von solchen nichtentsprechenden Entscheidungspegeln eingestellt werden, wie in 5 gezeigt.
  • Wenn ein Makro in Form von einer Blackbox in einem LSI-Chip zu inkorporieren ist, müssen dann Attributdaten, die zum Berechnen von Verzögerungszeiten benötigt werden, für Eingangs- und Ausgangsanschlüsse des Makros ungeachtet der internen Schaltungsdetails des Makros gegeben sein, wie es oben bezüglich der vier Beispiele beschrieben wurde. Es ist jedoch schwierig, wie oben erläutert, Attributdaten korrekt anzugeben.
  • 7 zeigt in Blockform ein Makro, das unter Verwendung der vorliegenden Erfindung modelliert wird. Das Makro 30, das in 6 gezeigt ist, wird als Makrokern 35 inkorporiert, wie in 7 gezeigt, und der Makrokern 35 und die Grenzzellen 31, 32, 33, die mit Eingangsanschlüssen 36, 37 und einem Ausgangsanschluß 38 des Makrokerns 35 verbunden sind, bilden gemeinsam ein Makro 34, das zusammen mit den Zellen A, B, C in einem LSI-Chip 100 inkorporiert ist. Zum Registrieren des Makros 34 in der Logikbibliothek wird das Makro 30 (6) als Makrokern 35 behandelt, und das Makro 34 mit den Grenzzellen 31, 32, 33, die als Eingangserststufenzellen und als Ausgangsendstufenzelle hinzugefügt sind, wird registriert. Die Grenzzellen 31, 32, 33 sind in der Nähe von Eingangsanschlüssen MA, MB und einem Ausgangsanschluß MX des Makros 34 angeordnet, so daß es nicht erforderlich sein wird, Verzögerungszeiten auf Grund der Längen von Zwischenverbindungen in den Eingangs- und Ausgangsstufen zu berücksichtigen, wie oben erläutert.
  • Die in 7 gezeigte Anordnung bietet verschiedene Vorteile. Durch das Hinzufügen der Grenzzellen in der Nähe der Eingangsanschlüsse MA, MB und des Ausgangsanschlusses MX und das Registrieren des Makros 34 sind erstens die Eingangsanschlüsse des Makros 34 und die Grenzzellen in einer Eins-zu-Eins-Entsprechung miteinander verbunden, und Verzögerungszeiten, die von den Anstiegsraten von Eingangssignalen abhängen, können unter Verwendung von Charakteristiken der Grenzzellen oder von Charakteristikparametern leicht und akkurat berechnet werden. Deshalb wird das oben unter Bezugnahme auf 6 beschriebene Problem in bezug darauf, ob die Charakteristiken hinsichtlich des Eingangsanschlusses MA der Zelle O oder der Zelle P zuzuordnen sind, eliminiert.
  • Durch das Positionieren der Grenzzellen in der Nähe der Anschlüsse MA, MB, MX außerhalb des Makrokerns 35 kann zweitens die Verzögerungszeit, die durch die Zwischenverbindung TlineB von dem externen Anschluß MB zu der Zelle Q in der ersten Stufe des Makrokerns 35 verursacht wird, bei der Berechnung einer Verzögerungszeit, die von der Anstiegsrate eines Eingangssignals abhängt, ignoriert werden. Die Verzögerungszeit, die durch die Zwischenverbindung TlineB zwischen dem Anschluß 37 des Makrokerns 35 und der Zelle Q verursacht wird, hängt nicht von der Anstiegsrate eines Eingangssignals ab, das auf den Eingangsanschluß MB angewendet wird, sondern kann einfach als feststehende Verzögerungszeit in dem Makrokern 35 behandelt werden. Da die Verzögerungszeit, die durch die Zwischenverbindung TlineB verursacht wird, als feststehende Verzögerungszeit in dem Makrokern 35 behandelt werden kann, kann sie von der Verzögerungszeit in dem Grenzbereich des Makros 34 isoliert werden. Aus denselben Gründen kann die Verzögerungszeit, die durch die Zwischenverbindung TlineR verursacht wird, bei der Berechnung einer Verzögerungszeit bezüglich des Ausgangsanschlusses MX ignoriert werden.
  • Drittens sind Entscheidungspegel zum Bestimmen einer Verzögerungszeit bezüglich der Grenzzellen 31, 32 auf ihrer Eingangsseite jenen für die Zellen A, B außerhalb des Makros 34 angeglichen, und Entscheidungspegel zum Bestimmen einer Verzögerungszeit bezüglich der Grenzzellen 31, 32 auf ihrer Ausgangsseite sind jenen für den Makrokern 35 angeglichen. Ein Entscheidungspegel zum Bestimmen einer Verzögerungszeit bezüglich der Grenzzelle 33 auf ihrer Eingangsseite ist jenem für den Makrokern 35 angeglichen, und ein Entscheidungspegel zum Bestimmen einer Verzögerungszeit bezüglich der Grenzzelle 33 auf ihrer Ausgangsseite ist jenem für die Zelle C außerhalb des Makros 34 angeglichen. Durch derartiges Definieren und Hinzufügen der Grenzzellen ist es möglich, ungenaue Verzögerungszeiten auf Grund von nichtentsprechenden Entscheidungspegeln Vt für Verzögerungszeiten zu eliminieren.
  • Die Grenzzellen, die wie oben beschrieben definiert sind, werden zu dem Makro 30 in Form von einer Blackbox hinzugefügt, wie oben beschrieben, um dadurch das neue Makro 34 zu bilden. Demzufolge brauchen die internen Schaltungsdetails des Makros 30 (des Makrokerns 35) nicht berücksichtigt zu werden, sondern Verzögerungscharakteristiken (oder Charakteristikdaten), die in den Grenzbereich durch das inkorporierte Makro einbezogen werden, können als Attributdaten übertragen werden, so daß akkurate Verzögerungszeiten gemäß den Attributdaten berechnet werden können.
  • Die Grenzzellen sind auf keine spezifischen Typen begrenzt, sondern sie können NAND-Gatter, UND-Gatter, NOR-Gatter, ODER-Gatter, Flipflops, bidirektionale Zellen oder beliebige andere Schaltungen umfassen.
  • 8 zeigt ein Flußdiagramm zum Erzeugen einer Logikbibliothek. Der in 8 gezeigte Prozeß ist eine detaillierte Darstellung des Schrittes S9, der in 1 gezeigt ist. Charakteristiken eines Makros in Form von einer Blackbox werden gemäß dem oben beschriebenen Konzept extrahiert (charakterisiert).
  • Beim Konstruieren einer Logikschaltung werden Zellen und Makros, die in einer Logikbibliothek registriert sind, zweckmäßig verwendet. Gemäß Attributdaten, die in der Logikbibliothek registriert sind, werden dann Verzögerungszeiten berechnet, und eine Logiksimulation wird gewöhnlich durch die Person ausgeführt, die die Logikschaltung konstruiert hat. Deshalb ist es erforderlich, daß die Details der internen Schaltung eines Makros als vollständige Blackbox gegeben sind und Verzögerungscharakteristiken an einem Eingangsanschluß des Makros und das Treibervermögen (Verzögerungscharakteristiken) an einem Ausgangsanschluß des Makros einfach als Attributdaten von jenen Anschlüssen gegeben sind.
  • Bei dem in 8 gezeigten Prozeß wird angenommen, daß eine Logikschaltung konstruiert wird, um ein Makro 30, das in 9 gezeigt ist, zusammen mit den Zellen A, B, C in einem LSI-Chip 100, der in 10 gezeigt ist, zu inkorporieren. In einer Ausführungsform der Erfindung enthält deshalb ein in 10 gezeigtes Makro 34, das in der Logikbibliothek registriert ist, hinzugefügte Grenzzellen.
  • Bei Schritt S10, der in 8 gezeigt ist, werden Charakteristiken von Zellen zur Verwendung in einer Logikschaltung extrahiert (charakterisiert). Von jenen Charakteristiken sind Charakteristiken, die zum Berechnen einer Verzögerungszeit erforderlich sind, als Charakteristiktabelle gegeben, wie in 3B gezeigt, oder als Charakteristikparameter (Wert α). Die Charakteristiktabelle oder der Charakteristikparameter wird für jeden der Eingangs- und Ausgangswege einer Zelle registriert. Attributdaten von einer Zelle enthalten außer der Charakteristiktabelle oder dem Charakteristikparameter auch Logikdaten, eine Eingangsanschlußkapazität, ein Ausgangstreibervermögen, etc., wie in 14 gezeigt.
  • Dann werden bei Schritt S11 Charakteristiken von Grenzmakros extrahiert, die rings um das Makro hinzugefügt sind, um die Charakteristiken des Makros zu extrahieren. 11A bis 11C stellen extrahierte Charakteristiken einer Grenzzelle 31 dar, die einen Puffer umfaßt. Eingangssignale, die verschiedene Anstiegsraten Tsin1, Tsin2, Tsin3 haben (Zeiten, die die Eingangssignale zum Anstieg von einem Pegel L auf einen Pegel H benötigen), werden, wie in 11A gezeigt, einem Eingangsanschluß 39 der Grenzzelle 31 zugeführt, und eine Lastkapazität CL ist mit einem Ausgangsanschluß 40 verbunden. Charakteristiken von einer Verzögerungszeit Tpd (11B), die von den Anstiegsraten der Eingangssignale abhängt, und Charakteristiken von einer Ausgangsanstiegsrate Tsout (11C), die ähnlich von den Anstiegsraten der Eingangssignale abhängen, werden extrahiert. Diese Charakteristiken werden als Charakteristikparameter (Wert α) für die Berechnung einer Verzögerungszeit extrahiert.
  • Mit den so extrahierten Charakteristiken kann die Verzögerungszeit Tpd, die von den Anstiegsraten der Eingangssignale abhängt, in dem Fall leicht berechnet werden, wenn Grenzzellen mit den Eingangsanschlüssen des Makros verbunden sind, und kann die Anstiegsrate eines Eingangssignals, das einer nächsten Zelle außerhalb des Makros zugeführt wird, in dem Fall bestimmt werden, wenn eine Grenzzelle mit dem Ausgangsanschluß des Makros verbunden ist.
  • Die Verzögerungszeit Tpd wird extrahiert, wobei der Entscheidungspegel einem Entscheidungspegel einer vorhergehenden oder folgenden Stufe angeglichen ist, die mit dem Makro verbunden ist. Zum Beispiel zeigen 12A und 12B Entscheidungspegel zum Bestimmen einer Verzögerungszeit einer Zelle 42 außerhalb des Makros 30 in dem LSI-Chip 100 und einer Verzögerungszeit des Makros 30. Speziell beträgt sowohl der Eingangs- als auch der Ausgangsspannungspegel zum Bestimmen der Verzögerungszeit Tpd der Zelle 42 1 V, wie in 12A gezeigt, und sowohl der Eingangs- als auch der Ausgangsspannungspegel zum Bestimmen der Verzögerungszeit Tpd des Makros 30 beträgt 1,65 V, wie in 12B gezeigt.
  • 13A und 13B zeigen Entscheidungspegel zum Bestimmen von Grenzzellenverzögerungszeiten. In 13A ist eine Grenzzelle mit einem Eingangsanschluß des Makros verbunden, und ein Entscheidungspegel für ein Eingangssignal ist auf 1 V festgelegt, der ein Entscheidungspegel für die Zelle 42 ist, und ein Entscheidungspegel für ein Ausgangssignal ist auf 1,65 V festgelegt, der ein Entscheidungspegel für das Makro 30 ist. Die so definierte Verzögerungszeit Tpd ist als die Charakteristiken definiert, die in 11B gezeigt sind. In 13B ist eine Grenzzelle mit dem Ausgangsanschluß des Makros verbunden, und ein Entscheidungspegel für ein Eingangssignal ist auf 1,65 V festgelegt, der ein Entscheidungspegel für das Makro 30 ist, und ein Entscheidungspegel für ein Ausgangssignal ist auf 1 V festgelegt, der ein Entscheidungspegel für die Zelle 42 ist.
  • Nachdem die Charakteristiken von Grenzmakros extrahiert sind, werden die Grenzmakros rings um das Makro 30 positioniert, wodurch bei Schritt S12 ein neues Makro gebildet wird, d. h., das in 7 gezeigte Makro 34 wird produziert. Die Eingangsgrenzmakros 31, 32 werden zwischen den Eingangsanschlüssen 36, 37 des Makrokerns 35 und den Eingangsanschlüssen MA, MB des Makros 34 hinzugefügt, und die Ausgangsgrenzzelle 33 wird zwischen dem Ausgangsanschluß 38 des Makrokerns 35 und dem Ausgangsanschluß MX des Makros 34 hinzugefügt. Die Grenzzellen 31, 32, 33 werden, wie oben beschrieben, in der Nähe der Eingangsanschlüsse MA, MB und des Ausgangsanschlusses MX positioniert.
  • Bei Schritt S13 werden Charakteristiken des neuen Makros 34 mit den hinzugefügten Grenzzellen 31, 32, 33 extrahiert (charakterisiert). Jene Charakteristiken, die bei der Berechnung einer Verzögerungszeit des Makros verwendet werden, sind Charakteristikparameter von Verzögerungszeiten, die von den Anstiegsraten von Eingangssignalen abhängen, die in 11B gezeigt sind. Die Charakteristikparameter sind als Attributdaten für jeden der Eingangsanschlüsse MA, MB gegeben. Die Charakteristikparameter, die für den Ausgangsanschluß MX gegeben sind, sind Charakteristiken, die in 11B gezeigt sind, und auch Charakteristiken der Anstiegsraten von Ausgangssignalen, die in 11C gezeigt sind. Diese Charakteristiken sind als Attributdaten eines Ausgangstreibervermögens für den Ausgangsanschluß MX gegeben.
  • 14 zeigt eine Datenstruktur von Attributdaten der Zellen A, B, C und des Makros D(34), die in einer Logikbibliothek gespeichert sind. Die Attributdaten des Makros enthalten eine Basisverzögerungszeit D4, die von den Anstiegsraten von Eingangssignalen unabhängig ist, zusätzlich zu dem Charakteristikparameter D2 und dem Ausgangstreibervermögen D3. In 14 bezeichnet D1 Logikdaten des Makros D, die Attributdaten sind, die bei einer Logiksimulation verwendet werden. Wenn die Attributdaten des Makros, die in 14 gezeigt sind, gegeben sind, werden die Attributdaten als Logikbibliothek in der Datei 11 bei Schritt S14 gespeichert (siehe 8). Die Datei 11 kann durch ein Magnetband, eine Magnetplatte, eine magnetooptische Platte, einen Halbleiterspeicher oder dergleichen implementiert werden, solange dies ein Aufzeichnungsmedium ist, das durch einen Computer gelesen werden kann.
  • Unter erneuter Bezugnahme auf 1 werden dann, wenn bei Schritt S1 eine Logikschaltung mit Makros und Zellen konstruiert wird, die in der Logikbibliothek registriert sind, Verzögerungszeiten in der konstruierten Logikschaltung gemäß dem Verzögerungszeitberechnungsprogramm berechnet. Da das Makro 34 in der Logikbibliothek registriert ist, können die Verzögerungszeiten in der Logikschaltung einfach und genau berechnet werden. Das Makro 34 kann als Blackbox behandelt werden, ohne sich mit den Details ihrer internen Schaltung zu befassen. Genauer gesagt, insofern als Charakteristikparameter zum Bestimmen von Verzögerungszeiten, die von Eingangsparametern abhängen, als Attributdaten für die Eingangsanschlüsse MA, MB gegeben sind, können Verzögerungszeiten einfach gemäß den Charakteristikparametern berechnet werden. Da Charakteristiken einer Verzögerungszeit (Lastabhängigkeit) eines Treibervermögens bezüglich einer Last, die mit dem Ausgangsanschluß MX verbunden ist, und Charakteristiken der Anstiegsrate eines Ausgangssignals als Attributdaten für den Ausgangsanschluß MX gegeben sind, kann ferner eine Vergrößerung der Verzögerungszeit, die verursacht wird durch die Last, die mit dem Ausgangsanschluß MX verbunden ist, und die Anstiegsrate eines Eingangssignals, das der Zelle C in der nächsten Stufe zugeführt wird, die mit dem Ausgangsanschluß MX verbunden ist, einfach berechnet werden.
  • Die Verzögerungszeiten von Eingangsgrenzzellen, die von den Anstiegsraten von Eingangssignalen abhängen, und die Vergrößerung der Verzögerungszeit infolge der Last, die mit dem Ausgangsanschluß verbunden ist, werden zu der Basisverzögerungszeit D4 des Makros hinzuaddiert, wodurch die Gesamtverzögerungszeit des Makros 34 bestimmt wird. Danach werden sukzessive die Logiksimulation bei Schritt S3, der Chip-Layout-Erzeugungsprozeß bei Schritt S4, der Wider stands- und Kapazitätswertextraktionsprozeß bei Schritt S5, der Verzögerungszeitberechnungsprozeß bei Schritt S6, die Logiksimulation bei Schritt S7 und dann der LSI-Schaltungsherstellungsprozeß bei Schritt S8 ausgeführt.
  • Wenn die LSI-Schaltung vollendet ist, in der das Makro mit den hinzugefügten Grenzzellen inkorporiert ist, sind die Grenzzellen in der Nähe der Eingangs- und Ausgangsanschlüsse des Makros positioniert.
  • In einer Ausführungsform der vorliegenden Erfindung werden Grenzzellen, wie oben beschrieben, in einer Eins-zu-Eins-Entsprechung zu Eingangs- und Ausgangsanschlüssen rings um ein Makro in Form von einer Blackbox hinzugefügt, und deren Charakteristiken werden als Makrocharakteristiken extrahiert. Deshalb können Attributdaten, die Charakteristikparameter von Eingangsanschlüssen, ein Treibervermögen eines Ausgangsanschlusses, etc., enthalten, einfach zugeordnet werden. Wenn das Makro aus der Logikbibliothek beim Konstruieren einer Logikschaltung gelesen wird, wird dadurch der nachfolgende Prozeß zum Berechnen von Verzögerungszeiten außerordentlich vereinfacht und das hochgenaue Berechnen von Verzögerungszeiten ermöglicht.

Claims (7)

  1. Verfahren zum Herstellen einer hochintegrierten Schaltungsvorrichtung (100), die eine Logikschaltung zum Ausführen von gewünschten Funktionen hat, das die folgenden Schritte umfaßt: Erzeugen von Logikbibliotheksdaten bezüglich eines Makros (30, 34), das einen Makrokern (35) mit einer Vielzahl von internen Zellen (O, P, Q, R, S), Eingangs-(36, 37) und Ausgangs-(38)-Anschlüssen und einer vorbestimmten Funktion enthält und bei dem einige der Anschlüsse (36, 37, 38) mit den internen Zellen (O, P, S) des Makrokerns (35) direkt verbunden sind und einige der Anschlüsse (36, 37, 38) mit den internen Zellen (Q, R) des Makrokerns (35) über eine Zwischenverbindung verbunden sind, die eine Verzögerung (TlineB, TlineR) hat; Konstruieren der Logikschaltung, um die gewünschten Funktionen auszuführen, unter Verwendung des Makros (30, 34) und einer Vielzahl von makroexternen Zellen (A, B, C), welche externen Zellen (A, B, C) mit Eingangs-(MA, MB) und Ausgangs-(MX)-Anschlüssen des Makros (30, 34) verbunden sind, um mit den Eingangs-(36, 37) und Ausgangs-(38)-Anschlüssen des Makrokerns (35) verbunden zu sein; Berechnen einer Verzögerungszeit des Makros (30, 34) bezüglich der konstruierten Logikschaltung; und Vornehmen einer Logiksimulation an der konstruierten Logikschaltung auf der Basis der berechneten Verzögerungszeit; gekennzeichnet durch: das Hinzufügen, bei dem Erzeugungsschritt, von zum Ausführen der gewünschten Funktionen nichtbenötigten Grenzzellen (31, 32, 33), die in der Nähe von Eingangs-(36, 37) und Ausgangs-(38)-Anschlüssen des Makrokerns (35) positioniert sind, wobei die Logikbibliotheksdaten Verzögerungscharakteristikdaten der Grenzzellen (31, 32, 33) enthalten, die als Attributdaten für Eingangs- und Ausgangsanschlüsse des Makros (30, 34) gegeben sind; das Verbinden, bei dem Konstruktionsschritt, der externen Zellen (A, B, C) mit den Eingangs-(36, 37) und Ausgangs-(38)-Anschlüssen des Makrokerns (35) durch die Grenzzellen (31, 32, 33); und das Berechnen, bei dem Berechnungsschritt, der Verzögerungszeit des Makros (30, 34) auf der Basis der Verzögerungscharakteristikdaten der Grenzzellen.
  2. Verfahren nach Anspruch 1, bei dem die Verzögerungscharakteristikdaten Daten von Verzögerungszeitcharakteristiken umfassen, die von einer Anstiegsrate eines Eingangssignals abhängen.
  3. Verfahren nach Anspruch 2, bei dem die Daten von Verzögerungszeitcharakteristiken einen Charakteristikparameter umfassen, der zum Berechnen der Verzögerungszeit erforderlich ist.
  4. Verfahren nach Anspruch 2, bei dem die Daten von Verzögerungszeitcharakteristiken Verzögerungszeitcharakteristiken umfassen, die einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit von einer der internen Zellen (O, P, S) entsprechen, die mit dem Eingangsanschluß (36, 37) verbunden ist, und einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit des Makrokerns (35).
  5. Verfahren nach irgendeinem der Ansprüche 1 bis 4, bei dem die Verzögerungscharakteristikdaten Daten eines Ausgangstreibervermögens umfassen.
  6. Verfahren nach Anspruch 5, bei dem die Daten des Ausgangstreibervermögens Daten einer Anstiegsrate eines Ausgangssignals umfassen, die von einer Anstiegsrate eines Eingangssignals und von einer Lastkapazität abhängen, und eine Verzögerungszeit, die von einer Anstiegsrate des Eingangssignals und von der Lastkapazität abhängt.
  7. Verfahren nach Anspruch 5, bei dem die Daten des Ausgangstreibervermögens Verzögerungszeitcharakteristiken umfassen, die einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit von einer der internen Zellen R entsprechen, die mit dem Ausgangsanschluß (38) verbunden ist, und einem Entscheidungspegel zum Bestimmen einer Verzögerungszeit des Makrokerns (35).
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