EP1497857A1 - Procede de manipulation de couches semiconductrices pour leur amincissement - Google Patents

Procede de manipulation de couches semiconductrices pour leur amincissement

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EP1497857A1
EP1497857A1 EP03727614A EP03727614A EP1497857A1 EP 1497857 A1 EP1497857 A1 EP 1497857A1 EP 03727614 A EP03727614 A EP 03727614A EP 03727614 A EP03727614 A EP 03727614A EP 1497857 A1 EP1497857 A1 EP 1497857A1
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EP
European Patent Office
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plate
bonding
face
thin layer
support handle
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EP03727614A
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Bernard Aspar
Marc Zussy
Jean-Frédéric Clerc
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Commissariat a lEnergie Atomique CEA
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    • Y10S438/977—Thinning or removal of substrate

Definitions

  • ultra-thin components have a number of advantages, the main ones the small footprint and flexible 'use.
  • Such electronic components can for example be integrated on plastic or paper supports.
  • the first area of application is that of smart cards and electronic labels.
  • Ultra-thin electronic components are also increasingly in demand in fields such as encapsulation in order to obtain circuits in ultra-flat housings.
  • ultra-thin components are also essential for making vertically integrated circuits or 3D circuits.
  • the transfer of an ultra-thin circuit to another circuit thus increases the integration density.
  • the applications of these 3D circuits concern the new integrated power systems, radio frequency, optoelectronics and also the field of microprocessors.
  • microsystem type in the broad sense EMS for "Micro-Electro-Mechanical Systems” or OEMS for "Micro-Optical-Electro-echanical Systems"
  • active layer of microelectronic components is only a thickness of a few ⁇ m (or even less) to a few tens of ⁇ m.
  • the interesting part of the component is therefore produced only on the surface of the semiconductor material wafers.
  • the thickness of the substrate plays an essential mechanical role during the manufacture of integrated circuits.
  • the thickness of the substrate gives it sufficient mechanical strength, allows it to be handled by standard automated equipment and allows the control of its flatness to ensure necessary compatibility with the equipment and high resolution photolithography processes. In other words, production of integrated circuits directly on films of semiconductor material a few ⁇ m thick is not possible.
  • Thinning of plates to very thin thicknesses is today extremely difficult and poses yield problems. For such small thicknesses, the plate becomes flexible and often breaks during the thinning operation before the stresses are relaxed.
  • a support handle glues the wafer to an intermediate support, known as a support handle, in order to be able to maintain and handle the thinned wafer without breaking it.
  • This support handle allows the thinning of the plate containing the components to a very small thickness. After thinning, the thin layer obtained and which is integral with the support handle can be manipulated and transferred to another support which may be the final support.
  • the first problem is that the solvent is not always compatible with the final support, for example if the final support is. a plastic smart card.
  • the second problem is that there is glue residue which is sometimes difficult to remove.
  • One method which has a great advantage is the method of joining by molecular adhesion ("direct wafer bonding" in English). This technique is used in many fields to obtain certain substrates, for example SOI substrates. We can cite the now well-known example of the process.
  • the method of bonding by molecular adhesion is also used in fields other than microelectronics, for example for the manufacture of microsensors or M ⁇ MS.
  • certain devices are produced from a joining by molecular adhesion of plates having a local recess or cavities.
  • T. GESSNER et al. Proc. of second Internat. Symp. on microstructures and microfabricated Systems (Ele ⁇ . Soc. Inc. Pennington, NJ, USA, 1995), pages 297-308 (Chicago, IL, USA, October 8-13, 1995).
  • the surfaces to be joined are prepared in such a way that the bonding forces are very high.
  • the prior art teaches how to thin a plate by sticking it to a holding handle by different means.
  • the prior art does not include any method for reversibly bonding a plate, comprising components and having a relief which must be partly preserved, on an intermediate support serving as a handle, this bonding making it possible to thin the plate. and manipulate the thinned plate on its handle.
  • the invention overcomes the problem set out above.
  • It relates to a process for obtaining a thin layer from a plate comprising a front face divided into surface elements and having a given relief and a rear face, comprising the steps consisting in: a) obtaining a support handle having a face serving as a bonding face; b) preparing the front face of the plate, this preparation comprising an incomplete planarization of the front face of the plate, in order to obtain, with respect to the bonding face of the support handle, a bonding energy E 0 of between a first value , corresponding to the minimum bonding energy compatible with the posterior thinning step, and a second value, corresponding to the maximum bonding energy compatible with the posterior decoupling operation, the bonding energy E 0 being such that E 0 ⁇ OC-E, E being the bonding energy which would be obtained if the front face of the plate were completely planarized, 06 being the ratio between the planarized surface incompletely of the front face of the plate and the surface of the front face of the plate if it were planarized completely;
  • step e all of the surface elements are transferred to the support for use.
  • step e) the transfer of the surface elements being carried out individually, step b) is carried out so as to obtain for each surface element a bonding energy E 0 , l step e) being preceded by a step of cutting the thin layer into surface elements.
  • step e) the transfer of the surface elements being done by group of surface elements, step b) is carried out so as to obtain for each group of surface elements a bonding energy E 0 , step e) being preceded by a step of cutting the thin layer into a group of surface elements.
  • the cutting of the thin layer can be accompanied by the cutting of the support handle.
  • the cutting step can be carried out by combining a deep etching step of the thin layer and a sawing step.
  • the part of the. plate intended to provide the thin layer may in particular comprise semiconductor material.
  • the surface elements may constitute electronic components, complete or not;
  • step b) the incomplete planarization can be carried out by a chemical mechanical polishing method.
  • step d) the thinning of the plate can be carried out by a mechanical, chemical or mechanical-chemical thinning method.
  • step e) the separation from the support handle can be achieved in particular by mechanical and / or pneumatic means.
  • step e the transfer takes place before the separation from the support handle.
  • FIG. 1 is a cross-sectional view of a support handle intended for implementing the method according to the invention
  • FIG. 2 is a cross-sectional view of a plate intended to provide a thin layer by means of the method according to the invention
  • Figure 1 shows, in cross section, a support handle 10 for example consisting of a silicon or glass plate. Glass has the advantage of being transparent, which makes it possible to visually check the objects deposited on the rear face.
  • the support handle 10 has a face 11 prepared to serve as a bonding face.
  • Figure 2 shows, in cross section, a plate 20 of semiconductor material, for example silicon.
  • One of its main faces has undergone treatments intended to produce electronic components.
  • - Figure 2 which is a partial view, shows three components 21 completed or not. The presence of these components means that the treated flat face has significant relief with several zones of different heights and different roughness. When the plate includes completed components, a part of this relief corresponds to the presence of openings making it possible to resume electrical contacts.
  • the chemical nature of the plates to be bonded by molecular adhesion, the chemical cleanings before bonding and the heat treatment to consolidate the bonding are fixed in such a way that a bonding energy E is obtained if the plate comprising the components is totally planarized.
  • a surface is completely planarized if its roughness is less than approximately 0.5 nm on any element of 100 ⁇ m 2 of this surface (AFM measurement).
  • Ei is the minimum bonding energy which is compatible with thinning.
  • E 2 is the maximum bonding energy below which the joining of the bonded parts is reversible.
  • the coefficient ⁇ is advantageously between 0.4 and 0.8. This coefficient is the ratio between the planarized surface and the total surface of the plate. In practice, the planarized surface is equal to the sum of the planarized surface elements.
  • planarized surface element any connected part of the surface where the roughness measured in AFM is less than approximately 0.5 n on any element of 100 ⁇ m 2 .
  • the total thickness of the glued parts is not changed and thinning can be carried out with great precision. This precision then depends on the equipment used. If mechanical thinning is achieved, an accuracy of + or - l ⁇ m can be obtained.
  • FIGS. 3A to 3D illustrate different stages of the method according to the invention.
  • FIG. 3A shows the plate 20 after the planarization operation carried out until reaching level 22.
  • the planarization is preferably carried out by chemical mechanical polishing (CMP), so as to clip the tops of the relief sufficiently to obtain a molecular adhesion but without totally planarizing the plate contrary to the usual practice.
  • Relief remains on the plate on several levels. Only two levels are shown in Figure 3A, but more than two levels may exist.
  • the bonding energy Ei corresponds to the minimum bonding energy which allows thinning. This minimum energy is of course a function of the thinning method which can be mechanical, chemical, mechanical-chemical or other. For example, Ei is worth 500 mJ / m 2 for thinning by chemical-mechanical grinding and polishing.
  • FIG. 3B shows the structure obtained when the plate 20 is secured by molecular adhesion, on the component side, with the support handle 10.
  • the bonding energy E depends on the temperature at which the structure has been optionally annealed, the nature of the materials which are brought into contact (Si 3 N 4 , Si0 2 , Si ...) and the chemical cleaning which is carried out before contacting.
  • the thermal and chemical treatments are, in all cases, chosen so as not to degrade the structure and in particular the components present. For example, for a hydrophilic bonding of two totally planarized Si0 - Si0 2 surfaces, an energy of 1 J / m 2 is obtained after annealing at 300 ° C for two hours.
  • the bonding energy E 2 is the maximum bonding energy below which the joining is reversible. It obviously depends on the method which is used to separate the two plates at the bonding interface after thinning. For example, if a blade is used to separate the two pieces of . the structure, E 2 is worth approximately 800 ' mJ / m 2 (the bonding energies are measured by the blade method).
  • the plate 20, glued to the support handle 10, is thinned by its rear face to provide a thin layer 23. This is shown in FIG. 3C.
  • This thinning can be mechanical: polishing or rectification ("grinding" in English). It can be chemical: by etching using a solution that attacks the material to be thinned. It can also be mechanical-chemical: by mechanical-chemical polishing.
  • a barrier layer may also be present in the initial substrate (for example a buried oxide layer in the case of an SOI substrate). In this case, the thinning is carried out up to this stop layer. After thinning, the thin layer secured to the support handle can be handled. The components of the thin layer can then be transferred collectively to another support of the same diameter. They can also be carried over individually.
  • FIG. 3C the cutting axes 24 of the components 21 have been indicated.
  • FIG. 3D the components and their cut support have been shown. These cut components can be handled with conventional tools because. --thinned components are on their handling support.
  • Figure 3D shows a component 21 and the part of the support handle 10 which corresponds to it, during manipulation.
  • FIG. 3E represents a component 21 transferred onto its final support 25, the component 21 still being integral with its support handle part 10.
  • FIG. 3F represents the component 21 fixed on its final support 25 and separated from its support handle part 10
  • the separation can be carried out by any mechanical or pneumatic means used alone or in combination. Include separation by inserting a tool (blade Teflon ®, metal), by injecting a gas stream, by exerting a tensile force and / or shearing.
  • a variant of the process consists in cutting out only the thin layer containing the elements to be transferred or only this layer and part of the handle. The removal of the element to be transferred is then simultaneous with the separation between the element and the support handle.
  • a manipulator for example a vacuum micropipette is used to transfer the element.
  • the component can be separated from the support handle during the transfer. This is the case when a needle is used through a perforated support handle.
  • the invention applies to the thinning of any type of semiconductor, for example silicon, germanium, III-V semiconductors (AsGa, InP,
  • GaN GaN
  • the plate is * planarized in an incomplete way so as to clip the vertices of the relief and obtain plates whose surface is approximately 2 mm 2 and whose roughness on this surface is less than 0.5 nm.
  • This surface is for example made of silicon oxide or silicon nitride.
  • the planarized surface represents 60% of the total surface.
  • the planarization is carried out by CMP and, after chemical cleaning, the plate is brought into contact with its support handle which can be a silicon plate oxidized on the surface or a glass plate with possibly a deposit of silicon oxide on the surface. Annealing at 250 ° C. for two hours is carried out for this plate in order to obtain a bonding energy of the order of 600 mJ / m 2 .
  • the rear face of the plate containing the integrated circuits is thinned to a thickness of 10 ⁇ m, for example by grinding followed by chemical mechanical polishing.
  • the circuits are then cut on their support handle using a standard saw.
  • a variant consists in carrying out a deep etching of the thin layer carrying the components in a pattern such that it facilitates sawing, for example an etching of the entire thin layer over a length greater than the saw cut. The whole is handled with standard "pick and place” tools.
  • a circuit can then be transferred, for example, to a smart card by gluing the rear face of the circuit to the final support with an adhesive.
  • the rear face of the circuit is bonded by molecular adhesion to a wafer containing other circuits in order to produce 3D circuits.
  • the joining of the rear face of the circuit can be done with a bonding energy for example of 1.5 J / m 2 . Such energy can be obtained by plasma cleaning.
  • the intermediate support can be removed by introducing a blade at the bonding interface. A small recess may have been provided at the interface to facilitate the introduction of the blade.

Description

PROCEDE DE MANIPULATION DE COUCHES SEMICONDUCTRICES POUR LEUR AMINCISSEMENT
DESCRIPTION
DOMAINE TECHNIQUE
Les besoins en composants électroniques dont l'épaisseur est très faible (entre quelques μm et quelques dizaines de μm) sont de plus en plus importants. En effet, ces composants ultra-minces présentent un certain nombre d'avantages dont les principaux sont le faible encombrement et la grande souplesse ' d'utilisation. De tels composants électroniques peuvent par exemple être intégrés sur des supports en plastique ou en papier. Le domaine d'application tout d'abord visé est celui des cartes à puce et des étiquettes électroniques. Les composants électroniques ultra-minces sont également de plus en plus demandés dans des domaines comme 1 ' encapsulation afin d'obtenir des circuits dans des boîtiers ultra- plats.
Ces composants ultra-minces sont également indispensables pour réaliser des circuits intégrés verticalement ou circuits 3D. Le report d'un circuit ultra-mince sur un autre circuit permet d'augmenter ainsi la densité d'intégration. Les applications de ces circuits 3D concernent les nouveaux systèmes intégrés de puissance, la radio-fréquence, l'optoélectronique et également le domaine des microprocesseurs.
Il est également important de pouvoir obtenir des composants de type microsystême (au sens large EMS pour "Micro-Electro-Mechanical Systems" ou OEMS pour "Micro-Optical-Electro- echanical Systems") en couche très mince pour faciliter l'intégration de ces derniers avec des composants électroniques et obtenir un système totalement intégré. De façon générale, la couche dite active des composants microélectroniques ne fait qu'une épaisseur de quelques μm (voire moins) à quelques dizaines de μm. La partie intéressante du composant est donc réalisée uniquement en surface des plaquettes de matériau semiconducteur. Cependant, l'épaisseur du substrat joue un rôle mécanique essentiel lors de la fabrication des circuits intégrés. L'épaisseur du substrat lui confère une tenue mécanique suffisante, permet sa manipulation par des équipements automatisés standard et permet le contrôle de sa planéité pour assurer une nécessaire compatibilité avec les équipements et les procédés de photolithographie de haute résolution. En d'autres termes, une production de circuits intégrés directement sur des films de matériau semiconducteur de quelques μm d'épaisseur n'est pas envisageable .
Il est donc actuellement nécessaire d'amincir les plaquettes sur lesquelles ont été réalisés les composants. Par ailleurs, cette nécessité d'amincissement est d'autant plus vraie que l'épaisseur des nouvelles générations de plaquettes augmente en proportion des diamètres.
Il faut donc trouver un moyen d'obtenir ces composants électroniques avec des épaisseurs très fines (typiquement inférieures à 100 μm) . Un des meilleurs moyens est un moyen collectif où l'amincissement est réalisé, non pas sur .un seul composant, mais sur toute la plaquette supportant les composants.
ETAT DE LA TECHNIQUE ANTERIEURE L'amincissement de plaques jusqu'à des épaisseurs très fines (inférieures à 100 μm) est aujourd'hui extrêmement difficile et pose des problèmes de rendement. Pour des épaisseurs aussi faibles, la plaque devient souple et souvent casse au cours de l'opération d'amincissement avant que les contraintes ne soient relaxées .
Pour remédier à cet inconvénient, il est connu de coller la plaquette à un support intermédiaire, dit poignée support, afin de pouvoir maintenir et manipuler la plaquette amincie sans la casser. Cette poignée support permet l'amincissement de la plaquette contenant les composants jusqu'à une très faible épaisseur. Après amincissement, la couche mince obtenue et qui est solidaire de la poignée support peut être manipulée et reportée sur un autre support qui peut être le support final .
Parmi les premières méthodes décrites, on peut citer les techniques publiées dans l'article "Novel LSI/SOI afer Fabrication Using Device Layer Transfer Technique" de T. HAMAGUCHI et al., paru dans Proc. IEDM, 1985, pages 688 à 691. Cet article mentionne l'utilisation d'une couche d'adhérence pour solidariser le substrat ou la plaquette à amincir et la poignée constituée d'une résine époxy. D'autres techniques, basées sur le même principe, ont ensuite été développées en utilisant 930
différents moyens de collage du substrat à amincir sur la poignée, comme par exemple des résines ou autres colles. On peut citer, à titre d'exemple, le report de couches traitées sur un support en verre par l'intermédiaire de colles UV durcissables . On peut se référer à ce sujet à l'article "An Ultra Lo -Power RF Bipolar Technology on Glass" de R. DEKKER et al., paru dans IEDM 1997, pages 921 à 923.
Les techniques présentées utilisaient toutes une colle, c'est-à-dire un ajout de matière, pour solidariser le substrat à amincir sur un support qui peut être la poignée ou le support final . Cette couche additionnelle, si elle permet de fournir des forces de collage très fortes et compatibles avec un amincissement, modifie l'épaisseur de la structure. De plus, il est très difficile de contrôler l'épaisseur de colle présente et son homogénéité sur la plaque. Ces caractéristiques posent un problème dans le cas où un amincissement uniforme et précis à quelques micromètres près est nécessaire. De plus, l'utilisation de colle présente un autre problême dans le cas où l'on veut, après amincissement, reporter la couche mince sur un support final et éliminer le support intermédiaire qui sert de poignée. En effet, il faut détruire l'effet de collage, par exemple en utilisant un solvant. Deux problèmes apparaissent alors. Le premier problème est que le solvant n'est pas toujours compatible avec le support final, par exemple si le support final est. une carte à puce en plastique. Le second problème est qu'il reste des résidus de colle qui sont parfois difficiles à enlever. Il existe d'autres méthodes d'adhésion qui permettent de solidariser des plaques entre elles . Une méthode qui présente un grand avantage est la méthode de solidarisation par adhésion moléculaire ("direct wafer bonding" en anglais) . Cette technique est utilisée dans de nombreux domaines pour obtenir certains substrats, par exemple des substrats SOI. On peut citer l'exemple maintenant bien connu du procédé
Smartcut® décrit dans l'article de M. BRUEL paru dans Electron. Letters, 31 (1995), page 1201.
Le principe de l'adhésion moléculaire permet de solidariser deux plaques sans apport de matière, ce qui présente un grand intérêt pour l'application visée par l'invention. Pour obtenir une adhésion entre deux plaques, il est nécessaire qu'elles présentent de bonnes propriétés de rugosité de surface, de chimie de surface (plaques hydrophiles pour un collage hydrophile ou plaques hydrophobes pour un collage hydrophobe) , de planéité et de propreté (pas de poussières en surface) . On peut se référer par exemple au document Semiconductor afer-Bonding : Science and Technology par U. GOESELE et Q. Y. TONG paru dans Electrochemical Society, édité par John Wiley and Sons, 1999. Cependant, les plaques qui possèdent des composants électroniques présentent un relief qui ne permet pas d'obtenir les conditions requises pour obtenir une adhésion moléculaire. Pour obtenir les critères requis de rugosité et de relief, il est souvent nécessaire de préparer les surfaces à mettre en contact, par exemple au moyen d'une étape de planarisation par polissage mécano-chimique. Ces techniques de préparation sont particulièrement bien adaptées pour la mise en contact par exemple de surfaces en oxyde de silicium, en nitrure de silicium ou en polysilicium (voir C. GUI et al., J. Electrochem. Soc. 144, 1997, page 237) . Le relief de surface est éliminé de façon à obtenir le maximum de surface en contact afin d'avoir les forces de collage les plus fortes possible. Les structures ainsi obtenues sont solidarisées de façon irréversible. Les documents cités ci-dessus insistent sur la nécessité de planariser parfaitement les surfaces en contact sur toute la plaque pour obtenir une bonne adhésion. Les plaques sont dites parfaitement planarisées lorsqu'en tout point de la plaque la rugosité AFM (rms) est inférieure à ou de l'ordre de 0,5 nm. La rugosité mesurée en AFM
(microscope à force atomique) correspond au relief mesuré par une pointe au contact de la surface sur un champ de 100 μm2. Cette parfaite planarisation est incompatible avec des plaques qui doivent conserver un relief, en particulier pour conserver des ouvertures au niveau des plots de contact des composants.
La méthode de collage par adhésion moléculaire est également utilisée dans d'autres domaines que la microélectronique, par exemple pour la fabrication de microcapteurs ou MΞMS. Dans ces autres domaines, certains dispositifs sont réalisés à partir d'une solidarisation par adhésion moléculaire de plaques présentant un évidement local ou des cavités. On peut se référer à ce sujet à T. GESSNER et al., Proc . of second Internat. Symp. on microstructures and microfabricated Systems (Eleσ. Soc. Inc. Pennington, NJ, USA, 1995), pages 297-308 (Chicago, IL, USA, 8-13 octobre 1995) . Cependant, dans ces publications, les surfaces à solidariser sont préparées de telle façon que les forces de collage soient très importantes.
Il n'est jamais fait état dans la littérature technique de la possibilité de décoller des structures après adhésion lorsqu'une préparation par planarisation a été effectuée et que l'adhésion est suivie d'un traitement thermique de consolidation.
Par ailleurs, A. PLOSSL et al. signalent dans Materials Science and Engineering R:. report, "Wafer Direct Bonding : Tailoring Adhésion Bet een Brittle Materials", page 54, que si des plaques sont solidarisées par collage hydrophile, un recuit ultérieur (par exemple à 100°C) rend difficile leur séparation.
D'autres travaux ont porté sur la possibilité de contrôler les forces de collage obtenues par adhésion moléculaire de plaques entières et sans relief. Ce contrôle des forces de collage permet d'obtenir un collage réversible par contrôle de la rugosité sur toute la surface de la plaque. C'est ce qui est divulgué dans le document FR-A-2 796 491. Si une plaque présente un relief, il faut entièrement
-planariser toute la surface de la plaque. Pour cela, le relief est éliminé et on cherche à obtenir une rugosité de surface inférieure ou de 1 ' ordre de 0 , 5 nm en rms . Ensuite, la rugosité de surface est modifiée de façon homogène sur toute la surface de la plaque . Le document FR-A-2 725 074, correspondant au brevet américain N°5 683 830, divulgue la possibilité de transférer des couches minces d'un premier substrat vers un deuxième substrat grâce au contrôle des forces de collage.
En résumé, l'art antérieur enseigne comment amincir une plaque en la collant sur une poignée de maintien par différents moyens. Cependant, l'art antérieur ne comprend aucun procédé permettant de coller de façon réversible une plaque, comprenant des composants et présentant un relief qui doit être en partie conservé, sur un support intermédiaire servant de poignée, ce collage devant permettre d'amincir la plaque et de manipuler la plaque amincie sur sa poignée.
EXPOSÉ DE L'INVENTION
L'invention permet de remédier au problème exposé ci-dessus.
Elle a pour objet un procédé d'obtention d'une couche mince à partir d'une plaque comprenant une face avant divisée en éléments de surface et présentant un relief donné et une face arrière, comprenant les étapes consistant à : a) se procurer une poignée support possédant une face servant de face de collage ; b) préparer la face avant de la plaque, cette préparation comprenant une planarisation incomplète de la face avant de la plaque, pour obtenir, par rapport à la face de collage de la poignée support, une énergie de collage E0 comprise entre une première valeur, correspondant à l'énergie de collage minimum compatible avec l'étape postérieure d'amincissement, et une deuxième valeur, correspondant à l'énergie de collage maximale compatible avec l'opération postérieure de désolidarisation, l'énergie de collage E0 étant telle que E0 ≈ OC-E, E étant l'énergie de collage qui serait obtenue si la face avant de la plaque était complètement planarisée, 06 étant le rapport entre la surface planarisée incomplètement de la face avant de la plaque et la surface de la face avant de la plaque si elle était planarisée complètement ; c) solidariser, par adhésion moléculaire, la face avant de la plaque sur" la face de collage de la poignée support ; d) amincir la plaque à partir de sa face arrière jusqu'à obtenir la couche mince ; e) reporter les éléments de surface de la couche mince sur un support d'utilisation, impliquant la désolidarisation d'avec la poignée support. Avantageusement est compris entre 0,4 et
0,8.
Selon une première application du procédé, à l'étape e) , l'ensemble des éléments de surface est reporté sur le support d'utilisation. Selon une deuxième application du procédé, à l'étape e) , le report des éléments de surface se faisant de manière individuelle, l'étape b) est menée de façon à obtenir pour chaque élément de surface une énergie de collage E0, l'étape e) étant précédée d'une étape de découpe de la couche mince en éléments de surface. Selon une troisième application du procédé, à l'étape e) , le report des éléments de surface se faisant par groupe d'éléments de surface, l'étape b) est menée de façon à obtenir pour chaque groupe d'éléments de surface une énergie de collage E0, l'étape e) étant précédée d'une étape de découpe de la couche mince en groupe d'éléments de surface.
La découpe de la couche mince peut s ' accompagner de la découpe de la poignée support . L'étape de découpe peut s'effectuer en combinant une étape de gravure profonde de la couche mince et une étape de sciage.
La partie de la. plaque destinée à fournir la couche mince peut notamment comprendre du matériau semiconducteur. Les éléments de surface peuvent constituer des composants électroniques achevés ou' non;
A l'étape b) , la planarisation incomplète peut être réalisée par une méthode de polissage mécano- chimique . A l'étape d) , l'amincissement de la plaque peut être réalisé par une méthode d'amincissement mécanique, chimique ou mécano-chimique .
A l'étape e) , la désolidarisation d'avec la poignée support peut être réalisé en particulier par des moyens mécaniques et/ou pneumatiques.
A l'étape e) , le report a lieu avant la désolidarisation d'avec la poignée support.
BRÈVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels :
- la figure 1 est une vue en coupe transversale d'une poignée support destinée à la mise en œuvre du procédé selon l'invention,
- la figure 2 est une vue en coupe transversale d'une plaque devant fournir une couche mince grâce au procédé selon l'invention,
- les figures 3A à 3F illustrent différentes étapes du procédé selon la présente invention.
DESCRIPTION DETAILLEE DE MODES DE REALISATION DE L » INVENTION
La figure 1 montre, en coupe transversale, une poignée support 10 constituée par exemple d'une plaque de silicium ou de verre. Le verre présente l'avantage d'être transparent, ce qui permet de contrôler visuellement les objets déposés sur la face arrière. La poignée support 10 présente une face 11 préparée pour servir de face de collage.
La figure 2 montre, en coupe transversale, une plaque 20 en matériau semiconducteur, par exemple en silicium. L'une de ses faces principales a subi des traitements destinés à réaliser des composants électroniques-. La -figure 2, qui est une vue partielle, montre trois composants 21 achevés ou non. La présence de ces composants fait que la face plane traitée présente un relief important avec plusieurs zones de hauteurs différentes et de rugosités différentes. Lorsque la plaque comprend des composants terminés, une partie de ce relief correspond à la présence d'ouvertures permettant d'aller reprendre des contacts électriques.
D'une manière générale, la nature chimique des plaques à coller par adhérence moléculaire, les nettoyages chimiques avant collage et le traitement thermique de consolidation du collage sont fixés de telle façon qu'une énergie de collage E est obtenue si la plaque comprenant les composants est totalement planarisée. Une surface est totalement planarisée si sa rugosité est inférieure à environ 0,5 nm sur tout élément de 100 μm2 de cette surface (mesure AFM) .
Selon le procédé de l'invention, la. plaque comprenant les composants est préparée puis collée sur la poignée support de façon à obtenir un collage par adhésion moléculaire avec une énergie de collage contrôlée E0 telle que E0 = 00 • E avec E0 > Ei et E0 < E2. Ei est l'énergie de collage minimum qui est compatible avec l'amincissement. E2 est l'énergie de collage maximum au-dessous de laquelle la solidarisation des pièces collées est réversible. Le coefficient α est avantageusement compris entre 0,4 et 0,8. Ce coefficient est le rapport entre la surface planarisée et la surface totale de la plaque. Pratiquement, la surface planarisée est égale à la somme des éléments de surface planarisés . On appelle élément de surface planarisé toute partie connexe de la surface où la rugosité mesurée en AFM est inférieure à environ 0,5 n sur tout élément de 100 μm2. La solidarisation (ou collage) ' étant réalisée par adhésion moléculaire, il n'y a aucun ajout de matière à l'interface des deux pièces solidarisées. L'épaisseur totale des pièces collées n'est pas modifiée et l'amincissement peut être réalisé avec une grande précision. Cette précision dépend alors des équipements utilisés. Si un amincissement mécanique est réalisé, une précision de + ou - lμm peut être obtenue.
Les figures 3A à 3D illustrent différentes étapes du procédé selon l'invention.
La figure 3A montre la plaque 20 après l'opération de planarisation effectuée jusqu'à atteindre le niveau 22. La planarisation est réalisée de façon préférentielle par polissage mécano-chimique (CMP) , de façon à écrêter les sommets du relief suffisamment pour obtenir une adhésion moléculaire mais sans planariser totalement la plaque contrairement à la pratique habituelle. Il subsiste ainsi du relief sur la plaque sur plusieurs niveaux. Seulement deux niveaux sont représentés sur la figure 3A, mais plus de deux niveaux peuvent exister. L'énergie de collage Ei correspond à l'énergie minimum de collage qui permet un amincissement. Cette énergie minimum est bien sûr fonction de la méthode d'amincissement qui peut être mécanique, chimique, mécano-chimique ou autre. A titre d'exemple, Ei vaut 500 mJ/m2 pour un amincissement par rectification et polissage mécano-chimique .
La figure 3B montre la structure obtenue lorsque la plaque 20 est solidarisée par adhésion moléculaire, côté composants, avec la poignée support 10. L'énergie de collage E dépend de la température à laquelle la structure a été éventuellement recuite, de la nature des matériaux qui sont mis en contact (Si3N4, Si02, Si...) et des nettoyage chimiques qui sont réalisés avant la mise en contact. Les traitements thermiques et chimiques sont, dans tous les cas, choisis de façon à ne pas dégrader la structure et en particulier les composants présents. Par exemple, pour un collage hydrophile de deux surfaces Si0 - Si02 totalement planarisées, une énergie de 1 J/m2 est obtenue après un recuit à 300°C durant deux heures. L'énergie de collage E2 est l'énergie de collage maximale au-dessous de laquelle la solidarisation est réversible. Elle dépend bien évidemment de la méthode qui est utilisée pour séparer les deux plaques au niveau de l'interface de collage après amincissement. Par exemple, si une lame est utilisée pour séparer les deux pièces de . la structure, E2 vaut environ 800' mJ/m2 (les énergies de collage sont mesurées par la méthode de la lame) .
La plaque 20, collée sur la poignée support 10, est amincie par sa face arrière pour fournir une couche mince 23. C'est ce que montre la figure 3C. Cet amincissement peut être mécanique : polissage ou rectification ("grinding" en anglais). Il peut être chimique : par gravure au moyen d'une solution qui attaque le matériau à amincir. Il peut aussi être mécano-chimique : par polissage mécano-chimique . Une couche d'arrêt peut également être présente dans le substrat initial (par exemple une couche d'oxyde enterrée dans le cas d'un substrat SOI) . Dans ce cas, l'amincissement est réalisé jusqu'à cette couche d' arrêt . Après amincissement, la couche mince solidarisée avec la poignée support peut être manipulée. Les composants de la couche mince peuvent alors être reportés de façon collective sur un autre support de même diamètre. Ils peuvent aussi être reportés individuellement. Dans le cas où un report • individuel est demandé, les composants sont découpés sur leur poignée support. Sur la figure 3C, on a indiqué les axes de découpe 24 des composants 21. Sur la figure 3D, on a représenté les composants et leur support découpés . Ces composants découpés sont manipulables avec des outils classiques car les . composants --amincis sont sur leur -support de manipulation. La figure 3D montre un composant 21 et la partie de la poignée support 10 qui lui correspond, en cours de manipulation.
Une fois que le ou les composants sont reportés sur leur support final ou sur un autre support intermédiaire, il faut pouvoir séparer le ou les composants de leur partie de poignée support. La figure 3E représente un composant 21 reporté sur son support final 25, le composant 21 étant toujours solidaire de sa partie de poignée support 10. La figure 3F représente le composant 21 fixé sur son support final 25 et séparé de sa partie de poignée support 10. La séparation peut être effectuée par tout moyen mécanique ou pneumatique utilisé seul ou en combinaison. On peut citer la séparation par insertion d'un outil (lame en Téflon®, métallique) , par injection d'un flux gazeux, en exerçant une force de traction et/ou de cisaillement. Une variante du procédé consiste à découper seulement la couche mince contenant les éléments à reporter ou seulement cette couche et une partie de la poignée . Le prélèvement de 1 ' élément à reporter est alors simultané de la séparation entre l'élément et la poignée support . Un manipulateur (par exemple une micropipette à vide) est utilisé pour reporter 1 ' élément .
Dans une autre variante, le composant peut être séparé de la poignée support pendant le report. C'est le cas lorsqu'est utilisé un pointeau à travers une poignée support trouée .
L'invention -s-applique à l'amincissement de tout type de semiconducteur, par exemple le silicium, le germanium, les semiconducteurs III-V (AsGa, InP,
GaN) ... Elle s'applique également au cas où la plaque est en matériau quelconque mais qui peut être aminci.
On va détailler maintenant le cas d'une plaque comportant en surface des circuits intégrés dont les plots de contact sont ouverts et dont les caractéristiques électriques ont été testées à l'aide d'un testeur standard. Cette plaque présente un fort relief en surface. Dans le cas, où l'amincissement doit être bien contrôlé, la plaque est mesurée précisément, avant amincissement, afin de bien connaître les épaisseurs en tout point de cette plaque (par exemple par ADE) .
•La plaque est * planarisée de façon incomplète de façon à écrêter les sommets du relief et obtenir des plateaux dont la surface fait environ 2 mm2 et dont la rugosité sur cette surface est inférieure à 0,5 nm. Cette surface est par exemple en oxyde de silicium ou en nitrure de silicium. La surface planarisée représente 60% de la surface totale. La planarisation est réalisée par CMP et, après nettoyage chimique, la plaque est mise en contact avec sa poignée support qui peut être une plaque de silicium oxydée en surface ou une plaque de verre avec éventuellement un dépôt d'oxyde de silicium en surface. Un recuit à 250°C pendant deux heures est réalisé pour cette plaque afin d'obtenir une énergie de collage de l'ordre de 600 mJ/m2. Il est également possible de chauffer à une température plus basse et plus longtemps ou inversement pour- obtenir une énergie de collage du même ordre de grandeur. La face arrière de la plaque contenant les circuits intégrés est amincie jusqu'à une épaisseur de 10 μm, par exemple par rectification suivie d'un polissage mécano-chimique. Les circuits sont ensuite découpés sur leur poignée support au moyen d'une scie standard. Une variante consiste à réaliser une gravure profonde de la couche mince portant les composants selon un motif tel qu'il facilite le sciage, par exemple une gravure de toute la couche mince sur une longueur supérieure au trait de scie. On manipule l'ensemble avec des outils standard de "pick and place" . Un circuit peut alors être reporté par exemple sur une carte à puce en collant la face arrière du circuit sur le support- final avec une colle. Ensuite, une traction est exercée de façon à séparer la face avant du circuit de la poignée support. Suivant une autre variante de réalisation, la face arrière du circuit est collée par adhésion moléculaire sur une plaquette contenant d'autres circuits afin de réaliser des circuits 3D. La solidarisation de la face arrière du circuit peut se faire avec une énergie de collage par exemple de 1,5 J/m2. Une telle énergie peut être obtenue grâce à un nettoyage plasma. Le support intermédiaire peut être éliminé par introduction d'une lame à l'interface de collage. Un petit évidement peut avoir, été prévu au niveau de l'interface pour faciliter l'introduction de la lame .

Claims

REVENDICATIONS
1. Procédé d'obtention d'une couche mince
(23) à partir d'une plaque (20) comprenant une face avant divisée en éléments de surface et présentant un relief donné et une face arrière, comprenant les étapes consistant à : a) se procurer une poignée support (10) possédant une face (11) servant de face de collage ; b) préparer la face avant de la plaque
(20) , cette préparation comprenant une planarisation incomplète de la face avant de la plaque, pour obtenir, par rapport à la face -de collage (11) de la poignée support (10) , une énergie de collage E0 comprise entre une première valeur, correspondant à l'énergie de collage minimum compatible avec l'étape postérieure d'amincissement, et une deuxième valeur, correspondant à l'énergie de collage maximale compatible avec l'opération postérieure de désolidarisation, l'énergie de collage E0 étant telle que E0 = 0C-E, E étant 1 ' énergie de collage qui serait obtenue si la f ce avant de la plaque était complètement planarisée, α étant le rapport entre la surface planarisée incomplètement de la face avant de la plaque et la surface de la face avant de la plaque si elle était planarisée complètement ; c) solidariser, par adhésion moléculaire, la face avant de la plaque (20) sur la face de collage (11) de la poignée support (10) ; d) amincir la plaque (20) à partir de sa face arrière jusqu'à obtenir la couche mince (23) ; e) reporter les éléments de surface de la couche mince sur un support d'utilisation, impliquant la désolidarisation d'avec la poignée support.
2. Procédé selon la revendication 1, caractérisé en ce que α est compris entre 0,4 et 0,8.
3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que, à l'étape e) , l'ensemble • des éléments de surface est reporté sur le support d'utilisation.
- • • • 4. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que, à l'étape e) , le report des éléments de surface se faisant de manière individuelle, l'étape b) est menée de façon à obtenir pour chaque élément de surface une énergie de collage E0, l'étape e) étant précédée d'une étape de découpe de la couche mince en éléments de surface.
5. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que, à l'étape e) , le report des éléments de surface se faisant par groupe d'éléments de surface, l'étape b) est menée de façon à obtenir pour chaque groupe d'éléments de surface une énergie de collage E0, l'étape e) étant précédée d'une étape de découpe de la couche mince en groupe d'éléments de surface.
6. Procédé selon l'une des revendications 4 ou 5, caractérisé en ce que la découpe de la couche mince s ' accompagne de la découpe de la poignée support .
7. Procédé selon l'une quelconque des revendications 4 à 6, caractérisé en ce que l'étape de découpe s'effectue en combinant une étape de gravure profonde de la couche mince et une étape de sciage .
8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la partie de la plaque destinée à fournir la couche mince comprend du matériau semiconducteur.
9. Procédé selon la revendication 8, caractérisé en ce que les éléments de surface constituent des composants électroniques achevés ou non.
10. Procédé selon l'une quelconque des revendications 1 à 9, caractérisé en ce que, à l'étape b) , la planarisation incomplète est réalisée par une méthode de polissage mécano-chimique.
11. Procédé selon l'une quelconque des revendications 1 à 10, caractérisé en ce que, à l'étape d) , l'amincissement de la plaque est réalisé par une méthode d'amincissement mécanique, chimique ou mécano- chimique .
12. Procédé selon l'une quelconque des revendications 1 à 11, caractérisé en ce que, à l'étape e) , la désolidarisation d'avec la poignée support est réalisé par des moyens mécaniques et/ou pneumatiques.
13. Procédé selon l'une quelconque des revendications 1 à 12, caractérisé en ce que, à l'étape e) , le report a lieu avant la desolidariation d'avec la poignée support .
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2774511B1 (fr) * 1998-01-30 2002-10-11 Commissariat Energie Atomique Substrat compliant en particulier pour un depot par hetero-epitaxie
FR2857502B1 (fr) 2003-07-10 2006-02-24 Soitec Silicon On Insulator Substrats pour systemes contraints
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
DE10350036B4 (de) * 2003-10-27 2014-01-23 Robert Bosch Gmbh Verfahren zum Vereinzeln von Halbleiterchips und entsprechende Halbleiterchipanordnung
DE102004010956B9 (de) * 2004-03-03 2010-08-05 Infineon Technologies Ag Halbleiterbauteil mit einem dünnen Halbleiterchip und einem steifen Verdrahtungssubstrat sowie Verfahren zur Herstellung und Weiterverarbeitung von dünnen Halbleiterchips
US7381950B2 (en) * 2004-09-29 2008-06-03 Texas Instruments Incorporated Characterizing dimensions of structures via scanning probe microscopy
US7563691B2 (en) * 2004-10-29 2009-07-21 Hewlett-Packard Development Company, L.P. Method for plasma enhanced bonding and bonded structures formed by plasma enhanced bonding
FR2878076B1 (fr) * 2004-11-17 2007-02-23 St Microelectronics Sa Amincissement d'une plaquette semiconductrice
FR2879183B1 (fr) * 2004-12-15 2007-04-27 Atmel Grenoble Soc Par Actions Procede de fabrication collective de microstructures a elements superposes
JP4349278B2 (ja) * 2004-12-24 2009-10-21 セイコーエプソン株式会社 半導体装置の製造方法
CN100383929C (zh) * 2005-02-01 2008-04-23 矽品精密工业股份有限公司 一种半导体处理制程
US20070029043A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process
US7166520B1 (en) 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US20070032044A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back
DE102005048153B4 (de) * 2005-10-06 2010-08-05 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Halbleiterchip und Klebstofffolie
FR2899594A1 (fr) 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US20080128641A1 (en) * 2006-11-08 2008-06-05 Silicon Genesis Corporation Apparatus and method for introducing particles using a radio frequency quadrupole linear accelerator for semiconductor materials
US20080188011A1 (en) * 2007-01-26 2008-08-07 Silicon Genesis Corporation Apparatus and method of temperature conrol during cleaving processes of thick film materials
FR2919959B1 (fr) * 2007-08-07 2009-12-18 Commissariat Energie Atomique Procede de transfert a basse temperature a partir d'une couche de molecules auto-assemblees
DE102008001738A1 (de) * 2008-05-14 2009-11-26 Robert Bosch Gmbh Verfahren zur Herstellung von Chips
FR2936357B1 (fr) * 2008-09-24 2010-12-10 Commissariat Energie Atomique Procede de report de puces sur un substrat.
FR2938117B1 (fr) * 2008-10-31 2011-04-15 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2953065A1 (fr) * 2009-11-20 2011-05-27 Commissariat Energie Atomique Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
WO2014020387A1 (fr) 2012-07-31 2014-02-06 Soitec Procédés de formation de structures semi-conductrices incluant des dispositifs de microsystème électromécanique et des circuits intégrés sur les côtés opposés de substrats, et structures ainsi que dispositifs connexes
JP5934424B2 (ja) 2013-02-19 2016-06-15 日本碍子株式会社 弾性波デバイスの製法
US9248466B2 (en) 2013-05-10 2016-02-02 Infineon Technologies Ag Application of fluids to substrates
JP6469070B2 (ja) * 2016-12-21 2019-02-13 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 第１の基板を第２の基板から剥離する方法および可撓性の基板保持装置の使用
CN110838462B (zh) * 2018-08-15 2022-12-13 北科天绘(合肥)激光技术有限公司 一种器件阵列的巨量转移方法及系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287436B2 (ja) * 1993-09-27 2002-06-04 キヤノン株式会社 半導体装置の作製方法
FR2725074B1 (fr) * 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
FR2781925B1 (fr) * 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
FR2796491B1 (fr) * 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6303469B1 (en) * 2000-06-07 2001-10-16 Micron Technology, Inc. Thin microelectronic substrates and methods of manufacture
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
US7407869B2 (en) * 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
US6989314B2 (en) * 2003-02-12 2006-01-24 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure and method of making same
JP2004319538A (ja) * 2003-04-10 2004-11-11 Seiko Epson Corp 半導体装置の製造方法、集積回路、電子光学装置及び電子機器
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
JP2008513990A (ja) * 2004-09-21 2008-05-01 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 共注入および続いて注入を行うことにより薄層を得るための方法

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* Cited by examiner, † Cited by third party
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