WO1998026356A1 - EINHEIT ZUR VERARBEITUNG VON NUMERISCHEN UND LOGISCHEN OPERATIONEN, ZUM EINSATZ IN PROZESSOREN (CPUs), MEHRRECHNERSYSTEMEN - Google Patents

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Robert MÜNCH
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S422/00—Chemical apparatus and process disinfecting, deodorizing, preserving, or sterilizing
    • Y10S422/907—Corona or glow discharge means

Definitions

  • the published patent application DE 44 16 881 AI describes a method for processing data. In their function and networking, largely freely configurable, homogeneously arranged cells are used.
  • FPGA modules freely programmable logic modules
  • systolic processors Another known method is the construction of data processing devices from fixed, program-controlled arithmetic units with largely fixed networking, so-called systolic processors.
  • VPUs modules according to the method described in DE 44 16 881 AI (hereinafter referred to as VPUs) are very difficult to configure due to the large number of small logic cells.
  • SRAM static memory
  • the number of SRAM cells to be configured is very high, which takes up a considerable amount of space and time
  • FPGAs that are of interest for the described field of application mostly consist of multiplexers or look-up tables (LUT) structures.
  • SRAM cells are used for implementation. Due to the large number of small SRAM cells, they are very complex to configure. Large amounts of data are required, which take a correspondingly large amount of time to configure and reconfigure. SRAM cells take up a lot of space. However, the usable area of a device is limited by the chip manufacturing technologies. Here, too, the price increases roughly square to the chip area. SRAM based technology is slower than directly integrated logic due to the access time to the SRAM. Although many FPGAs are based on bus structures, there are no broadcast options for quickly and effectively sending data to several receivers at the same time.
  • FPGAs are to be reconfigured in operation, it is imperative to achieve short configuration times. On the other hand, there is the large number of configuration data that are required. FPGAs do not offer any support for a sensible reconfiguration in operation. The programmer must ensure that the process proceeds properly without interfering with data and surrounding logic. There is no intelligent logic to minimize power loss. There are no special functional units that enable feedback of the internal operating states to the logic controlling the FPGA.
  • the invention comprises a cascadable arithmetic unit that can be flexibly configured in its function and networking. It does not require instruction decoding while the algorithm is running. It can be reconfigured in operation without having any influence on the surrounding arithmetic units, processing modules and data streams.
  • the amount of configuration data is very small, which is beneficial in terms of space and
  • the arithmetic unit is equipped with a power saving function, whereby the power consumption is switched off completely, there is also a clock divider, which enables the arithmetic unit to be operated at a lower cycle. Special mechanisms are available for feedback of the internal status to the external controls.
  • the invention describes the structure of a cell in the sense of DE 44 16 881 AI or known FPGA cells.
  • an arithmetic logic unit (EALU) which is extended by special functions and performs data processing.
  • the EALU is configured via a function register register, which significantly reduces the amount of data required for configuration.
  • the cell can be cascaded freely via a bus system, whereby the EALU is decoupled from the bus system via input and output registers.
  • the unit is designed so that data can be distributed to several receivers (broadcasting).
  • Synchronization circuit controls the data exchange between several cells via the bus system.
  • the EALU, the synchronization circuit, the bus control unit and the registers are designed so that a cell can be reconfigured independently of its surrounding cells during operation.
  • a power saving mode can be configured via the function register, which switches the cell off, clock dividers can also be set to reduce the operating frequency.
  • PAE Processing Array Element
  • PRO Processing Array Element
  • the arithmetic unit consists of an extended Arith etical logic unit (EALU) implemented in logic.
  • An EALU is a conventional arithmetic-logic unit according to the prior art (ALU), which is expanded by special functions such as counters.
  • ALU arithmetic-logic unit according to the prior art
  • This EALU is able to perform a large number of arithmetic and logical operations without having to be specified here precisely, since it is possible to use state-of-the-art ALUs.
  • EALU has direct access to its own results, which we describe below as an operand. This enables counters or serial operations such as serial multiplication, division or series expansions. In addition to its result, the EALU delivers the signals CarryOut-AlessB and AequalB-Odetect.
  • CarryOut-AlessB either specifies the carry for arithmetic operations, or when comparing by subtracting two values, the carry, i.e. CarryOut-AlessB, indicates that A ⁇ B, or B ⁇ A, depending on the negated operand.
  • the signal is the usual carry generated by a full adder.
  • AequalB-Odetect indicates that the result in the result register R-REGsft is 0.
  • the signal is generated from the result via a NOR.
  • the signals are used for simple evaluation of states and can be returned to the PLU. Additional status signals can be implemented depending on the application.
  • the function of the EALU is configured in a function register (F-PLUREG).
  • the input operands of the EALU are stored in two independent operand registers (O-REG). This means that they are available regardless of the status of the unit that supplies the data (data transmitter). This is necessary in order to enable decoupling from the bus and free reconfiguration of the PA.
  • O-REGs have a sliding function, which the EALU can individually control for each O-REG is controlled.
  • the slide function enables serial operations such as serial multiplication or division to be carried out in the EALU.
  • O-REG with disc function are called 0- REGsft.
  • the result of the EALU is stored in a result register (R-REGsft).
  • R-REGsft has a disk function that is controlled by the EALU, which enables serial operations.
  • the result data which are in R-REGsft, are looped in via a multiplexer (R20-MUX) between one of the O-REG and the EALU as an operand in order to ensure feedback of the result for serial operations, counters and similar functions.
  • R20-MUX multiplexer
  • the multiplexer is set by the F-PLUREG.
  • the EALU has a half cycle available for executing its function, the second half cycle is available for signal runtimes and multiplexers. This makes it possible to perform a complete operation in every cycle.
  • a synchronization unit (Sync-UNIT) is available for the synchronization of a PAE within an array (PA) of PAEs. This evaluates a series of input signals that execute a handshake protocol.
  • rACK (h / l) The data receiver acknowledges the received data.
  • rACKh is the acknowledgment of the high result byte (bits 8 to 15) and rACKl that of the low result byte (bits 0 to 7). Both are combined (rACKh AND rACKl) and give the signal rACK.
  • rACK is not true while one or both data recipients are busy processing their data and becomes true when the processing of the data of both data recipients is complete and the result is stored in the R-REGsft of the respective data recipient.
  • oRDY (l / 2): The data transmitter signals that it is ready to send new data. oRDY is not true while the data sender is busy processing its data and becomes true when the result of the data sender that is the operand of the PAE is available.
  • oRDYl is the release signal of the data transmitter of the first operand and oRDY2 that of the second. Both are combined (oRDYl AND oRDY2) and give the signal oRDY.
  • oRDY is only true if both data senders are ready to send data.
  • Output signals are generated from the input signals and the state of the sync unit, which, together with the sequential control system of the EALU, represents the overall state of the PAE, which in turn are considered as input signals by the sync units of the data transmitters and receivers.
  • the status information and the F-PLUREG register are used to control the EALU.
  • rRDY Indicates that the PAE has finished processing data and a result is available in the R-REGsft. rRDY is transmitted as rRDYh and rRDYl to both data receivers. However, this is the same signal!
  • oACK Indicates that the PAE has processed its operands and can add new data to the O-REG (sft).
  • oACK is transmitted as oACKl and oACK2 to both data senders. However, this is the same signal!
  • the RDY signals remain at their level until ACK acknowledgment is received. This is necessary if the data receiver is reconfigured during the provision of the data. If RDY is pending until it is acknowledged by ACK, the data receiver recognizes after the reconfiguration that data is available and accepts it.
  • the output signal rRDY of the data transmitter represents the input signal oRDYl or oRDY2 of the PAE.
  • the output signal rRDY of the PAE represents the input signal oRDY of the data receiver.
  • the Sync-UNIT provides a special mode that only releases the clock signal if operands are available stand. This mode is particularly useful if the data senders do not deliver the data in every processor cycle, but only every nth cycle.
  • the cycle corresponds to a period of the normal cycle and is released via rACK or oRDY (1/2).
  • the release is called OneShot.
  • the mode is called OneShot-MODE.
  • the clock is ANDed with one of the enable signals via an AND gate.
  • the mode and signal selection takes place via the F-PLUREG.
  • the release signal generated by rACK or oRDY (1/2) can be extended by the SM-UNIT. This is necessary so that operations that require more than one cycle can be carried out in OneShot MODE. To make this possible, a corresponding signal line of the SM-UNIT is ORed with the enable signal.
  • the Sync-UNIT ends the current function. After that, no further operands are accepted and acknowledged. As soon as rACK indicates that the result has been accepted by the data receiver, the readiness for reconfiguration of the PLU is indicated by the signal ReConfig.
  • the signal is generated by rACK storing the stop of the F-PLUREG in a D flip-flop. ReConfig can be queried by reading the PLU to F-PLUREG at the bit position of Stop.
  • the Sync-UNIT can also be used to generate and evaluate error states or other status signals.
  • BM-UNIT bus multiplex unit
  • This consists of 2 multiplexers and 2 gates, the 2 multiplexers for the operands (O-MUX) and 2 gates for the Result (R-GATE) exist, a switch is used for the higher and lower order result.
  • the multiplexers and switches are controlled via the multiplexer register ( ⁇ M-PLUREG ⁇ ).
  • the Sync-UNIT signals are controlled via the switches on the bus. The relationship between the multiplexers / switches and signals is as follows:
  • O-MUX1 oRDYl
  • oACK 0-MUX2 ORDY2
  • oACK RH-GATE rRDY
  • rACKh RL-GATE: rRDY
  • the R-GATE can be brought into a state via the M-PLUREG in which it does not drive a bus system.
  • the driver stage of the acknowledgment line oACK is designed as an open collector driver.
  • the bus works as wired-AND, which means that the H level required for acknowledgment only arises when all data receivers quitter. This is achieved in that every data receiver that does NOT acknowledge pulls the bus to an L level via an open collector transistor. Data receivers that acknowledge, control the open Collector transistor does not turn on and therefore does not load the bus. When all data receivers acknowledge, the bus is no longer loaded and assumes an H level via a pull-up resistor.
  • the PAE is able to provide feedback on its operating status to its charging logic, hereinafter referred to as the PLU (cf. DE 44 16 881 AI).
  • the charging logic configures the PA and requires information about the status of the individual PAEs in order to be able to carry out meaningful reconfigurations. This is done via the StateBack-UNIT. Depending on the entry in the F- PLUREG, this either transmits the lower 3 bits of the result from the R-
  • REGsft to deliver calculated values to the PLU or the signals CarryOut-AlessB and AequalB-Odetect on a 3-bit status bus.
  • a simple wired-OR procedure via open collector drivers is used to enable the switching of the signals from several PAEs. So that the reconfiguration of the PAE does not begin until the receiver has acknowledged the data, a latch stage can be inserted between the signals and the open collector drivers, which only releases the signals after the rACK has been received.
  • the status bus is monitored by the PLU. In its program flow and reconfiguration, this reacts to the status provided by the .Bus.
  • the PAE has a power saving mode ( ⁇ Sleep-MODE ⁇ ), which, like the function of the EALU, is set in the F-PLUREG. There is a bit for this which, when set, switches on the sleep mode.
  • ⁇ Sleep-MODE ⁇ a power saving mode
  • either the clock line of the PAE can be set to constant logic 0 or 1, or the voltage of the PAE can be switched off via a transistor.
  • the F-PLUREG is always under tension within the PAE cannot be switched off. Areas of the PAE that are not used for the function performed are switched off by evaluating the F-PLUREG. This is done via a transistor that separates the areas from the power supply. To prevent unwanted interference, the outputs of the areas are defined using pull-up / pull-down resistors.
  • the PowerSave-MODE can be used within the OneShot-MODE, which is controlled by the Sync-UNIT. All parts of the PAE, with the exception of F-, M-PLUREG and Sync-UNIT, are disconnected from the supply voltage. Only when the Sync-UNIT detects a OneShot, all required PAE parts are switched on via the Power-UNIT. The Sync-UNIT delays the clock signal until all newly connected parts are operational.
  • the registers F-PLUREG and M-PLUREG are connected to the PLU bus.
  • the address of the data packets sent by the PLU are decoded in a comparator. If the address of the PAE is recognized, the data is saved in the register.
  • the PLU bus is designed as follows:
  • RS Register Select
  • logic 0 selects F-PLUREG
  • logic 1 selects M-PLUREG.
  • AEN Address Enable, the bus contains a valid address.
  • Bus access i.e. also during the data transfer logical 0. ⁇ D23..00: Data DEN: Data Enable, the bus contains valid data. The data must be in the
  • the reset state is 0 in all bits.
  • the reset state is 0 in all bits
  • the reset state is 0 in all bits.
  • the function of the PAE can be configured and reconfigured more easily and quickly than in known technologies, especially FPGA technology.
  • the networking of the arithmetic unit is specified in the M-PLUREG, whereas in conventional technologies a large number of individual, non-contiguous configuration bits have to be occupied.
  • the (clear) structure of the registers simplifies (re) configuration.
  • the PAE structure can be implemented in your architecture to increase the efficiency of FPGAs. Thereby arithmetic operations can be implemented much more efficiently.
  • FIG. 1 Structure of a PAE.
  • Figure 3 Structure of F-PLUREG and M-PLUREG.
  • Figure 4 Structure of an O-REG.
  • FIG. 6 Construction of an R-REGsft with right / left l-2bit barrel
  • Figure 13 Structure of an O-MUX, limited to 4 bus systems
  • Figure 14 Structure of an R-GATE, limited to 4 bus systems
  • Figure 15 Structure of the StateBack UNIT Figure 16 -, functional principle of the OneShot and One ⁇ hot / PowerSave
  • Figure 1 shows a simplified processor according to DE 44 16 881 AI.
  • the PLU (0101) and its bus system (0102) is displayed.
  • the PAEs (0103) are entered as an array, the on-chip bus system (0104) is shown schematically.
  • FIG. 2 shows the schematic structure of a PAE.
  • the on-chip bus system (0201) is routed to the BM-UNIT (0202), which sends the buses selected by M-REG (0203) to the 0-REGlsft (0204) as operand 1 and the O-REG (0205) as operand 2 forwarded.
  • the result in the result register R-REGsft (0207) is optionally looped into the data path of operand 2 via the R20-MUX (0206).
  • the data from O-REGsft (0204) and R20-MUX (0206) are processed in ELAU (0208). Feedback is sent to the PLU via the StateBack-UNIT (0209).
  • the PLU bus (0210) is connected to the registers F-PLUREG (0211) and M-PLUREG (0212), as well as the StateBack-UNIT (0209). It is used to configure and monitor the PAE.
  • the F-PLUREG contains all functional configuration data
  • the M-PLUREG contains the networking information of the PAE.
  • the Sync-UNIT (0212) controls the interaction of the data exchange between the data senders, the data receivers and the processing PAE.
  • the SM-UNIT (0213) controls the entire internal process of the PAE.
  • the Power UNIT (0214) regulates the power supply and is used to reduce power consumption.
  • the mode of operation of the registers M-PLUREG and F-PLUREG is illustrated in FIG.
  • the addresses AX and AY of the PLU bus (0308) are compared in a comparator (0301) with the address of the PAE, provided that AEN (address enable) indicates a valid bus transfer.
  • Each PAE has a unique address that is made up of its column and row within a PA. If DEN (DataEnable) shows the data transfer, either M-PLUREG (0302) or F-PLUREG (0303) is selected via RS (RegisterSelect). With the rising edge of DEN, the data is stored in the relevant register.
  • the Registers are implemented as D flip-flops (0304).
  • the timing diagram m 0305 serves to illustrate the process. Read access to the F-PLUREG is only given via the gate (0306) the signal ReConfig from the Sync-UNIT to the PLU bus. The release takes place via the result of the comparator (0301) AND the signal OEN.
  • FIG. 4a shows the block diagram of the O-REG.
  • the structure of the O-REG from D flip-flops can be seen in FIG. 4b.
  • the timing diagram is shown in Figure 4c.
  • the clock is generated by the SYNC-SM.
  • FIG. 5a shows the block diagram of the O-REGsft.
  • FIG. 5b shows the structure of the O-REGsft from D flip-flops (0501).
  • the AND gates (0502) and the OR gate (0503) form, via the inverter (0504), a mode-controlled multiplexer (0506) which either switches the input data to the D flip-flop (0501) or the output data of the D -FlipFlop shifted by one bit at its input.
  • the AND gate (0505) is not necessary because an input is permanently at logic 0. It only serves for clarity.
  • 5c shows the timing diagram as a function of the signal mode.
  • the clock is generated by the SYNC-SM.
  • Figure 6a shows the block structure of the R-REGsft in front of the register (0601) is a multiplexer (0602), which either switches the input data to the register (0601), or shifted the output data of the register (0601) to its input.
  • the clock generated by the SYNC-SM is shifted to the register by a half clock.
  • the block diagram at gate level is shown in FIG. 6b.
  • ModeO-2 uses a decoder (0603) to switch a multiplexer (0606) consisting of AND gates with a downstream OR gate.
  • FIG. 7a shows the structure of the multiplexer R20-MUX which, depending on the mode, forwards the operands or the result to the EALU.
  • 7a is constructed as a conventional multiplexer
  • FIG. 7b shows the space-saving and power-saving variant by using CMOS transfer gates (0701). All of the multiplexers described in this document can be set up using transfer gates.
  • a gate can be built up equivalent to a multiplexer from transfer gates. However, the direction of data exchange is exactly the opposite!
  • FIG. 8 shows the relationship of the internal PAE clock CLK to the activities taking place. With the rising edge (0801), the operands are stored in the O-REG. During the H-
  • the L level (0804) is used for the distribution of those in the bus system, including the BM-UNIT
  • ⁇ Network bus phase
  • the flow chart of the sync unit is shown in FIG. 9.
  • the state machine knows two fixed states DATA (0901) and RESULT (0902).
  • DATA is synchronized to the rising edge, RESULT to the falling end.
  • the status of the input parameters is evaluated and, depending on the result, jumped to the yes (0903/0904) or no (0905/0906) branch. If the operands in DATA are not ready, no is jumped to. In the next steps, no operation is carried out until the machine jumps back to DATA and evaluates again. If operands are now available, indicated by oRDY, the operands are stored in the O-REG (0907).
  • the operands are processed (0908) and evaluated at the same time
  • FINISH (0916) can be queried by the SM-UNIT. This is active when the last or only cycle takes place.
  • the status of the SYNC-UNIT is signaled to the SM-UNIT via RUN (0917).
  • RUN is active in the event of an operation, otherwise inactive.
  • the mechanism of the STOP entry in the F-PLUREG and the ReConfig generated from it is not shown in FIG. 9, since the process is trivial and is evident from the description of the SYNC-UNIT.
  • FIG. 10 shows the basic structure of the Power UNIT.
  • the signal Sleep is passed from F-PLUREG to a transistor or a transistor stage (1001). This controls the voltage supply for all cell functions that can be switched off.
  • the Sync-UNIT supplies the OneShotPowerSave signal (see FIG. 16), via which the voltage supply to the remaining cell functions is enabled by a transistor or a transistor stage (1002).
  • the transistors or transistor stages (1003) switch off the functions that are not required (PowerDown). It is understandable that further appropriate precautions, such as capacitors, etc., must be taken for proper voltage supply and EMC behavior.
  • FIG. 11 shows the implementation of the machine from FIG. 9 in the concept.
  • the latches are switched so that they are transparent in the L phase (bus phase) of CCLK and keep the state in the H phase (processing phase).
  • the outputs of the latch provide the signals for the Sync-StateMachine (1103).
  • rRDY (shown in simplified form: rRDYh and rRDYl actually exist, these are completely identical, but are sent to different receivers) from 1103 is switched to the bus via a gate.
  • the signals oACK (1/2) from 1103 are negated in the BM-UNIT (1101) and supplied to the in turn inverting open collector bus drivers (1104).
  • the bus is pulled to H via resistors (1105).
  • the BM-UNIT is set to do the following:
  • the Sync-StateMachine provides the signal RUN (1107) of the SM-UNIT (1106). This starts due to RUN. If the SM-UNIT is in the last or only cycle of processing, it signals this via FINISH (1108) to the sync-state machine. FINISH is evaluated in the evaluation units to identify the last cycle (0907, 0915). The SM-UNIT runs synchronously with the PAE internal clock CLK.
  • Figure 12 shows the structure of the BM-UNIT.
  • the multiplexers (1201, 1202) switch the operands from the internal bus (1203) to the O-REG.
  • the gates (1204, 1205) also switch the lower and upper half of the result to the bus.
  • the multiplexer 1206 switches the oRDY (1/2) according to the position of 1201 and 1202 and rACK according to the position of 1204 and 1205 from the bus to the PAE.
  • the rACK of both data receivers is linked to one another. If there is only one data receiver, the multiplexer is switched so that it returns a logical 1 instead of the missing rACK.
  • 1207 contains a gate for connecting the signals oACK (l / 2) and rRDY to the bus.
  • the signals oACK (1/2) are first inverted and then switched to the bus via open collector drivers (1104).
  • Figure 13 illustrates the structure of an O-MUX.
  • the multiplexer is constructed via an AND gate (1302) with a downstream OR gate (1303).
  • the gates (1402) are constructed either by AND gates or by transmission gates (cf. 0701). An amplifier stage for driving the bus load is connected upstream or downstream. To simplify matters, only a reduced bus size is shown.
  • a multiplexer 1501 either switches through the signals CarryOut-AlessB, AequalB-Odetect from the EALU or the outputs of the R-REG R-REGD2..0.
  • the signals reach an open collector transistor stage (1502) and are connected to the PLU bus.
  • the PLU bus requires external pull-up resistors (1503) positioned near the PLU.
  • the Latch 1504 is optional. If it is looped into the output signals of 1501, these are only switched to the bus (1503) after the data receiver has acknowledged the data via rACK. This means that the readiness for reconfiguration via the status signals is only displayed when the data has also been accepted. This is normally regulated by the interaction of STOP and ReConfig in the Sync-UNIT; therefore the latch is optional.
  • Figure 16 illustrates the functionality of the OneShot MODE.
  • the signals switch via a multiplexer (1601)
  • the clock only starts when the signals or signal combinations enable the clock.
  • the release is synchronized to the clock CCLK by a latch (1602), so that the phase does not break off prematurely if the release signal is too short.
  • the latch in the L phase of CCLK is transparent and holds the value in the H phase.
  • the enable signal arrives at the AND gate pair (1603 and 1604), which enables the clock, the inverted clock signal! CLK is generated via an inverter (1605), CLK runs to ensure the phase equality through a delay element (1606) (see Timing diagram "One-shot operation").
  • CCLK in the feed line to 1604 is delayed via two delay newspapers (1610) in order to ensure phase equality with the CCLK applied to 1603, which was delayed by the multiplexer (1608).
  • CCLK is routed via a delay line (1607).
  • a multiplexer (1608) selects according to the signal PowerSave from F-PLUREG whether the normal or delayed clock is passed to the cell. Only the non-inverted clock is delayed by the period $ ⁇ Delta $ PowerOn, the inverted clock is not delayed. As a result, the result is available synchronously with the other block functions. This reduces the usable processing time to ⁇ process.
  • the maximal cost of the powerSave from F-PLUREG whether the normal or delayed clock is passed to the cell. Only the non-inverted clock is delayed by the period $ ⁇ Delta $ PowerOn, the inverted clock is not delayed. As a result, the result is available synchronously with the other block functions. This reduces the usable processing time to ⁇ process.
  • the clock frequency of the block therefore depends on ⁇ PowerOn + ⁇ process. (see timing diagram "One-shot operation with PowerSave").
  • Figure 17 shows an implementation example of a PAE.
  • the BM unit, the power unit, the StateBack unit, the PLU bus and the M-PLUREG are not shown.
  • the PAE has three input registers oREGl (1701), oREG2 (1702), oREG3 (1703) for the "data to be processed.
  • the input registers receive their data via the BM unit from previous PAE ⁇ s. All input registers are registers without a shift function.
  • the F-PLUREG (1704, 1705, 1706) determine a plurality of configurations of the PAE. They are loaded from the PLU via the PLU bus. A configuration is stored in each of them, which can be selected via the multiplexer (1723). The multiplexer (1723) is controlled by the register (1724). The register (1724) receives data or triggers from one previous PAE by the BM unit. This PAE is not identical to the PAE ⁇ s that supply the data for the input register. Of course, a larger or smaller number of F-PLUREG are also conceivable.
  • the third input register oREG3 (1703) supplies the operand for a multiply add function.
  • the adder / comparator is configured so that it carries out an addition. If only one multiplication is to be carried out, the oREG3 (1703) is loaded with the value zero. If only one addition is to be carried out, the F-PLUREG switches the multiplexer (1711). This brings the value of the oREGl
  • the counter (1715) generates a trigger signal (1720) as soon as it has counted from a predetermined value to zero.
  • the counter (1715) is loaded directly with the value that the oREG3 (1703) also receives. It is also conceivable to use other counters, such as up counters, which count from zero to a loaded value and then generate a trigger signal.
  • the results of the functional units are forwarded by the multiplexer (1716) to the two output registers rREGl (1710) and rREG2 (1717), which are linked to the BM unit in Are connected and so pass the data on to subsequent PAE ⁇ s.
  • the process is controlled by a sync unit
  • the trigger logic (1707) is connected to the F-PLUREG and evaluates the incoming signals (1722), depending on the configuration stored in the F-PLUREG.
  • the incoming signals include the ReConfig, the general trigger signal, as well as the handshake signals oRDY and rACK.
  • the trigger logic (1707) sends the handshake signals to the sync unit
  • the sync unit (1708) also generates the outgoing handshake signals oACK and rRDY, which it forwards to the trigger logic (1707).
  • the signals (1719) or the trigger of the counter (1720) can be used as a general trigger signal and routed to the trigger logic (1707). From the trigger logic
  • FIG. 18 shows a PAE with the same functional scope as the PAE described in FIG. 17.
  • the BM unit, the power unit, the StateBack unit and the M-PLUREG were not shown here either. It consists of three input registers oREGl (1801), oREG2 (1802), oREG3 (1803), two output registers rREGl (1804), rREG2 (1818), three F-PLUREG (1813, 1814, 1815), one multiplexer (1818) one Sync unit (1805) and trigger logic (1806).
  • the functional units are a divider (1807), a multiplier (1817), an adder / comparator (1809), logic functions (1810), a shift register (1811) and a counter (1812).
  • the function of the individual units corresponds to that written in FIG. 17. It is also conceivable integrate additional functions in the PAE such as the trigonometric functions, root and exponential functions. Of course, this also applies to the PAE described in FIG. 17.
  • the individual functions can be implemented as integers or floating point units.
  • the individual functional units are coupled via a bus system (1816), so that the individual functions can be connected to one another in any order.
  • the interconnection is determined by the configuration that is stored in the F-PLUREG.
  • the bus system (1816) can be constructed in various ways. One or more segmented buses are possible, the segments of which each connect two interconnected functions, or a number of continuous buses, each interconnecting two functional units. There is also the possibility that the individual functional units and registers send a destination address, with the help of which a connection is established.
  • FIG. 19 shows a config state machine that manages the configuration registers.
  • the config state machine is in state IDLE (1901). This state is only exited after an rRDY signal arrives from the Config-PAE that selects the configuration register.
  • the config state machine then goes into the stop state (1902) and sends a stop signal to the sync unit of the PAE.
  • the PAE ends its operation at the next possible time and sends a stop acknowledge to the config state machine.
  • the Config State Machine then changes to the Restart state (1904) and sends a start signal to the Sync Unit, which resumes processing.
  • FIG. 20 shows a state machine for automatically running through the various configurations of the PAE, which is referred to below as a loop state machine. Since there are several F-PLUREGs, it may make sense to carry out several operations in succession and only then pass on the data, as well as the trigger signals and handshake signals to the subsequent PAE.
  • the result of the individual operations is fed back to the input registers by the PAE's rREG via the feedback already described.
  • This process can be controlled by an external stop-loop signal or an internal counter.
  • the loop state machine is in the IDLE state (2001).
  • the loop state machine sends a reset signal to a counter. This counter is used to select the F-PLUREG.
  • the loop state machine changes to the configuration state (2002). It generates the handshake signals for the PAE and the control signals for the config state machine. In addition, an enable signal is generated for the counter, the value of which is increased by one. If the loop state machine does not receive a stop-loop signal or the internal counter of the PAE has not yet reached its end value, it remains in the configuration state (2002) and the process described above is repeated. When a stop-loop signal arrives or when the internal counter of the PAE has reached its end value, the state machine returns to the IDLE state (2001) and the rRDY signal is routed to the subsequent PAE.
  • FIG. 21 shows the part of the PAE required for the sequential run through the configurations stored in the F-PLUREG.
  • the F-PLUREG (2104) receive their data from the PLU (2107) and are somewhat modified compared to the previously described versions.
  • Each F-PLUREG contains an additional bit, the so-called loop bit (2106).
  • This loop bit becomes the one in FIG described loop state machine (2101) through the connection (2112). It serves as a stop-loop signal there, that is, " if the loop bit (2106) is set, the loop process is ended, otherwise it is continued until the loop bit is set or the internal counter of the loop state described in FIG.
  • the loop state machine (2101) controls the counter (2102), the value of which controls the selection of the F-PLUREG (2104) by the multiplexer (2105). State machine and the handshake signals of the PAE are transmitted via the connection (2113) The configuration data of the F-PLUREG are passed on via the connection (2108) to the functional units of the PAE.
  • the counter (2102) receives an enable signal (2110) so that the value of the counter (2102) is increased by one.
  • the loop state machine (2101) sends a reset signal (2111) to the counter as soon as a loop process has ended.
  • the multiplexer (2103) can be used to choose between loop mode and the normal sequence in the PAE. In the normal course, the multiplexer (2103) forwards a date (2109) for the selection of an F-PLUREG (2104) to the multiplexer (2105).
  • ALU Arithmetic logical unit Basic unit for processing data.
  • the unit can perform arithmetic operations such as addition, subtraction, possibly also multiplication, division, series expansions, etc.
  • the unit can be designed as an integer unit or as a floating point unit.
  • the unit can also perform logical operations such as AND, OR and comparisons.
  • BM-UNIT Unit for connecting the data to the bus systems outside the PAE. It is switched on via multiplexers for the data inputs and gates for the data outputs. oACK cables are implemented as open collector drivers.
  • the BM-UNIT is controlled by the M-PLUREG.
  • Broadcast Send data from a PAE to several data receivers.
  • CarryOut-AlessB Signal generated by the EALU which indicates a carry during arithmetic operations. Comparisons show that operand A is smaller than operand B.
  • the unit (s) which provides data for the PAE as operands provide D-FlipFlop memory element which stores a signal on the rising edge of a clock.
  • FPGA programmable logic device State of the art. F-PLUREG register in which the function of the PAE is set. The OneShot and Sleep modes are also set. The register is written by the PLU.
  • Gate group of transistors that perform a basic logic function are e.g. NAND, NOR, transmission gates.
  • H-level Logical 1 level depending on the technology used Handshake signal protocol, in which one signal A indicates a state and another signal B confirms that it accepts signal A and responds to it.
  • Configuration Determine the function and networking of a logical unit, an (FPGA) cell or a PAE (see reconfiguration).
  • Latch memory element that normally passes a signal transparently during the H level and stores it during the L level. Latches are sometimes used in PAEs where the function of the level is exactly the opposite. Here, an inverter is switched before the clock of a conventional latch.
  • O-MUX multiplexer within the BM-UNIT that selects the bus system of the operands.
  • OneShot mode in which a PAE works with a lower than the processor clock.
  • the clock is synchronous to the processor clock and corresponds to a period. There is no phase shift.
  • the clock is enabled via one of the signals oRDY (l / 2) or rRDY. This mode saves power when the data transmitters or receivers send or receive data slower than the processor clock.
  • Open collector circuit technology in which the collector of a transistor is connected to a bus signal that is pulled up to the H level by a pull-up.
  • the transistor emitter is at ground. If the transistor switches, the bus signal is pulled to the L level.
  • the advantage of the method is that a plurality of such transistors can control the bus without an electrical collision.
  • the signals are OR-linked, resulting in the so-called wired-OR.
  • O-REG operand register for storing the operands of the EALU.
  • O-REGsft O-REG with shift register controlled by SM-UNIT O-REGsft O-REG with shift register controlled by SM-UNIT.
  • PA Processing Array Array of PAEs
  • PAE Processing Array Element EALU with O-REG, R-REG, R20- MUX, F-PLUREG, M-PLUREG, BM, SM, Sync, StateBack and Power UNIT.
  • PLU unit for configuring and reconfiguring the PAE. Designed by a microcontroller specially adapted to its task. PowerSave-MODE Power saving mode Mode within the OneShot-MODE. While no operation is being carried out, all parts of the PAE with the exception of the F-, M-PLUREG and Sync-UNIT are not supplied with voltage.
  • Power-UNIT unit that regulates the energy saving functions. PullDown resistor that pulls a bus line to an L level. PullUp resistor that pulls a bus line to an H level.
  • R-GATE switch within the BM-UNIT, which connects the result to the corresponding bus system. Some signals are switched on as an open collector driver. The R-GATE works as a bus driver and can go into a bus-neutral mode.
  • R20-MUX multiplexer for inserting the result in an R-REGsft into the data path between O-REG and EALU.
  • R-REGsft result register for storing the result of the EALU. Allows the PAE to be independent of the data recipients in terms of time and functionality. This simplifies the transfer of data because it can take place asynchronously or in a packet-oriented manner. At the same time, the possibility is created to reconfigure the data receiver independently of the PAE or the PAE independently of the data receiver.
  • the register is provided with a sliding function that is controlled by the SM-UNIT. serial operations Operations that are carried out by serial processing of a data word or an algorithm. Serial multiplication, serial division, series development
  • Sync-UNIT unit which takes over the synchronization of the PAE with the data transmitters and receivers, as well as the reconfiguration of PAEs. At the same time, the OneShot functions are taken over.
  • Reconfiguration New configuration of any amount of PAEs while any remaining amount of PAEs continue their own functions (see configure).
  • State machine logic that can assume various states. The transitions between the states are different depending on the gear parameters. These machines are used to control complex functions and correspond to the state of the art

Abstract

In Verbindung mit einer konfigurierbaren und zur Laufzeit umkonfigurierbaren Einheit gesteuert von einer Ladelogik (PLU), wird folgende Konfiguration vorgeschlagen: Es ist eine programmierbare Recheneinheit (EALU) vorgesehen, deren Funktion und Vernetzung in Registern programmiert wird und in denen eine Vielzahl von Daten, ohne Umprogrammierung der PAE, verarbeitet werden kann. Zur Steuerung der Recheneinheit (EALU) ist eine Zustandsmaschine (SM-UNIT) vorgesehen; ferner sind für jeden Operanden (O-REG) und das Ergebnis (R-REG) Register vorgesehen, die teilweise als Schieberegister ausgeführt werden können. Die Rückkopplung der Daten des Ergebnisregisters erfolgt über einen Multiplexer (R20-MUX) auf einen Eingang der EALU. Eine Buseinheit (BM-UNIT) ermöglicht den Abgriff der Daten von einem Bussystem bzw. das Einspeisen des Ergebnisses auf ein Bussystem, wobei die Buseinheit Daten an mehrere Empfänger versenden kann und die Synchronisierung auch mehrerer Empfänger automatisch erfolgt. Der Buszugriff von der Datenverarbeitung in der EALU ist über die Register entkoppelt, womit jede PAE als unabhängige Einheit betrachtet werden kann, so dass die Konfiguration und Umkonfiguration einer PAE keinen störenden Einfluss auf die Datensender und Empfänger, sowie die unabhängigen PAEs hat.

Description

EINHEIT ZUR VERARBEITUNG VON NUMERISCHEN UND LOGISCHEN OPERATIONEN, ZUM EINSATZ IN PROZESOREN (CPUS), MEHRRECHNERSYSTEMEN.
1. Hintergrund der Erfindung
1.1 Stand der Technik
In der Offenlegungsschrift DE 44 16 881 AI ist ein Verfahren zur Verarbeitung von Daten beschrieben. Dabei werden in ihrer Funktion und Vernetzung weitgehend frei konfigurierbare, homogen angeordnete Zellen verwendet.
Unabhängig von der erwähnten Offenlegungsschrift werden zunehmend FPGA-Bausteine (frei programmierbare Logikbausteine) verwendet, um Rechenwerke und Datenverarbeitungseinrichtungen aus einer Vielzahl einzelner Logikzellen aufzubauen. Ein weiteres bekanntes Verfahren ist der Aufbau von Datenverarbeitungseinrichtungen aus festen, programmgesteuerten Rechenwerken mit weitgehend fester Vernetzung, sogenannten systolischen Prozessoren.
1.2 Probleme
1.2.1 Bausteine nach DE 44 16 881 AI
Bausteine nach dem in DE 44 16 881 AI beschriebenen Verfahren (im folgenden VPUs genannt) sind aufgrund der hohen Zahl kleiner Logikzellen sehr aufwendig zu konfigurieren. Zur Steuerung einer Logikzelle sind mehrere Steuer-Bit in einem statischen Speicher (SRAM) anzugeben. Für jede Logikzelle existiert eine SRAM- Adresse. Die Zahl der zu konfigurierenden SRAM-Zellen ist sehr hoch, was zu einem erheblichen Platzbedarf und Zeitaufwand für
1 ERSATZBLATT R die Konfiguration und Umkonfiguration eines solchen Bausteines führt. Der hohe Platzbedarf ist besonders unangenehm, da die Verarbeitungsleistung einer VPU mit steigender Zahl der Zellen zunimmt. Jedoch ist die verwendbare Fläche eines Bausteines durch die Chipfertigungstechnologien begrenzt. Der Preis eines Chips steigt etwa quadratisch zur Chipfläche. Aufgrund der mehrfach abgebildeten Next-Neighbour Vernetzungsstruktur ist ein Broadcast, also das Senden von Daten an mehrere Empfänger gleichzeitig, unmöglich. Sollten VPUs im Betrieb umkonfiguriert werden, ist es zwingend erforderlich kurze
Umkonfigurationszeiten zu erreichen. Dagegen steht jedoch die große Anzahl an Konfigurationsdaten die benötigt werden, um den Chip umzukonfigurieren. Es existiert keine Möglichkeit Zellen von der Versorgungsspannung zu trennen oder langsamer zu takten, um die Verlustleistung zu minimieren.
1.2.2 FPGAs
Für den beschriebenen Einsatzbereich interessante FPGAs bestehen zumeist aus Multiplexer oder Look-Up-Table (LUT) Strukturen. Zur Implementierung werden SRAM-Zellen eingesetzt. Aufgrund der Vielzahl an kleinen SRAM-Zellen sind sie sehr aufwendig zu konfigurieren. Es sind große Datenmengen erforderlich, die einen entsprechend großen Zeitaufwand zum Konfigurieren und Umkonfigurieren erfordern. SRAM-Zellen benötigen sehr viel Platz. Jedoch ist die verwendbare Fläche eines Bausteines durch die Chipfertigungstechnologien begrenzt. Der Preis steigt auch hier etwa quadratisch zur Chipfläche. SRAM basierende Technologie ist durch die Zugriffszeit auf den SRAM langsamer als direkt integrierte Logik. Obwohl viele FPGAs auf Busstrukturen aufbauen, sind keinerlei Broadcast-Möglichkeiten zum schnellen und effektiven Senden von Daten an mehrere Empfänger gleichzeitig gegeben. Sollen FPGAs im Betrieb umkonfiguriert werden, ist es zwingend erforderlich kurze Konfigurationszeiten zu erreichen. Dagegen steht jedoch die große Anzahl an Konfigurationsdaten die benötigt werden. FPGAs bieten keinerlei Unterstützung für eine sinnvolle Umkonfigurierung im Betrieb. Der Programmierer hat dafür zu sorgen, daß der Vorgang ordentlich ohne störende Einflüsse auf Daten und umgebende Logik abläuft. Eine intelligente Logik zum Minimieren der Verlustleistung ist nicht vorhanden. Es bestehen keine speziellen Funktionseinheiten, die eine Rückmeldung der internen Betriebszustände an die das FPGA steuernde Logik ermöglichen.
1.2.3 Systolische Prozessoren
Bei systolischen Prozessoren entfällt die Umkonfigurierung komplett, jedoch sind diese Prozessoren unflexibel, da sie einen starren internen Aufbau besitzen. Befehle werden in jedem Zyklus neu dekodiert. Wie bereits in der beiden vorherigen Abschnitten beschrieben fehlen Funktionen, die ein Broadcasting oder die effiziente Minimierung der Verlustleistung beeinhalten.
1.3 Verbesserung durch die Erfindung, Aufgabe
Die Erfindung umfaßt ein kaskadierbares Rechenwerk, das flexibel in seiner Funktion und Vernetzung konfigurierbar ist. Es benötigt während der Ausführung des Algorithmus keine Befehlsdekodierung. Es ist im Betrieb umkonfigurierbar, ohne Einfluß auf die umgebenden Rechenwerke, Verarbeitungsmodule und Datenströme zu haben. Die Menge der Konfigurationsdaten ist sehr klein, was sich günstig auf Platzbedarf und
Konfigurationsgeschwindigkeit auswirkt. Um große Datenmengen schnell und effizient zu verteilen wird Broadcasting über die internen Bussysteme unterstützt. Das Rechenwerk ist mit einer Stromsparfunktion ausgestattet, wodurch die Stromaufnahme komplett ausgeschaltet wird, ebenso existiert ein Taktteiler, der es ermöglicht das Rechenwerk mit einem geringeren Takt zu betrieben. Für Rückmeldungen der internen Zustände an die externen Steuerungen stehen besondere Mechanismen zur Verfügung. 2. Beschreibung der Erfindung
2.1 Übersicht über die Erfindung, Abstrakt
Die Erfindung beschreibt den Aufbau einer Zelle im Sinne von DE 44 16 881 AI oder bekannter FPGA Zellen. In diese Zelle integriert ist eine um Sonderfunktionen erweiterte Arithmetisch- Logische-Einheit (EALU), die die Datenverarbeitung durchführt. Die EALU wird über ein Funktionsregisterregister konfiguriert, dadurch sinkt die für die Konfiguration erforderliche Datenmenge erheblich. Die Zelle ist über ein Bussystem frei kaskadierbar, dabei ist die EALU vom Bussystem über Ein- und Ausgaberegister entkoppelt. Die Ausgaberegister sind auf einen Eingang der EALU zurückgeführt um serielle Operationen zu ermöglichen. Die Aufschaltung auf den Bus übernimmt eine Bussteuereinheit, die den Bus entsprechend dem Busregister vernetzt. Dabei ist die Einheit so konzipiert, daß das Verteilen von Daten an mehrere Empfänger (Broadcasting) möglich ist. Eine
Synchronisationsschaltung steuert den Datenaustausch zwischen mehreren Zellen über das Bussystem. Die EALU, die Synchronisationsschaltung, die Bussteuereinheit und die Register sind so gestaltet, daß eine Zelle unabhängig von ihren Umgebungszellen im Betrieb umkonfiguriert werden kann. Über das Funktionsregister kann ein Stromsparmodus konfiguriert werden, der die Zelle abschaltet, ebenfalls können Taktteiler eingestellt werden, die die Arbeitsfrequenz verringern.
2.2 Detailbeschreibung der Erfindung
Die Erfindung beschreibt den Aufbau einer Zelle (PAE=Processing Array Element) im Sinne von DE 44 16 881 AI oder bekannter FPGA Zellen, dabei sind die PAEs zu einem Array (Processing Array = PA) kaskadierbar. Eine PAE ist aus einer Vielzahl von Funktionseinheiten aufgebaut:
2.3 EALU Das Rechenwerk besteht aus einer fest in Logik implementierten erweiterten Arith etisch-Logischen-Einheit (EALU) . Eine EALU ist eine gewöhnliche Arithmetisch-Logische-Einheit nach dem Stand der Technik (ALU) , die durch spezielle Funktionen, wie Zähler erweitert ist. Diese EALU ist in der Lage eine Vielzahl von arithmetischen und logischen Operationen durchzuführen, ohne hier genau spezifiziert werden zu müssen, da auf ALUs die dem Stand der Technik entsprechen zurückgegriffen werden kann. Die EALU hat direkten Zugriff auf ihre eigenen Ergebnisse, diese werden wir nachfolgend beschrieben als Operand zurückgeführt. Dadurch sind Zähler oder serielle Operationen, wie die serielle Multiplikation, Division oder Reihenentwicklungen, möglich. Die EALU liefert neben ihrem Ergebnis die Signale CarryOut-AlessB und AequalB-Odetect . CarryOut-AlessB gibt entweder bei arithmetischen Operationen das Carry an, oder bei Vergleichen mittels einer Subtraktion zweier Werte gibt der Übertrag, also CarryOut-AlessB, daß A<B, bzw. B<A, abhängig vom negierten Operanden an. Das Signal ist das übliche Carry generiert durch einen Volladdierer. AequalB-Odetect gibt an, daß das Ergebnis im Ergebnisregister R-REGsft gleich 0 ist. Das Signal wird über ein NOR aus dem Ergebnis generiert. Die Signale werden zur einfachen Auswertung von Zuständen verwendet und können an die PLU zurückgeliefert werden. Weitere Statussignale sind je nach Anwendung implementierbar .
Die Funktion der EALU wird in einem Funktionsregister (F- PLUREG) konfiguriert.
2.3.1 O-REG
Die Eingangsoperanden der EALU werden in zwei unabhängige Operandenregister (O-REG) gespeichert. Dadurch stehen sie unabhängig des Zustandes der Einheit, die die Daten liefert (Datensender) zur Verfügung. Dies ist notwendig um eine Entkopplung vom Bus und eine freie Umkonfigurierbarkeit des PAs zu ermöglichen. Eines oder beide O-REG besitzen eine Schiebefunktion, die von der EALU für ggf. jedes O-REG einzeln angesteuert wird. Die Schiebefunktion ermöglicht das Durchführen von seriellen Operationen wie serielles Multiplizieren oder Dividieren im EALU. O-REG mit Scheibefunktion werden als 0- REGsft bezeichnet.
2.3.2 R-REGsft
Das Ergebnis der EALU wird in einem Ergebnisregister gespeichert (R-REGsft) . Dadurch wird die zeitliche Unabhängigkeit von der oder den das Ergebnis empfangenden Einheiten (Datenempfänger) erreicht. Das R-REGsft besitzt eine Scheibefunktion, die von der EALU angesteuert wird, wodurch serielle Operationen ermöglicht werden.
2.3.3 R20-MUX
Die Ergebnisdaten, die in R-REGsft stehen, werden über einen Multiplexer (R20-MUX) zwischen einem der O-REG und der EALU als Operand eingeschleift, um eine Rückkopplung des Ergebnisses für serielle Operationen, Zähler und ähnliche Funktionen zu gewährleisten. Der Multiplexer wird durch das F-PLUREG eingestellt.
2.2.4 Taktzyklen
Es ist sinnvoll, jedoch nicht zwingend erforderlich, die 0- REG(sft) bei einer Taktflanke anzusteuern und die R-REGsft bei der darauffolgend negierten Taktflanke. Dadurch hat die EALU einen Halbtakt zur Ausführung ihrer Funktion zur Verfügung, der zweite Halbtakt steht für Signallaufzeiten und Multiplexer zur Verfügung. Dadurch wird es möglich in jedem Takt eine komplette Operation auszuführen.
2.2.5 StateMachine, SM-Unit
Zur Ablaufsteuerung in der EALU existiert eine SM-UNIT. Diese steuert die O-REG und R-REGsft und deren Schiebefunktion, sowie R20-MUX. Dadurch wird erreicht, daß serielle Operationen, Schiebe- und Zählfunktionen einfach von der EALU durchgeführt werden können. Die StateMachine ist dabei nach dem Stand der Technik einfach zu implementieren.
2.2.6 Sync-UNIT
Zur Synchronisation einer PAE innerhalb eines Arrays (PA) aus PAEs ist eine Synchronisationseinheit (Sync-UNIT) vorhanden. Diese wertet eine Reihe von Eingangssignalen, die ein Handshake- Protokoll ausführen, aus.
rACK(h/l): Der Datenempfänger quittiert die empfangenen Daten. Dabei ist rACKh die Quittierung des hohen Ergebnisbytes (Bit 8 bis 15) und rACKl die des niederen Ergebnisbytes (Bit 0 bis 7) . Beide werden verUNDet (rACKh UND rACKl) und ergeben das Signal rACK. rACK ist nicht wahr, während einer oder beide Datenempfänger mit der Verarbeitung ihrer Daten beschäftigt sind und wird wahr, wenn die Verarbeitung der Daten beider Datenempfänger abgeschlossen ist und das Ergebnis im R-REGsft des jeweiligen Datenempfängers gespeichert ist. Die Signale rACK (h/1) werden im weiteren oftmals in ihrer verUNDeten Form als rACK (=rACKh & rACKl) betrachtet. oRDY(l/2): Der Datensender signalisiert seine Bereitschaft neue Daten zu senden. oRDY ist nicht wahr, während der Datensender mit der Verarbeitung seiner Daten beschäftigt ist und wird wahr, wenn das Ergebnis des Datensenders, das der Operand der PAE ist, zur Verfügung steht. Dabei ist oRDYl das Freigabesignal des Datensenders des ersten Operanden und oRDY2 das des Zweiten. Beide werden verUNDet (oRDYl UND oRDY2) und ergeben das Signal oRDY. oRDY ist nur wahr, wenn beide Datensender bereit sind Daten zu versenden. Die Signale oRDY(l/2) werden im weiteren oftmals in ihrer verUNDeten Form als oRDY (=oRDYl & oRDY2 ) betrachtet. Aus den Eingangssignalen und dem Zustand der Sync-UNIT, der zusammen mit der Ablaufsteuerung der EALU den Gesamtzustand der PAE darstellt, werden Ausgangssignale generiert, die von den Sync-UNITs der Datensender und -empfänger ihrerseits als Eingangssignale betrachtet werden. Zur Ablaufsteuerung der EALU werden deren Statusinformationen und das Register F-PLUREG verwendet . rRDY: Zeigt an, daß die PAE ihre Datenverarbeitung beendet hat und ein Ergebnis im R-REGsft zur Verfügung steht. rRDY wird als rRDYh und rRDYl an beide Datenempfänger übertragen. Dabei handelt es sich jedoch um dasselbe Signal! oACK: Zeigt an, daß die PAE ihre Operanden verarbeitet hat und neue Daten in den O-REG (sft) aufnehmen kann. oACK wird als oACKl und oACK2 an beide Datensender übertragen. Dabei handelt es sich jedoch um dasselbe Signal!
Die RDY-Signale behalten ihren Pegel bis zum Eingang der Quittierung durch ACK bei. Dies ist erforderlich wenn der Datenempfänger während der Bereitstellung der Daten umkonfiguriert wird. Steht RDY bis zur Quittierung durch ACK an, so erkennt der Datenempfänger nach der Umkonfigurierung, daß Daten bereitstehen und nimmt sie an.
Die Verknüpfung der Signale über mehrere PAEs stellt sich wie folgt dar:
Figure imgf000010_0001
Das bedeutet z.B. das Ausgangssignal rRDY des Datensenders stellt das Eingangssignal oRDYl oder oRDY2 der PAE dar. Das Ausgangssignal rRDY der PAE stellt das Eingangssignal oRDY des Datenempfängers dar.
Figure imgf000011_0001
Die Sync-UNIT stellt einen besonderen Modus zur Verfügung, der das Taktsignal nur freigibt, wenn Operanden zur Verfügung stehen. Dieser Modus ist vor allem dann sinnvoll, wenn die Datensender die Daten nicht in jedem Prozessortakt liefern, sondern nur jeden n. Takt. Dabei entspricht der Takt einer Periode des Normaltaktes und wird über rACK oder oRDY(l/2) freigegeben. Die Freigabe wird als OneShot bezeichnet. Der Modus wird als OneShot-MODE bezeichnet. Dabei wird der Takt über ein UND-Gatter mit einem der Freigabesignale verUNDet. Der Modus und die Signalauswahl findet über das F-PLUREG statt. Das Freigabesignal, generiert über rACK oder oRDY(l/2), kann von der SM-UNIT verlängert werden. Dies ist erforderlich, damit Operationen, die mehr als einen Takt benötigen im OneShot-MODE durchgeführt werden können. Um dies zu ermöglichen, wird eine entsprechende Signalleitung der SM-UNIT mit dem Freigabesignal verODERt .
Wird der Registereintrag STOP im F-PLUREG gesetzt, so führt die Sync-UNIT die laufende Funktion zu Ende. Danach werden keine weiteren Operanden mehr angenommen und quittiert. Sobald rACK anzeigt, daß das Ergebnis vom Datenempfänger angenommen wurde, wird die Umkonfigurierungsbereitschaft der PLU durch das Signal ReConfig angezeigt. Das Signal wird generiert, indem rACK das Stop des F-PLUREG in ein D-FlipFlop speichert. ReConfig kann durch einen lesenden Zugriff der PLU auf F-PLUREG an der Bitposition von Stop abgefragt werden.
Ebenfalls kann die Sync-UNIT dazu verwendet werden Fehlerzustände oder weitere Statussignale zu generieren und auszuwerten.
2.2.7 BM-UNIT
Zum Aufschalten der Operanden und des Ergebnisses auf die externen Bussysteme existiert eine Busmultiplexeinheit (BM- UNIT) . Diese besteht aus 2 Multiplexern und 2 Tore, wobei die 2 Multiplexer für die Operanden (O-MUX) und 2 Tore für das Ergebnis (R-GATE) existieren, dabei wird jeweils ein Schalter für das höherwertige und niederwertige Ergebnis verwendet. Die Multiplexer und Schalter werden über das Multiplexerregister ({M-PLUREG}) gesteuert. Die Sync-UNIT-Signale werden über die Schalter auf den Bus gesteuert. Dabei ist die Zusammengehörigkeit der Multiplexer/Schalter und Signale wie folgt:
O-MUX1: oRDYl, oACK 0-MUX2: ORDY2, oACK RH-GATE: rRDY, rACKh RL-GATE: rRDY, rACKl
Das R-GATE kann über das M-PLUREG in einen Zustand gebracht werden, in dem es kein Bussystem treibt.
Die Tabelle gibt eine Beschreibung der Signale, sowie deren jeweiliger Interface-Struktur:
Figure imgf000013_0001
Es ist möglich mehrere Datenempfänger von einem Datensender aus anzusprechen (Broadcasting) . Hierzu schalten sich mehrere Datenempfänger auf denselben Bus. Um eine Quittierung der Daten zu gewährleisten ist die Treiberstufe der Quittierungsleitung oACK als Offener-Kollektor-Treiber gestaltet. Dabei arbeitet der Bus als wired-AND, d.h. erst wenn alle Datenempfänger quitteren entsteht der für die Quittierung erforderliche H-Pegel. Dies wird dadurch erreicht, daß jeder Datenempfänger, der NICHT quittiert den Bus über einen Open-Kollektor-Transistor auf einen L-Pegel zieht. Datenempfänger die quittierern, steuern den Open- Kollektor-Transistor nicht an und belasten somit den Bus nicht Wenn alle Datenempfänger quittieren wird der Bus nicht mehr belastet und nimmt über einen Pull-Up-Widerstand H-Pegel an.
2.2.8 StateBack-UNIT
Die PAE ist in der Lage Rückmeldungen über ihren Betriebszustand an ihre Ladelogik, im folgenden PLU genannt, zu liefern (vgl. DE 44 16 881 AI) . Die Ladelogik konfiguriert das PA und benötigt, um sinnvolle Umkonfigurationen vornehmen zu können, Informationen über den Status der einzelnen PAEs.Dies geschieht über die StateBack-UNIT. Diese überträgt je nach Eintrag im F- PLUREG entweder die unteren 3-Bit des Ergebnisses aus dem R-
REGsft um berechnete Werte an die PLU zu liefern oder die Signale CarryOut-AlessB und AequalB-Odetect auf einen 3-Bit Statusbus. Um das Aufschalten der Signale von mehreren PAEs aus zu ermöglichen wird ein einfaches wired-OR Verfahren über Open- Kollektor-Treibern verwendet. Damit die Umkonfigurierung der PAE erst beginnt, wenn der Empfänger die Daten quittiert hat, kann zwischen den Signalen und den Open-Kollektor-Treibern eine Latch-Stufe eingeschleift werden, die die Signale erst nach Eingang des rACK freigibt. Der Statusbus wird von der PLU überwacht. Diese reagiert in ihrem Programmfluß und ihrer Umkonfiguration auf den vom .Bus gelieferten Status.
2.2.9 Power-UNIT
Die PAE besitzt einen Stromsparmodus ( {Sleep-MODE} ) , der ebenso wie die Funktion der EALU im F-PLUREG eingestellt wird. Hierfür existiert ein Bit, das, wenn es gesetzt ist, den Sleep-MODE einschaltet. Hierzu kann entweder die Taktleitung der PAE auf konstant logisch 0 oder 1 gesetzt werden, oder über einen Transistor die Spannung der PAE abgeschaltet werden. Das F- PLUREG steht innerhalb der PAE immer unter Spannung und ist nicht abschaltbar. Für die jeweils ausgeführte Funktion unbenutzte Bereiche (Gatter) der PAE werden durch Auswertung des F-PLUREG abgeschaltet. Dies geschieht über einen Transistor, der die Bereiche von der Spannungsversorgung trennt. Um unerwünschte Störeinflüsse zu verhindern sind die Ausgänge der Bereiche über Pull-Up/Pull-Down-Widerstände definiert .
Zusätzlich kann innerhalb des OneShot-MODE, der von der Sync- UNIT gesteuert wird, der PowerSave-MODE verwendet werden. Dabei werden sämtliche Teile der PAE, mit Ausnahme von F-, M-PLUREG und Sync-UNIT von der Versorgungsspannung getrennt. Erst wenn die Sync-UNIT einen OneShot feststellt, werden alle benötigten PAE-Teile über die Power-UNIT zugeschaltet. Die Sync-UNIT verzögert das Taktsignal so lange, bis alle neu zugeschalteten Teile arbeitsfähig sind.
2.2.10 Register
Die Register F-PLUREG und M-PLUREG sind mit dem PLU-Bus verbunden. Die Adresse der von der PLU gesendeten Datenpakete werden in einem Vergleicher dekodiert. Ist die Adresse der PAE erkannt, so werden die Daten in die Register gespeichert. Der
PLU-Bus ist wie folgt gestaltet:
AX7..0: X-Adresse der X/Y-Matrix
AY7..0: 'Y-Adresse der X/Y-Matrix
RS: Register Select, logisch 0 wählt F-PLUREG, logisch 1 wählt M-PLUREG aus. AEN: Adress Enable, der Bus enthält eine gültige Adresse.
Die Adressen müssen dekodiert werden, solange AEN logisch 0 ist. AEN ist während des gesamten
Buszugriffes, also auch während der Datenübertragung logisch 0. } D23..00: Daten DEN: Data Enable, der Bus enthält gültige Daten. Die Daten müssen bei steigender Flanke des Signals DEN in das
Register übertragen werden} OEN: Output Enable, die PLU liest gültige Daten aus den PLUREGs . }
2.2.11 Der Aufbau des F-PLUREG:
1. Der Registeraufbau beim Schreibzugriff
Figure imgf000016_0001
Die Funktionen der einzelnen Bits:
Figure imgf000016_0002
Figure imgf000017_0001
Der Reset-Zustand ist 0 in allen Bits.
2. Der Registeraufbau beim Lesezugriff
Fll
ReConfig
Die Funktionen der einzelnen Bits
Figure imgf000017_0002
Der Reset-Zustand ist 0 in allen Bits
Der Aufbau des M-PLUREG:
Figure imgf000017_0003
Die Werte M(n+5)..n = 000000, ne{0, 6, 12, 18} bedeuten, daß die Multiplexer/Schalter offen sind und keinen Buskontakt besitzen. Es kann sinnvoll sein, das M-PLUREG über das Signal ReConfig zu sperren, d.h. sobald ReConfig aktiviert wird, schaltet sich die PAE von allen Bussystemen ab. Der Reset-Zustand ist 0 in allen Bits.
3. Zusammenfassung
Durch die Reduzierung der Konfigurationsdaten auf das Register F-PLUREG kann die Funktion des PAE einfacher und schneller konfiguriert und umkonfiguriert werden als in bekannten Technologien, ins besondere der FPGA-Technologie. Die Vernetzung des Rechenwerkes wird im M-PLUREG angegeben, während in den herkömmlichen Technologien eine Vielzahl einzelner, nicht zusammenhängender Konfigurationsbits besetzt werden müssen. Durch die klare Struktur der Register wird eine (Um) Konfiguration vereinfacht.
Der Platzbedarf des PAE ist durch die direkte Ausgestaltung als Rechenwerk kleiner als in herkömmlichen Technologien, in denen Rechenwerke durch eine Vielzahl von Logikzellen implementiert wurden. Gleichzeitig sind die DurchlaufVerzögerungen geringen und die erzielbaren Taktfrequenzen entsprechend höher. Eine Broadcasting-Funktion ist durch die Ausgestaltung der BM- UNIT gewährleistet, die Quittierung erfolgt automatisch. Durch die ein- und ausgangsseitigen Register (O-REG, R-REG) ist ein zeitlich weitgehend unabhängiger Datentransfer gewährleistet. Die Konfiguration und Umkonfiguration wird durch die Entkopplung jeder PAE'- vom Gesamtsystem über die Register O-REG und R- REGerheblich vereinfacht, da die einzelnen PAEs weitgehend voneinander unabhängig sind. Die Rückmeldungen an die PLU, sowie das Zusammenspiel von STOP und ReConfig ermöglichen die effiziente Steuerung der (Um) Konfigurationen.
Es sind Stromsparfunktionen implementiert, die teilweise automatisch (OneShot-MODE) zu einer Reduzierung des
Leistungsverbrauches führen.
Die PAE-Struktur kann zur Erhöhung der Effizienz von FPGAs in deren Architektur implementiert werden. Dadurch sind arithmetische Operationen erheblich leistungfähiger realisierbar.
4. Kurzbeschreibung der Diagramme
Figur 1 Anordnung mehrerer PAEs zu einem PA mit PLU. Ohne
Verbindung zu Ein-/Ausgabesystemenoder Speicher. Figur 2 Aufbau einer PAE. Figur 3 Aufbau von F-PLUREG und M-PLUREG. Figur 4 Aufbau eines O-REG.
Figur 5 Aufbau eines O-REGsft mit rechtsschiebe-Funktion. Figur 6 Aufbau eines R-REGsft mit rechts/links l-2bit Barrel-
Shifter. Figur 7 Aufbau des R20-MUX, sowie Implementierung eines MUX in
Transfer-Gate-Technik. Figur 8 Taktsynchronisation, Verzögerungen und synchron Signale Figur 9 Funktionsweise der Sync-UNIT. Beschreibung. Figur 10 Aufbau der Power-UNIT Figur 11 Aufbau der Sync-UNIT Figur 12 Aufbau der BM-UNIT
Figur 13 Aufbau eines O-MUX, begrenzt auf 4 Bussysteme Figur 14 Aufbau eines R-GATE, begrenzt auf 4 Bussysteme Figur 15 Aufbau der StateBack-UNIT Figur 16 -, Funktionsprinzip des OneShot- und OneΞhot/PowerSave-
MODE Figur 17 Implementierungsbeispiel einer PAE Figur 18 Aufbau einer PAE, wobei die Verbindung der einzelnen
Funktionen über ein Bussystem erfolgt
Figur 19 Funktionsweise der Config-State-Machine Figur 20 Funktionsweise der Loop-State-Machine Figur 21 Zyklische Verarbeitung der Konfigurationsregister Daten
4.1 Detailbeschreibung der Diagramme Figur 1 stellt einen vereinfachten Prozessor gemäß DE 44 16 881 AI dar. Zudem ist die PLU (0101) und deren Bussystem (0102) angezeigt. Die PAEs (0103) sind als Array eingetragen, das chipinterne Bussystem (0104) ist schematisch dargestellt.
Figur 2 zeigt den schematisierten Aufbau einer PAE. Das chipinterne Bussystem (0201) wird an die BM-UNIT (0202) geführt, welche die durch M-REG (0203) ausgewählten Busse an das 0- REGlsft (0204) als Operand 1 und das O-REG (0205) als Operand 2 weiterschaltet. In den Datenpfad von Operand 2 wird über den R20-MUX (0206) das im Ergebnisregister R-REGsft (0207) stehende Ergebnis wahlweise eingeschleift. Die Daten aus O-REGsft (0204) und R20-MUX (0206) werden im ELAU (0208) verarbeitet. Über die StateBack-UNIT (0209) finden Rückmeldungen an die PLU statt. Der PLU-Bus (0210) hat Verbindung zu den Registern F-PLUREG (0211) und M-PLUREG (0212), sowie der StateBack-UNIT (0209). Über ihn wird die PAE konfiguriert und überwacht. Das F-PLUREG enthält alle funktionellen Konfigurationsdaten, das M-PLUREG enthält die Vernetzungsinformation der PAE. Die Sync-UNIT (0212) steuert das Zusammenspiel des Datenaustausches zwischen den Datensendern, den Datenempfängern und der Verarbeitungs-PAE . Die SM-UNIT (0213) steuert den gesamten internen Ablauf der PAE. Die Power- UNIT (0214) regelt die Stromversorgung und dient der Reduzierung des Stromverbrauches.
In Figur 3 wird die Funktionsweise der Register M-PLUREG und F- PLUREG verdeutlicht. Die Adressen AX und AY des PLU-Bus (0308) werden in einem Vergleicher (0301) mit der Adresse der PAE verglichen, sofern AEN (Adress Enable) einen gültigen Bustransfer anzeigt. Dabei besitzt jede PAE eine eindeutige Adresse, die sich aus ihrer Spalte und Zeile innerhalb einer PA zusammensetzt. Zeigt DEN (DataEnable) die Datenübertragung an, so wird über RS (RegisterSelect) entweder M-PLUREG (0302) oder F- PLUREG (0303) ausgewählt. Bei der steigenden Flanke von DEN werden die Daten im betreffenden Register gespeichert. Die Register sind als D-FlipFlop (0304) implementiert. Zur Verdeutlichung des Ablaufes dient das Timingdiagra m 0305. Zu lesenden Zugriff auf das F-PLUREG wird lediglich über das Tor (0306) das Signal ReConfig von der Sync-UNIT an den PLU-Bus gegeben. Die Freigabe geschieht über das Ergebnis des Vergleichers (0301) UND dem Signal OEN.
Figur 4a zeigt das Blockdiagramm des O-REG. In Figur 4b ist der Aufbau des O-REG aus D-FlipFlops ersichtlich. Das Timingdiagramm ist in Figur 4c dargestellt. Der Takt wird von der SYNC-SM generiert.
Figur 5a zeigt das Blockdiagramm des O-REGsft. In Figur 5b ist der Aufbau des O-REGsft aus D-FlipFlops (0501) ersichtlich. Die UND-Gatter (0502) und das OR-Gatter (0503) bilden über den Inverter (0504) einen durch Mode gesteuerten Multiplexer (0506), der entweder die Eingangsdaten auf die D-FlipFlop (0501) schaltet, oder die Ausgangsdaten der D-FlipFlop um ein Bit verschoben an deren Eingang leitet. Das UND-Gatter (0505) ist nicht notwendig, da ein Eingang permanent auf logisch 0 liegt. Es dient nur der Anschaulichkeit. In Figur 5c ist das Timingdiagramm in Abhängigkeit von dem Signal Mode angegeben. Der Takt wird von der SYNC-SM generiert.
Figur 6a zeigt den Blockaufbau des R-REGsft vor dem Register (0601) liegt ein Multiplexer (0602), der entweder die Eingangsdaten auf das Register (0601) schaltet, oder die Ausgangsdaten des Registers (0601) verschoben an dessen Eingang leitet. Der von der SYNC-SM generierte Takt wird um einen Halbtakt verschoben an das Register geführt. In Figur 6b ist das Blockdiagramm auf Gatterebene dargestellt. Über einen Dekoder (0603) schalten ModeO-2 einen aus UND-Gattern mit nachgeschaltetem ODER-Gatter bestehenden Multiplexer (0606) . Dabei sind die gestrichelt eingezeichneten Gatter (0605 und weitere) nur der Verdeutlichung wegen eingezeichnet. Sie sind funktionslos, da ein Eingang ständig auf L liegt. Der Multiplexer schaltet im Zustand ModeO-2 = 010 das Eingangssignal auf die Register (0607) . In den Zuständen ModeO-2 = 000 bis ModeO-2 = 001 werden die Ausgangswerte der Register (0607) nach links, in den Zuständen ModeO-2 = 011 bis ModeO-2 = 100 rechts, um ein bzw. zwei Bit verschoben, an die Eingänge der Register geführt. Die Scheibefunktion wird in Abhängigkeit vom Zustand ModeO-2 im Timingdiagramm Figur 6c verdeutlicht.
Figur 7a zeigt den Aufbau des Multiplexers R20-MUX, der in Abhängigkeit von Mode die Operanden oder das Ergebnis an die EALU weiterleitet. Dabei ist Figur 7a als herkömmlicher Multiplexer aufgebaut, während in Figur 7b die platz- und leistungssparende Variante durch die Verwendung von CMOS Transfer-Gates (0701) aufgezeigt wird. Alle in dieser Schrift beschriebenen beschriebenen Multiplexer können mittels Transfer- Gates aufgebaut werden.
Ein Tor kann äquivalent zum Multiplexer aus Transfer-Gates aufgebaut werden. Dabei ist jedoch die Richtung des Datenaustausches genau umgekehrt!
Figur 8 zeigt das Verhältnis des PAE-internen Taktes CLK zu den stattfindenden Aktivitäten. Bei des steigenden Flanke (0801) werden die Operanden in die O-REG gespeichert. Während des H-
Pegels (0802) verarbeitet die PAE die Daten (ΔPAE = Verarbeitungsphase) . Das umfaßt den Datenverkehr zwischen den 0- REG und dem R-REG. Bei der fallenden Flanke (0803) wird das Egebnis im R-REG gespeichert. Der L-Pegel (0804) wird für die Verteilung der im Bussystem, eingeschlossen der BM-UNIT genutzt
ΔNetwork = Busphase) . Der zeitliche Ablauf der von der SYNC-SM generierten Signale (oRDY und oACK, rRDY und rACK) ist in das Zeitdiagramm eingetragen.
Das Ablaufdiagramm der Sync-UNIT ist in Figur 9 dargestellt. Die Zustands aschine kennt zwei feste Zustände DATEN (0901) und ERGEBNIS (0902) . DATEN wird auf die steigende Flanke synchronisiert, ERGEBNIS auf die Fallende. Dabei wird jeweils der Zustand der Eingangsparameter ausgewertet und je nach Ergebnis in den Zweig ja (0903/0904) oder nein (0905/0906) gesprungen. Sind in DATEN die Operanden nicht bereit, wird nein angesprungen. In den nächsten Schritten wird keine Operation ausgeführt, bis die Maschine nach DATEN zurückspringt und erneut auswertet. Stehen nun Operanden, angezeigt durch oRDY, bereit, werden die Operanden im O-REG (0907) gespeichert. Die Operanden werden verarbeitet (0908) und gleichzeitig wird ausgewertet
(0909), ob es sich beei mehrzyklischen Operationen (serielle Operationen, die mehr als einen Taktzyklus benötigen) , um den letzte Zyklus handelt, oder ob eine einzyklische Operation abläuft. In diesen Fällen werden die Operanden durch oACK quittiert (0910) . Mit der fallenden Flanke wird ERGEBNIS synchronisiert. Dabei wird überprüft ob das Flag „Ergebnis vorhanden" gesetzt ist (0911) . Dieses Flag wird immer gesetzt, wenn ein fertiges Ergebnis durch rRDY signalisiert wird (0912) . In zwei Fällen wird in den JA-Zweig (0904) gesprungen:
1. Es ist kein vorhergehendes Ergebnis vorhanden (Flag „Ergebnis vorhanden" unwahr) .
2. Es ist ein vorhergehendes Ergebnis vorhanden (Flag „Ergebnis vorhanden" wahr) und dieses ist mit rACK quittiert. In diesem Fall (und nur in diesem Fall ( ! ) ) setzt 0902 das Ergebnis zurück (0913) .
Ansonsten wird in den NEIN-Zweig (0906) gesprungen und keine Operation ausgeführt, bis die Zustandsmaschine nach ERGEBNIS (0902) zurückkehrt. Im JA-Zweig (0904) wird das Ergebnis in das Ausgangsregister R-REGsft gespeichert (0914) . Danach wird ausgewertet ob es sich um den letzten Zyklus einer mehrzyklischen Operation handelt (0915) (vgl. 0909) oder ob eine einzyklische Operation abläuft , wenn ja, wird das Vorhandensein des Ergebnisses durch rRDY signalisiert (0916) . Die Zustandsmaschine springt nach DATEN (0901) zurück. Die Erkennung ob es sich um den letzten Zyklus einer Operation oder um eine einzyklische Operation handelt kann über das Signal
FINISH (0916) von der SM-UNIT abgefragt werden. Dieses ist aktiv, wenn der letzte oder einzige Zyklus stattfindet.
Der SM-UNIT wird der Zustand der SYNC-UNIT über RUN (0917) signallisiert . RUN ist im Falle, daß eine Operation stattfindet aktiv andernfalls inaktiv. Der Mechanismus des STOP-Eintrages im F-PLUREG und des daraus generierten ReConfig ist in Fig. 9 nicht dargestellt, da der Ablauf trivial ist und aus der Beschreibung der SYNC-UNIT hervorgeht.
Figur 10 zeigt den prinzipiellen Aufbau der Power-UNIT. Das Signal Sleep wird von F-PLUREG auf einen Transistor oder eine Transistorstufe (1001) geleitet. Diese steuert die Spannungsversorgung für alle abschaltbaren Zellfunktionen. Die Sync-UNIT liefert das OneShotPowerSave-Signal (vgl. Figur 16), über welches die Spannungsversorgung der restlichen Zellfunktionen durch einen Transistor oder eine Transistorstufe (1002) freigegeben wird. Abhängig von den tatsächlich verwendeten Funktionen in der Zelle, schalten die Transitoren oder Transistorstufen (1003) die nicht benötigten Funktionen ab (PowerDown) . Verständlich ist, daß für ordentliche Spannungsversorgung und EMV-Verhalten weitere entsprechende Vorkehrungen, wie Kondensatoren etc., getroffen werden müssen.
Figur 11 zeigt die Implementierung der Maschine aus Figur 9 in das Konzept. Über die BM-UNIT (1101) werden die Signale oRDY(l/2) und rACK (vereinfacht dargestellt: tatsächlich existiert rACKh und rACKl, rACK = rACKl & rACKh) zu den CCLK- gesteuerten Latches (1102) geschaltet. Dabei sind die Latch so geschaltet, daß sie in der L-Phase (Busphase) von CCLK transparent sind und in der H-Phase (Verarbeitungsphase) den Zustand halten. Die Ausgänge der Latch stellen die Signale für die Sync-StateMachine (1103) zur Verfügung. rRDY (vereinfacht dargestellt: tatsächlich existiert rRDYh und rRDYl, diese sind vollkommen gleich, werden jedoch an verschiedene Empfänger geleitet) von 1103 wird über Tor auf den Bus geschaltet. Die Signale oACK(l/2) von 1103 werden in der BM-UNIT (1101) negiert und an die wiederum invertierenden Open-Kollektor-Bustreiber (1104) geliefert. Der Bus wird über Widerstände (1105) auf H gezogen. Die BM-UNIT ist dabei geschaltet, daß folgende Fälle eintreten:
1. Wird der entsprechende Bus von der BM-UNIT nicht angesteuert, liegt an der Basis der Transistoren (1104) L an. Dadurch belasten sie den Bus nicht.
2. Wird der entsprechende Bus von der BM-UNIT angesteuert, und das Signal nicht quittiert, liegt an der Basis der Transistoren
(1104) H an. Das bedeutet, daß der Bus auf L gezogen wird. Wird ein Ergebnis per Broadcasting an mehrere Datenempfänger verteilt, so ziehen alle PAEs, die die Ergebnisdaten noch nicht quittiert haben und Warte-Zyklen benötigen den Bus auf L.
3. Wird der entsprechende Bus von der BM-UNIT angesteuert, und das Signal quittiert, liegt an der Basis der Transistoren (1104) L an. Das bedeutet, daß der Bus nicht belastet wird. Wird ein Ergebnis per Broadcasting an mehrere Datenempfänger verteilt, so belasten alle PAEs, die die Ergebnisdaten quittiert haben und keine Warte-Zyklen benötigen den Bus nicht.
Da der Bus in seinem Grundzustand den H-Pegel, also die Quittierung, einnimmt, übersteuert die Nichtquittierung gemäß Fall 2 die Quittierung, in dem sie den Bus auf L zieht. Dabei geht der Bus erst dann in den H-Pegel, also in den Quittierungszustand, wenn alle PAEs quittieren. Es ist somit eine Wired-AND-Schaltung realisiert. Die Sync-StateMachine stellt das Signal RUN (1107) der SM-UNIT (1106) zur Verfügung. Diese läuft aufgrund von RUN an. Befindet sich die SM-UNIT im letzten oder einzigen ZYklus einer Verarbeitung, so signalisiert sie dies über FINISH (1108) an die Sync- StateMachine. FINISH wird in den Auswerteeinheiten zur Erkennung des letzten Zyklusses (0907, 0915) ausgewertet. Die SM-UNIT läuft synchron zum PAE-internen Takt CLK.
Figur 12 zeigt den Aufbau der BM-UNIT. Abhängig von den Einträgen in das M-PLUREG schalten die Multiplexer (1201, 1202) die Operanden vom internen Bus (1203) zu den O-REG. Ebenfalls schalten die Tore (1204, 1205) die untere und obere Hälfte des Ergebnisses auf den Bus. Der Multiplexer 1206 schaltet die oRDY(l/2) gemäß der Stellung von 1201 und 1202 und rACK gemäß der Stellung von 1204 und 1205 vom Bus in die PAE. Dabei werden die rACK beider Datenempfänger miteinander verUNDet. Existiert nur ein Datenempfänger, so ist der Multiplexer so geschaltet, daß er statt des fehlenden rACK eine logische 1 zurückgibt. 1207 beinhaltet ein Gate zum Aufschalten der Signale oACK(l/2) und rRDY auf den Bus. Dabei werden die Signale oACK(l/2) zunächst invertiert und dann über Open-Kollektor-Treiber (1104) auf den Bus geschaltet.
Figur 13 verdeutlicht den Aufbau eines O-MUX. Dabei existiert ein 3:5 Dekoder (1301) zum Auswerten der Mode2..0 Signale aus dem M-PLUREG. Der Multiplexer ist über UND-Gatter (1302) mit nachgeschaltetem ODER-Gatter (1303) aufgebaut. Das Auswertesignal von Mode2..0 = 000 des Dekoders (1301) ist dabei direkt auf die ODER-Gatter geschaltet (1304) . Das bewirkt, daß in offenem Zustand, d.h. keine Verbindung zu einem Bussystem, immer logisch 1 zurückgeliefert wird. (Vgl. mit Figur 12 rACK). Zur Vereinfachung ist nur eine reduzierte Busgröße dargestellt.
In Figur 14 ist der Aufbau eines R-GATE dargestellt. Dabei existiert ein 3:4 Dekoder (1401) zum Auswerten der Mode2..0 Signale aus dem M-PLUREG. Das Auswertesignal von Mode2..0 = 000 des Dekoders wird nicht verwendet. Dadurch wird keine Busverbindung bei dieser Bit-Kombination hergestellt. Die Gates (1402) sind entweder durch UND-Gatter oder Transmisson-Gates (vgl. 0701) aufgebaut. Dabei ist eine Verstärkerstufe zum Treiben der Buslast vor- oder nachgeschaltet. Zur Vereinfachung ist nur eine reduzierte Busgröße dargestellt.
Die StateBack-UNIT ist in Figur 15 dargestellt. Gemäß der Einstellung im M-PLUREG schaltet ein Multiplexer (1501) entweder die Signale CarryOut-AlessB, AequalB-Odetect von der EALU oder die Ausgänge des R-REG R-REGD2..0 durch. Die Signale gelangen an eine Open-Kollektor-Transistor-Stufe (1502) und werden auf den PLU-Bus geschaltet. Dabei benötigt der PLU-Bus externe, nahe der PLU positionierte Pull-Up-Widerstände (1503) . Das Latch 1504 ist optional. Wird es in die Ausgangssignale von 1501 eingeschleift, werden diese erst auf den Bus (1503) geschaltet, nachdem der Datenempfänger die Daten über rACK quittiert hat. Dadurch wird bewirkt, daß die Bereitschaft zur Umkonfigurierung über die Statussignale erst angezeigt wird, wenn die Daten auch angenommen wurden. Normalerweise wird dies durch das Zusammenspiel von STOP und ReConfig in der Sync-UNIT geregelt; daher ist das Latch optional. Das rACK wird dabei als Latch-Takt verwendet. Dabei ist das Latch bei rACK=l transparent und speichert bei rACK=0.
Figur 16 verdeutlicht die Funktionsweise des OneShot-MODE. Über einen Multiplexer (1601) schalten die Signale
1. Vcc
2. oRDYl 3 . oRDY2
4 . ( oRDYl & rACK) abhängig von der Einstellung im F-PLUREG den Zeil-Takt frei. Dabei bewirkt die Freischaltung über Vcc, daß der Takt immer läuft (siehe Timing-Diagramm „Normaler Betrieb") .
In den 3 übrigen Modi läuft der Takt erst an, wenn die Signale, oder Signalkombinationen den Takt freigeben. Die Freigabe wird durch ein Latch (1602) auf den Takt CCLK synchronisiert, damit die Phase nicht vorzeitig abbricht, wenn das Freigabesignal zu kurz ist. Dabei ist das Latch in der L-Phase von CCLK transparent und hält den Wert in der H-Phase. Das Freigabesignal gelangt auf das UND-Gatter-Paar (1603 und 1604), das den Takt freigibt, über einen Inverter (1605) wird das invertierte Taktsignal !CLK erzeugt, CLK läuft um die Phasengleichheit zu gewährleisten durch ein Verzögerungsglied (1606) (siehe Timing- Diagramm „One-Shot Betrieb") . Dabei wird CCLK in der Zuleitung zu 1604 über zwei Verzögerungszeitungen (1610) verzögert um Phasengleichheit zum an 1603 anliegenden CCLK, das durch den Multiplexer (1608) verzögert wurde, zu gewährleisten. Wird eine PAE in den PowerSave-Mode gebracht, wird die VersorgungsSpannung der Zelle weitgehend ausgeschaltet. Dies geschieht über das ODER-Gatter 1611. Ist der PowerSave-MODE eingeschaltet, d.h. PowerSave=l, führt das negierte Signal L. Ist zudem der OneShot- MODE eingeschaltet und das Register 1602 auf L, wird über das OneShotPowerSave-Signal der Spannungsversorgungstransistor in der Power-UNIT (vgl. Figur 17) abgeschaltet. Steht das Register 1602 jedoch auf logisch 1 (oder PowerSave=0) , wird der Spannungsversorgungstransistor über 1611 eingeschaltet. Die folgende Tabelle gibt einen Überblick über die Funktion:
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Beim Einschalten der Versorgungsspannung entsteht eine zeitlich bestimmte Aufwachzeit, bis die Zelle arbeitsfähig ist. Um dennoch ordentlich zu funktionieren, müssen die Signale entsprechend verzögert werden. Hierzu wird CCLK über eine Verzögerungsleitung (1607) geleitet. Ein Multiplexer (1608) wählt entsprechend dem Signal PowerSave aus F-PLUREG aus, ob der normale oder verzögerte Takt an die Zelle geleitet wird. Verzögert wird nur der nicht invertierte Takt um den Zeitraum $\Delta$PowerOn, der invertierte Takt wird nicht verzögert. Dadurch steht das Ergebnis synchron zu den restlichen Bausteinfunktionen zur Verfügung. Dadurch verringert sich die nutzbare Verarbeitungszeit auf Δprocess. Die maximale
Taktfrequenz des Bausteines hängt somit von ΔPowerOn + Δprocess ab. (siehe Timing-Diagramm „One-Shot Betrieb mit PowerSave") .
Figur 17 zeigt ein Implementierungsbeispiel einer PAE. Dabei ist die BM-Unit, die Power-Unit, die StateBack-Unit, der PLU-Bus und das M-PLUREG nicht dargestellt.
Die PAE besitzt drei Eingangsregister oREGl (1701), oREG2 (1702), oREG3 (1703) für die zu verarbeitenden "Daten. Ihre Daten erhalten die Eingangsregister über die BM-Unit von vorangehenden PAEλs. Alle Eingangsregister sind Register ohne Schiebefunktion.
Die F-PLUREG (1704, 1705, 1706) bestimmen eine Mehrzahl von Konfigurationen der PAE. Sie werden von der PLU über den PLU-Bus geladen. In ihnen ist jeweils eine Konfiguration gespeichert, die über den Multiplexer (1723) ausgewählt werden. Der Multiplexer (1723) wird vom Register (1724) angesteuert. Das Register (1724) bekommt Daten oder Trigger von einer vorangehenden PAE durch die BM-Unit. Diese PAE ist nicht mit den PAEλs, welche die Daten für die Eingangsregister liefern, identisch. Es sind selbstverständlich auch eine größere oder kleinere Anzahl an F-PLUREG denkbar.
Das dritte Eingangsregister oREG3 (1703) liefert den Operanden für eine Multiply-Add Funktion. Dabei wird der Inhalt des oREGl
(1701) mit dem Inhalt des oREG2 (1702) im Multiplizierer (1709) multipliziert und anschließend der Inhalt des oREG3 (1703) im Addierer/Vergleicher (1718) hinzuaddiert. Der Addierer/Vergleicher ist dabei so konfiguriert, daß er eine Addititon durchführt. Soll nur eine Multiplikation durchgeführt werden, wird das oREG3 (1703) mit dem Wert Null geladen. Soll nur eine Addition durchgeführt werden, so schaltet das F-PLUREG den Multiplexer (1711) um. Damit gelangt der Wert des oREGl
(1701) direkt zum Addierer/Vergleicher (1718) . Die zweite Funktion des Addierer/Vergleicher (1718) nimmt den Wert des oREGl (1701) und den Wert des OREG3 (1703) und vergleicht beide Werte. Die Ausgangssignale CarryOut-AlessB und AequalB-Odetect
(1719) zeigen an, ob die beiden Werte gleich oder der Wert des oREG3 (1703) größer oder kleiner ist als der Wert des oREGl
(1701) .
Weitere in' der PAE realisierte Funktionen sind ein Schieberegister (1712), ein Dividierer (1713), logische Funktionen (1714) wie UND, OR, NOT, sowie ein Zähler (1715) . Der Zähler (1715) erzeugt ein Triggersignal (1720) sobald er von einem vorgegebenen Wert auf Null gezählt hat. Geladen wird der Zähler (1715) direkt mit dem Wert, den auch das oREG3 (1703) erhält. Es ist auch denkbar andere Zähler einzusetzen, wie Aufwärtszähler, die von Null auf einen geladenen Wert zählen und dann ein Triggersignal generieren.
Die Ergebnisse der Funktionseinheiten werden durch den Multiplexer (1716) an die beiden Ausgangsregister rREGl (1710) und rREG2 (1717) weitergeleitet, die mit der BM-Unit in Verbindung stehen und so die Daten an nachfolgende PAEλs weitergeben. Gesteuert wird der Ablauf von einer Sync-Unit
(1708), die mit der Trigger-Logik (1707) verbunden ist. Außerdem tauscht sie mit der Config-State-Machine Steuersignale aus, die den korrekten Ablauf bei einer Änderung der Konfiguration durch den Multiplexer (1723) gewährleisten. Die Trigger-Logik (1707) steht mit dem F-PLUREG in Verbindung und wertet die eingehenden Signale (1722), abhängig von der in den F-PLUREG gespeicherten Konfiguration aus. Die eingehenden Signale umfassen das ReConfig, das generelle Triggersignal, sowie die Handshake- Signale oRDY und rACK. Abhängig von der Konfiguration gibt die Trigger-Logik (1707) die Handshake-Signale an die Sync-Unit
(1708) weiter, die wiederum die Enable-Signale für die Eingangs- , Ausgangsregister und den Zähler generiert. Außerdem erzeugt die Sync-Unit (1708) die ausgehenden Handshake-Signale oACK und rRDY, die sie zur Trigger-Logik (1707) weitergibt. Abhängig von der Konfiguration können die Signale (1719) oder der Trigger des Zählers (1720) als generelles Trigger-Signal verwendet und zur Trigger-Logik (1707) geleitet werden. Von der Trigger-Logik
(1707) ausgehend sind die Signale (1721) ReConfig, Handshake oRDY und rACK und das generelle Triggersignal, die wiederum zur BM-Unit geleitet werden.
Figur 18 zeigt eine PAE mit dem gleichen Funktionsumfang die in Figur 17 beschriebenen PAE. Auch hierbei wurde auf die Darstellung der BM-Unit, der Power-Unit, der StateBack-Unit und der M-PLUREG verzichtet. Sie besteht aus drei Eingangsregistern oREGl (1801), oREG2 (1802), oREG3 (1803), zwei Ausgangsregistern rREGl (1804), rREG2 (1818), drei F-PLUREG (1813, 1814, 1815), einem Multiplexer (1818) einer Sync-Unit (1805) und einer Trigger-Logik (1806) . Die Funktionseinheiten sind ein Dividierer (1807), ein Multiplizierer (1817), ein Addierer/Vergleicher (1809), Logikfunktionen (1810), ein Schieberegister (1811) und einem Zähler (1812) . Die Funktion der einzelnen Einheiten entspricht der in Figur 17 geschriebenen. Es ist auch denkbar weitere Funktionen in der PAE zu integrieren wie z.B. die Trigonometrischen Funktionen, Wurzel- und Expoentialfunktion. Dies gilt selbstverständlich auch für die in Figur 17 beschriebene PAE. Die einzelnen Funktionen sind als Integer oder Floating-Point Einheiten realisierbar. Im Unterschied zur PAE in Figur 17 sind die einzelnen Funktionseinheiten über ein Bussystem (1816) gekoppelt, so daß die einzelnen Funktionen in beliebiger Reihenfolge miteinander verbunden werden können. Die Verschaltung wird durch die Konfiguration bestimmt, die in den F-PLUREG abgelegt ist. Das Bussystem (1816) kann auf verschiedene Weise aufgebaut werden. Möglich sind ein oder mehrere segmentierte Busse, deren Segmente jeweils zwei miteinander verschaltete Funktionen verbindet oder eine Anzahl durchgehender Busse, die jeweils zwei Funktioneinheiten miteinander verschalten. Weiterhin besteht die Möglichkeit, daß die einzelnen Funktionseinheiten und Register eine Ziel-Addresse abschicken, mit deren Hilfe eine Verbindung aufgebaut wird.
Figur 19 zeigt eine Config-State-Machine, die die Konfigurationsregister verwaltet. Zu Beginn befindet sich die Config-State-Machine im Zustand IDLE (1901) . Dieser Zustand wird erst verlassen, nachdem ein rRDY Signal der Config-PAE eintrifft, die das Konfigurationsregister auswählt. Danach geht die Config-State-Machine in den Stop-Zustand (1902) über und sendet ein Stop-Signal an die Sync-Unit der PAE. Die PAE beendet ihre Operation zum nächst möglichen Zeitpunkt und sendet einen Stop-Acknowledge zur Config-State-Machine. Diese geht in den Zustand Reload (1903) über und sendet ein Enable-Signal zum Register der Config-PAE. Danach wechselt die Config-State- Machine in den Zustand Restart (1904), sendet ein Start-Signal zur Sync-Unit, die ihre Verarbeitung wieder aufnimmt. Gleichzeitig schickt sie ein rACK Signal zu der Config-PAE. Abschließend springt die Config-State-Machine wieder in den IDLE Zustand (1901) . Figur 20 stellt eine State-Machine zum automatischen Durchlauf der verschiedenen Konfigurationen der PAE dar, die im Folgenden Loop-State-Machine genannt wird. Da mehrere F-PLUREG vorhanden sind, ist es u.U. sinnvoll mehrere Operationen nacheinander durchzuführen und erst anschließend die Daten, sowie die Triggersignale und Handshake-Signale zur nachfolgenden PAE weiterzugeben.
Das Ergebnis der einzelnen Operationen wird vom rREG der PAE über die bereits beschriebene Rückkopplung zu den Eingangsregistern zurückgeführt. Dieser Vorgang kann über ein von einem externen Stop-Loop-Signal oder einem internen Zähler gesteuert werden.
Zu Beginn befindet sich die Loop-State-Machine im IDLE Zustand (2001) . Im IDLE-Zustand (2001) gibt die Loop-State-Machine ein Reset-Signal an einen Zähler. Dieser Zähler dient zur Anwahl des F-PLUREG. Nach dem rRDY der vorangehenden PAE geht die Loop- State-Machine in den Konfigurationszustand (2002) über. Dabei erzeugt sie die Handshake-Signale für die PAE und die Kontrollsignale für die Config-State-Machine. Außerdem wird ein Enable-Signal für den Zähler erzeugt, dessen Wert um Eins erhöht wird. Bekommt die Loop-State-Machine nun kein Stop-Loop-Signal oder hat der interne Zähler der PAE noch nicht seinen Endwert erreicht, verbleibt sie im Konfigurationszustand (2002) und der zuvor beschriebene Ablauf wiederholt sich. Beim Eintreffen eines Stop-Loop-Signals oder wenn der interne Zähler der PAE seinen Endwert erreicht hat, kehrt die State-Machine in den IDLE- Zustand (2001) zurück und das rRDY Signal wird zur nachfolgenden PAE geleitet.
Figur 21 zeigt den für den sequentiellen Durchlauf, der in den F-PLUREG gespeicherten Konfigurationen benötigten Teil der PAE. Die F-PLUREG (2104) erhalten ihre Daten von der PLU (2107) und sind gegenüber den zuvor beschriebenen Ausführungen etwas modifiziert. Jedes F-PLUREG enthält ein zusätzliches Bit, das sogenannte Loop-Bit (2106) . Dieses Loop-Bit wird zur in Figur 20 beschriebenen Loop-State-Machine (2101) durch die Verbindung (2112) zurückgeführt . Es dient dort als Stop-Loop Signal, das" heißt bei gesetztem Loop-Bit (2106) wird der Loop-Vorgang beendet, ansonsten wird er fortgeführt bis das Loop-Bit gesetzt wird oder der in Figur 20 beschriebene interne Zähler der Loop- State Machine (2101) seinen Endwert erreicht hat. Die Loop- State-Machine (2101) steuert den Zähler (2102) an, dessen Wert die Selektion des F-PLUREG (2104) durch den Multiplexer (2105) steuert. Die Kontrollsignale der Config-State-Machine und die Handshake-Signale der PAE werden durch die Verbindung (2113) übertragen. Die Konfigurationsdaten der F-PLUREG werden über die Verbindung (2108) zu den Funtionseinheiten der PAE weitergegeben.
Der Zähler (2102) erhält ein Enable-Signal (2110), so daß der Wert des Zählers (2102) um Eins erhöht wird. Außerdem gibt die Loop-State-Machine (2101) sobald ein Loop- Vorgang beendet ist, ein Reset-Signal (2111) an den Zähler. Über den Multiplexer (2103) kann zwischen Loop-Mode und dem normalen Ablauf in der PAE ausgewählt werden. Beim normalen Ablauf gibt der Multiplexer (2103) ein Datum (2109) zur Auswahl eines F-PLUREG (2104) an den Multiplexer (2105) weiter.
5 Begriffsdefinition
AequalB-Odetect Durch die EALU generiertes Signal, das bei arithmetischen Operationen anzeigt, daß das Ergebnis gleich null ist. Bei Vergleichen wird angezeigt, daß Operand A gleich Operand B ist.
ALU Arithmetisch logische Einheit. Grundeinheit zum Verarbeiten von Daten. Die Einheit kann arithmetische Operationen wie Addition, ' Subtraktion, unter Umständen auch Multiplikation, Division, Reihenentwicklungen usw. durchführen. Dabei .kann die Einheit als ganzzahlige (integer) Einheit oder als Fließkomma-(floating-point)-Einheit gestaltet sein. Ebenfalls kann die Einheit logische Operationen, wie UND, ODER, sowie Vergleiche durchführen.
BM-UNIT Einheit zum Aufschalten der Daten auf die Bussysteme außerhalb der PAE. Das Aufschalten geschieht über Multiplexer für die Dateneingänge und Tore für die Datenausgänge. oACK- Leitungen sind als Open-Kollektor- Treiber implementiert. Die BM-UNIT wird durch das M-PLUREG gesteuert.
Broadcast Senden von Daten einer PAE an mehrere Datenempfänger.
CarryOut-AlessB Durch die EALU generiertes Signal, das bei arithmetischen Operationen einen Übertrag anzeigt. Bei Vergleichen wird angezeigt, daß Operand A kleiner als Operand B ist.
Datenempfänger Die Einheit(en), die Ergebnisse der PAE weiterverarbeitet/- arbeiten Datensender Die Einheit (en), die Daten für die PAE als Operanden zur Verfügung stellt/stellen D-FlipFlop Speicherelement, welches ein Signal bei der steigenden Flanke eines Taktes speichert. EALU Erweiterte arithmetisch logische Einheit. ALU, die um Sonderfunktionen, die zum Betrieb einer Datenverarbeitungseinrichtung gemäß DE 441 16 881 AI benötigt werden oder sinnvoll sind erweitert wurde. Dies sind ins besondere Zähler.
FPGA Programmierbarer Logikbaustein. Stand der Technik. F-PLUREG Register in dem die Funktion der PAE gesetzt wird. Ebenfalls wird der OneShot- und Sleep-Mode gesetzt. Das Register wird von der PLU beschrieben.
Gatter Gruppe von Transistoren, die eine logische Grundfunktion durchführen. Grundfunktionen sind z.B. NAND, NOR, Transmission-Gates.
H-Pegel Logisch 1 Pegel, abhängig von der verwendeten Technologie Handshake Signalprotokoll, bei dem ein Signal A einen Zustand anzeigt und ein anderes Signal B bestätigt, daß es Signal A akzeptiert und darauf reagiert (hat). Konfigurieren Bestimmen der Funktion und Vernetzung einer logischen Einheit, einer (FPGA)-Zelle oder einer PAE (vgl. umkonfigurieren).
Latch Speicherelement, das ein Signal für gewöhnlich während des H-Pegels transparent weiterleitet und während des L-Pegels speichert. In PAEs werden teilweise Latches gebraucht, bei denen die Funktion der Pegel genau umgekehrt ist. Hierbei wird vor den Takt eines üblichen Latch ein Inverter geschaltet.
L-Pegel Logisch 0 Pegel, abhängig von der verwendeten Technologie M-PLUREG Register in dem die Vernetzung der PAE gesetzt wird. Das Register wird von der PLU beschrieben.
Next-Neighbour Vernetzung Vernetzung der Bussysteme mit den an den Kanten anstoßenden Nachbarn.
O-MUX Multiplexer innerhalb der BM-UNIT, der das Bussystem der Operanden auswählt.
OneShot Modus in dem eine PAE mit einem geringerem als dem Pro- zessortakt arbeitet. Der Takt ist synchron zum Prozessortakt und entspricht einer Periode. Eine Phasenverschiebung existiert nicht. Der Takt wird über eines der Signale oRDY(l/2) oder rRDY freigegeben. Dieser Modus dient der Stromeinsparung, wenn die Datensender oder -empfänger langsamer als der Prozessortakt Daten senden oder empfangen.
Open-Kollektor Schaltungstechnik, bei der der Kollektor eines Transistors an einem, über einen Pullup auf den H-Pegel gezogenen, Bussignal liegt. Der Emitter der Transistors liegt auf Masse. Schaltet der Transistor, so wird das Bussignal auf den L-Pegel gezogen. Vorteil des Verfahrens ist, daß eine Mehrzahl solcher Transistoren den Bus ohne elektrische Kollision steuern können. Dabei sind die Signale ODER-verküpft, es entsteht das sog. wired-OR.
O-REG Operandenregister zur Speicherung der Operanden der EALU. Ermöglicht die zeitliche und funktioneile Unabhängigkeit der PAE von den Datensendern. Dadurch wird der Transfer der Daten vereinfacht, da er asynchron oder paketorientiert stattfinden kann. Gleichzeitig wird die Möglichkeit geschaffen die Datensender unabhängig von der PAE oder die PAE unabhängig von den Datensendern umzukonfigurieren.
O-REGsft O-REG mit durch SM-UNIT gesteuertem Schieberegister.
PA Processing Array: Array aus PAEs
PAE Processing Array Element: EALU mit O-REG, R-REG, R20- MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- und Power-UNIT.
PLU Einheit zum Konfigurieren und Umkonfigurieren der PAE. Ausgestaltet durch einen speziell an seine Aufgabe angepaßten Mikrokontroller. PowerSave-MODE Stromsparmodus Modus innerhalb des OneShot-MODE. Während keine Operation ausgeführt wird, werden alle Teile der PAE mit Ausnahme des F-, M-PLUREG und Sync-UNIT nicht mit Spannung versorgt.
Power-UNIT Einheit die die Stromsparfunktionen regelt. PullDown Widerstand, der eine Busleitung auf einen L-Pegel zieht. PullUp Widerstand, der eine Busleitung auf einen H-Pegel zieht. R-GATE Schalter innerhalb der BM-UNIT, der das Ergebnis auf das entsprechende Bussystem aufschaltet. Dabei sind einige Signal über als Open-Kollektor-Treiber aufgeschaltet. Das R-GATE arbeitet als Bustreiber und kann in einen busneutralen Modus gehen.
R20-MUX Multiplexer zum Einschleifen des Ergebnisses in einem R-REGsft in den Datenpfad zwischen O-REG und EALU.
R-REGsft Ergebnisregister zur Speicherung des Ergebnis der EALU. Ermöglicht die zeitliche und funktionelle Unabhängigkeit der PAE von den Datenempfängern. Dadurch wird der Transfer der Daten vereinfacht, da er asynchron oder paketorientiert stattfinden kann. Gleichzeitig wird die Möglichkeit geschaffen die Datenempfänger unabhängig von der PAE oder die PAE unabhängig von den Datenempfängern umzukonfigurie- ren. Das Register ist mit einer Schiebfunktion versehen, die von der SM-UNIT gesteuert wird. serielle Operationen Operationen, die durch serielles Abarbeiten eines Datenwortes oder eines Algorithmus durchgeführt werden. Serielle Multiplikation, serielle Division, Reihenentwicklung
Sleep-MODE Stromsparmodus in dem die PAE mit Ausnahme von F-PLUREG ohne Spannung ist.
SM-UNIT StateMachine-UNIT. Zustandsmaschine, die die EALU steuert.
StateBack-UNIT Einheit, die die Rückmeldung der Statussignale an die PLU steuert. Bestehend aus einem Multiplexer und einer Open- Kollektor-Bustreiberstufe
Sync-UNIT Einheit, die die Synchronisation der PAE mit den Datensendern und -empfängern übernimmt, sowie das Umkonfigurieren von PAEs überwacht. Gleichzeitig werden die OneShot- Funktionen übernommen.
Tor Schalter, der ein Signal weiterleitet oder sperrt. Einfacher Vergleich: Relais
Umkonfigurieren Neues Konfigurieren von einer beliebigen Menge von PAEs während eine beliebige Restmenge von PAEs ihre eigenen Funktionen fortsetzen (vgl. konfigurieren).
Zustandsmaschine Logik, die diversen Zuständen annehmen kann. Die Übergänge zwischen den Zuständen sind von verschiedenen Ein- gangsparametern abhängig. Diese Maschinen werden zur Steuerung komplexer Funktionen eingesetzt und entsprechen dem Stand der Technik
6 Konventionen
6.1 Namenskonvention
Baugruppe -UNIT
Betriebsart -MODE
Multiplexer -MUX
Negiertes Signal not- Register für PLU sichtbar -PLUREG
Register intern -REG
Schieberegisters -sft
6.2 Funktionskonvention
Schieberegisters sft UND-Funktion &
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ODER-Funktion #
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NICHT-Funktion !
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37
ERSArZBLATT (REGEL 26) TOR-Funktion
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Claims

Patentansprüche
1. Konfigurierbare, von einer Ladelogik (PLU) gesteuerte während der Laufzeit umkonfigurierbare Einheit zur Verarbeitung von numerischen und logischen Operationen (PAE) , zum Einsatz in Prozessoren (CPUs) , Mehrrechnersystemen, Datenflußprozessoren (DFPs) , Digitalen Signal Prozessoren (DSPs), systolischen Prozessoren und programmierbaren Logikbausteinen (FPGAs) , dadurch gekennzeichnet, daß a) eine programmierbare Recheneinheit (EALU) zur Durchführung der mathematischen und logischen Grundfunktionen vorgesehen ist, daß b) die Funktion und Vernetzung der Recheneinheit in
Register programmiert wird und eine Vielzahl von Daten, ohne Umprogrammierung der PAE, verarbeitet werden kann, daß c) zur Steuerung der Recheneinheit (EALU) eine
Zustandsmaschine (SM-UNIT) existiert, daß d) Register für jeden Operanden (O-REG) und das Ergebnis (R-REG) vorgesehen sind, wobei die Register teilweise als Scheiberegister ausgeführt werden können, daß e) eine Rückkopplung der Daten des Ergebnisregisters auf einen Eingang der EALU über einen Multiplexer (R20-MUX) besteht, daß f) eine Buseinheit (BM-UNIT) den Abgriff der Daten von einem Bussystem bzw. das Einspeisen des Ergebnisses auf ein Bussystem ermöglicht, wobei die Buseinheit Daten an mehrere Empfänger versenden kann und die Synchronisierung auch mehrerer Empfänger automatisch erfolgt, daß g) der Buszugriff von der Datenverarbeitung in der EALU über die Register entkoppelt ist und somit jede PAE als unabhängige Einheit betrachtet werden kann, insbesondere die Konfiguration und Umkonfiguration eine PAE keinen störenden Einfluß auf die Datensender und - empfänger, sowie die unabhängigen PAEs hat, -daß h) der Ablauf der Bustransfers über eine Zustandsmaschine (SYNC-UNIT) automatisch gesteuert wird und dafür Handshake-Leitungen oRDY, oACK, rRDY und rACK zur Verfügung stehen, und daß i) Rückmeldungen an die PLU zur Erkennung des Zustandes der
Verarbeitung und der Umkonfigurierbarkeit der PAE erfolgen (StateBack-UNIT) ,
2. Einheit nach Anspruch 1, dadurch gekennzeichnet, daß die Datenverarbeitung einer PAE angehalten werden kann (Eintrag STOP in F-PLUREG) und die PAE daraufhin nach Vollendung der gerade laufenden Datenverarbeitung ihre Bereitschaft zur Umkonfiguration anzeigt (ReConfig) .
3. Einheit nach Anspruch 1, dadurch gekennzeichnet, daß Stromsparmodi existieren, a) in welchen die PAE immer nur dann arbeitet, wenn Operanden vom Datensender am Eingang bereitstehen und das Ergebnis bereits vom Empfänger angenommen wurde, und die PAE ansonsten ohne Takt statisch bleibt, b) in welchen Teilbereiche der PAE, die zur Ausführung der momentanen Datenverarbeitung irrelevant sind, von der Takt- und/oder Stromversorgung getrennt sind, c) in welchen die PAE von der Spannungsversorgung getrennt ist.
PCT/DE1997/002949 1996-12-09 1997-12-09 EINHEIT ZUR VERARBEITUNG VON NUMERISCHEN UND LOGISCHEN OPERATIONEN, ZUM EINSATZ IN PROZESSOREN (CPUs), MEHRRECHNERSYSTEMEN WO1998026356A1 (de)

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