WO1998027798A1 - Carte a circuit imprime et procede de fabrication - Google Patents

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WO1998027798A1
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Motoo Asai
Yasuji Hiramatsu
Yoshinori Wakihara
Kazuhito Yamada
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a printed wiring board and a method for manufacturing the same, and more particularly to a method for suppressing the occurrence of cracks during a heat cycle and roughening an interlayer insulating layer without reducing the peel strength.
  • the present invention relates to a printed wiring board capable of preventing the dissolution of a generated conductor circuit and a method for manufacturing the same. Background technology
  • This build-up multilayer wiring board is manufactured, for example, by the method disclosed in Japanese Patent Publication No. 55555/1992. That is, an insulating material made of a photosensitive electroless plating adhesive is applied on a core substrate, and dried and exposed and developed to form a layer having an opening for a bi-directional hole. After the surface of the interlayer insulating material layer is roughened by treatment with an oxidizing agent or the like, a plating resist is provided on the roughened surface, and then electroless plating is applied to a portion where no resist is formed. By forming a via hole and a conductor circuit by performing the above steps, and repeating such a process a plurality of times, a multilayered build-up wiring board can be obtained.
  • the conductor circuit is provided in the portion where the resist is not formed, and the plating resist remains in the inner layer.
  • 6-283860 discloses that a plating resist of an inner layer is removed, a roughened layer made of copper-nickel-phosphorus is provided on the surface of a conductor circuit made of an electroless plating film, and the layer R 1 is separated. Prevention techniques are disclosed.
  • a method of removing a plating resist by using a so-called semi-additive method can be considered.
  • the semi-additive method since the conductor circuit is composed of an electroless plating film and an electrolytic plating film, when the interlayer resin insulating layer surface is roughened, the surface portion of the conductor circuit composed of the electrolytic plating film is roughened. There was a problem that it was dissolved by a local battery reaction. On the other hand, in order to mount an IC chip on a printed wiring board, it is necessary to form a solder bump on the wiring board.
  • a printing mask such as a metal mask or a plastic mask and a printed wiring board are respectively provided with a conductive layer for positioning the printing mask and the printed wiring board.
  • a method is to form an alignment mark in advance, align the two alignment marks so that the printing mask and the printed wiring board are laminated at a predetermined position, and then print the cream solder.
  • the printed wiring board is coated with a solder resist layer having openings for alignment marks or pads for forming solder bumps.
  • the substrate warps due to the difference in the coefficient of thermal expansion between the IC chip and the resin insulating layer during a heat cycle, and the solder resist layer and the conductive layer (alignment mark) are warped. And solder bump formation pads), there is no close contact, stress is concentrated on these interfaces, and cracks originating from these interfaces are generated in the solder-resist layer, There was a problem of separation.
  • the present invention has been made to solve the above-mentioned problems of the prior art. Its main purpose is to reduce other properties, especially the peel strength of the conductor (adhesion between the conductor circuit and the interlayer insulating layer, adhesion between the via hole and the lower conductor circuit, or adhesion between the conductor layer and the solder resist layer).
  • An object of the present invention is to provide a printed wiring board that can effectively prevent insulation between layers, cracks in an edge layer, and separation between layers without occurring during a heat cycle.
  • Another object of the present invention is to provide a printed wiring board in which the surface of the conductive circuit is prevented from being melted by the local battery reaction at the same time.
  • Still another object of the present invention is to provide a method for advantageously producing such a printed wiring board. Disclosure of the invention
  • the inventors of the present invention have intensively studied for realizing the above object, and as a result, have conceived an invention having the following content as a gist.
  • a printed wiring board according to the present invention is a multilayer printed wiring board in which an interlayer insulating layer is formed on a conductive circuit of a substrate, wherein the conductive circuit includes an electroless plating film. It is made of an electrolytic plating film, and has a roughened layer provided on at least a part of its surface.
  • the printed wiring board of the present invention is a multilayer printed wiring board in which an interlayer insulating layer is formed on a conductive circuit of a substrate, wherein the conductive circuit includes an electroless plating film.
  • a roughened layer is provided on at least a part of the surface of the electroplated film, and the surface of the roughened layer is covered with a layer of a metal or a noble metal having a higher ionization tendency than titanium and not more than titanium.
  • the conductor circuit may be provided with a roughening layer on at least a part of a surface including a side surface, or at least a part of the side surface.
  • a roughened layer is provided, and the roughened layer is preferably made of an alloy of copper, nickel, and phosphorus.
  • the method of manufacturing a printed wiring board according to the present invention comprises the steps of: providing an electroless plating on a substrate; providing a plating resist; performing an electrolytic plating; removing the plating resist; The electroless plating film is removed by etching to form a conductor circuit consisting of an electroless plating film and an electroplating film, and a roughened layer is formed on at least a part of the surface of the conductor circuit, and then an interlayer insulating layer is provided. It is characterized by having multiple layers.
  • the electroless plating is performed on the substrate, the plating resist is provided, the electrolytic plating is performed, and then, the plating resist is removed.
  • the electroless plating film under the resist is removed by etching to form a conductor circuit composed of the electroless plating film and the electrolytic plating film.
  • a roughened layer is formed on at least a part of the conductor circuit surface, and the roughened layer is formed. It is characterized in that the surface of the oxide layer is covered with a layer of a metal or a noble metal whose ionization tendency is larger than that of copper and is equal to or less than titanium, and then a multi-layer structure is provided by providing an interlayer insulating layer.
  • the roughened layer is preferably formed by copper-nickel-lin alloy plating.
  • the printed wiring board of the present invention comprises an interlayer insulating layer formed on a substrate provided with a lower conductive circuit, and an upper conductive circuit formed on the interlayer insulating layer.
  • the via hole includes an electroless plating film and an electrolytic plating film, and the lower conductor circuit is connected to at least the via hole. It is characterized in that a roughened layer is formed on the surface of the portion to be changed.
  • the roughening layer is made of an alloy of copper and copper alloy.
  • the method for manufacturing a printed wiring board according to the present invention includes the steps of: forming a lower conductive circuit on a substrate; providing a roughened layer on at least a portion of the surface of the lower conductive circuit that is connected to the via hole; After forming an insulating layer, an opening for a via hole is formed in the interlayer insulating layer, and electroless plating is performed on the interlayer insulating layer. Then, a plating resist is provided and electrolytic plating is performed. After the resist is removed, the electroless plating film under the resist is removed by etching to form an upper conductor circuit composed of the electroless plating film and the electrolytic plating film and a via hole to form a multilayer structure.
  • the roughened layer is preferably formed by copper-nickel-phosphorus alloy plating.
  • the conductor layer in the printed wiring board provided with a conductor layer used as an alignment mark, is provided with a roughened layer on at least a part of its surface. It is characterized by. .
  • the conductor layer preferably comprises an electroless plating film and an electrolytic plating film.
  • a printed wiring board according to the present invention is a printed wiring board provided with a conductive layer used as an alignment mark, wherein the conductive layer comprises an electroless plating film and an electrolytic plating film. .
  • the conductor layer is preferably provided with a roughened layer on at least a part of the surface.
  • the alignment mark is formed by an opening exposing only the surface of the conductor layer from a solder resist layer formed on the conductor layer.
  • a metal layer made of nickel-gold is formed on the conductor layer exposed from the opening.
  • the alignment mark is used for positioning a print mask, mounting an IC chip, or replacing a printed wiring board on which a semiconductor element is mounted with another printed wiring board. It is preferred that it be used for alignment when mounting on a device.
  • FIGS. 21 to 40 are views showing each manufacturing process of the printed wiring board in the fifth embodiment.
  • FIG. 41 is a partial cross-sectional view showing an alignment mark formed of a conductor layer used for positioning with a print mask and mounting an IC chip.
  • FIG. 42 is a partial cross-sectional view showing an alignment mark composed of a conductor layer used for alignment when mounting a printed wiring board on which a semiconductor element is mounted on another printed wiring board.
  • FIG. 43 is a plan view of the printed wiring board.
  • reference numeral 1 in the figure is a substrate
  • 2 is an interlayer resin insulating layer (adhesive layer for electroless plating)
  • 2a is an insulating layer
  • 2b is an adhesive layer
  • 3 is a plating resist
  • 4 is an inner conductor.
  • Circuit inner layer copper pattern
  • 5 outer layer conductor circuit outer layer copper pattern
  • 6 is via hole opening
  • 7 is via hole (BVH)
  • 8 is copper foil
  • 9 is through hole
  • 10 is filled resin (resin filled)
  • 11 is a roughened layer
  • 12 is an electroless copper plating film
  • 13 is an electrolytic copper plating film
  • 14 is a solder resist layer
  • 15 is a nickel plating layer
  • 16 is a gold plating layer
  • 17 is a gold plating layer.
  • Solder bumps, 18 are alignment marks (rank with printing masks) 19 is an alignment mark (used for positioning of IC chip mounting), 20 is an alignment mark (for mounting a printed circuit board on which a semiconductor element is mounted on another printed circuit board). 21 is a pad for forming solder bumps, and A is a product part.
  • the conductor circuit is composed of an electrolytic plating film and an electroless plating film, an electroless plating film is formed on the inner layer side, and an electrolytic plating film is formed on the outer layer side. (See the enlarged figures in Figures 18 and 19). With this configuration, the conductor circuit has a softer and more malleable electroplating film than an electroless plating film, so even if the substrate warps during a heat cycle, the size of the upper interlayer resin insulation layer can be reduced. Be able to follow changes.
  • the conductor circuit is firmly adhered to the upper interlayer resin insulation layer, and the dimensions of the interlayer resin insulation layer are increased. The change has made it easier to follow.
  • providing a roughened layer on at least the side surface of the conductor circuit is advantageous in that cracks generated in the interlayer resin insulation layer from the interface between the side surface of the conductor circuit and the interlayer resin in contact therewith can be suppressed during a heat cycle. It is.
  • the via hole is composed of an electrolytic plating film and an electroless plating film, and an electroless plating film is formed on the inner layer side and an electrolytic plating film is formed on the outer layer side.
  • the via hole is softer and more malleable than the electroless plated film, so even if the substrate is warped during a heat cycle, the via hole is formed due to the dimensional change of the interlayer resin insulating layer. Be able to follow.
  • the via hole in the printed wiring board of the present invention has a harder inner layer side. It is composed of an electroless plating film, and since this electroless plating film is in close contact with the lower conductive circuit via the roughened layer, there is no separation from the lower conductive circuit during a heat cycle. The reason for this is that the metal layer to which the roughening layer bites is a harder electroless plating film, so that the metal layer is less likely to be broken when a force of shear is applied.
  • the via hole is composed only of the electrolytic plating film
  • the electrolytic plating film itself is soft and detaches due to the heat cycle even if it is in close contact with the lower conductive circuit via the roughening layer.
  • the via hole is formed only of the electroless plating film, it cannot respond to the dimensional change of the interlayer resin insulating layer, and cracks occur in the interlayer resin insulating layer on the via hole.
  • the via hole is formed by an electrolytic plating film and an electroless plating film, and the via hole is connected to the lower conductive circuit via the roughened layer, so At the time of cycling, cracks generated in the interlayer resin insulation layer on the via hole and separation between the via hole and the lower conductor circuit can be prevented at the same time.
  • the interlayer resin insulating layer is roughened, the harder the film to be embedded into the roughened layer, the better. The reason for this is that when a force is applied, destruction is less likely to occur at the plating film.
  • a roughened layer may be provided on the via hole surface.
  • the reason is that the via hole adheres firmly to the upper interlayer resin insulation layer, and the via hole more easily follows the dimensional change of the interlayer resin insulation layer.
  • the roughened layer of the lower conductor circuit may be formed not only at the portion connected to the via hole, but also over the entire lower conductor circuit. The reason is that the adhesion to the interlayer insulating layer is improved in the same manner as in the configuration (1).
  • the lower conductive circuit to which the via hole connects is composed of an electrolytic plating film and an electroless plating film, and an electroless plating film is formed on the inner layer side and on the outer layer side. It is desirable that an electrolytic plating film is formed. For this reason Because the inner layer side of the lower conductor circuit comes into close contact with the interlayer resin insulation layer, a harder electroless plating film is desirable to secure the peel strength, and the other side is connected to the via hole. It is desirable to have an electroplating film that is excellent in following up dimensional changes.
  • the printed wiring board of the present invention can be used for positioning a print mask or for mounting a semiconductor chip on a package board. It is characterized in that a roughened layer is formed on at least a part of the surface of a conductor layer that serves as an alignment mark used for mounting on a board (see an enlarged view of FIG. 41).
  • the solder resist layer When the periphery of the conductive layer is covered with the solder resist layer (that is, when only the conductive layer is exposed from the opening of the solder resist layer), the solder resist layer does not separate, and is used as an alignment mark. Function does not decrease.
  • the printed wiring board of the present invention can be used as an alignment mark to be used for positioning with a print mask or mounting an IC chip.
  • the conductor layer that serves as the alignment mark used for mounting on the board is composed of an electroless plating film and an electrolytic plating film, with the electroless plating film formed on the inner layer side and the electrolytic layer on the outer layer side.
  • the feature is that a plating film is formed (see the enlarged view of FIG. 41).
  • the conductor layer has a softer and more malleable electroless plating film than an electroless plating film. Therefore, even if the substrate is warped during a heat cycle, the upper solder-resist layer is formed. It becomes possible to follow a dimensional change. Moreover, when a roughened layer is provided on the surface of the conductor layer, the conductor layer is firmly adhered to the upper solder resist layer, and is easily followed by a dimensional change of the solder resist layer. Also, since the conductor on the side in contact with the interlayer insulating layer is an electroless plating film, its hardness is high and the peel strength can be increased.
  • providing a roughened layer on at least the side surface of the conductor layer is not suitable for heat-sizing. This is advantageous in that cracks generated in the solder resist layer and the like starting from the interface between the side surface of the conductor layer and the solder-resist layer in contact therewith can be suppressed.
  • a metal layer made of nickel gold is further formed on the conductor layer exposed from the opening serving as the alignment mark.
  • the reason for this is that gold has a high reflectivity and thus functions as an alignment mark.
  • Nickel The metal layer made of gold can be formed by electroless plating.
  • the nickel layer is formed by a nickel plating film with a thickness of 5 m
  • the gold layer is a flash plating film with a thickness of 0.1 lm.
  • it is formed by a metal plating film having a thickness of 0.5 ⁇ m.
  • the printed wiring board is composed of a first-layer conductor circuit 4 and an interlayer insulating material (adhesive layer for electroless plating) 2 on an insulating substrate 1 as shown in FIG. 41, for example.
  • a semi-additive method is used to form a solder bump forming pad (conductor pattern) 21 which is a part of the second-layer conductive circuit and an alignment pattern for positioning with the printing mask. Solder for protecting parts other than the alignment marks 18 and 19 and the pad 21 for forming solder bumps.
  • the resist layer 14 is formed.
  • the alignment mark 18 for positioning with the printing mask is formed in a portion near the outer periphery of the printed wiring board and where no conductor pattern is formed.
  • the alignment mark 19 used for mounting the IC chip can be mounted on the IC chip without being affected by the effect.
  • the portion near the outer periphery means the outer portion of the product part A as described above.
  • the alignment mark 19 used for mounting the IC chip is formed for each product piece of the printed wiring board in order to mount the IC chip on each product piece.
  • package semiconductor devices When a substrate is used, an alignment mark 20 used to mount this package substrate on another printed wiring board is formed on the innermost side as shown in FIG.
  • the alignment mark 20 is desirably a cross as shown in FIG. When the cross shape is adopted, the opening of the solder resist layer is provided so as to cover the periphery of the cross. This license mark is also provided for each product.
  • the alignment marks 18 and 19 are preferably formed by openings that expose only the surface of the conductor layer from the solder resist layer formed on the conductor layer (including via holes). The reason is that, as shown in FIG. 41, the periphery of the conductor layer overlaps with the solder-resist layer, so that the conductor can be suppressed by the solder-resist and the separation of the conductor can be prevented. In addition, cracks generated due to a difference in coefficient of thermal expansion during a heat cycle can be suppressed from the contact boundary between the conductor layer and the interlayer resin insulation layer.
  • the alignment mark 18 for positioning with the print mask has the following effects.
  • the opening in the solder resist layer is formed by exposing and developing a photomask placed thereon, but if the photomask is displaced, the opening position will also be displaced. If the conductor layer of the alignment mark is completely exposed, the camera recognizes the center of the conductor as the center position of the alignment mark and cannot recognize the displacement of the opening of the solder-resist layer. For this reason, since the opening of the printing mask and the opening of the solder resist layer do not coincide with each other, the opening area of the printing mask is reduced by the solder resist layer, and the height of the solder bump is reduced.
  • the camera recognizes the center of the conductor layer exposed from the opening as the center of the alignment mark. Open one resist layer Even if the photomask is shifted and the opening position of the solder resist layer is shifted, the alignment mark is also shifted by the same amount in the same direction as the shift amount. The openings in the resist layer match, and the solder-resist layer does not reduce the opening area and does not reduce the height of the solder bumps.
  • solder bump forming pad (conductor pattern) 21 may be covered with the periphery of the opening of the solder resist layer, or may be completely exposed from the opening.
  • the inner layer side of the conductor is made of an electroless plating film that is harder than the electrolytic plating film. It does not lower the peel strength. The reason for this is that the peel strength is measured on the side that comes into contact with the interlayer insulating layer located on the inner layer side of the conductor circuit. (If an adhesive for electroless plating is used as the interlayer insulating agent, This is because the greater the hardness of the part to be formed, the greater the hardness.
  • the printed wiring board of the present invention even when an IC chip is mounted thereon and subjected to a heat cycle test of 55 to 125 t, does not cause cracks in the interlayer resin insulation layer starting from the conductor circuit or via hole.
  • the printed wiring board having the above configuration (1) to (4) can be easily manufactured according to the manufacturing method (semi-dative method) of the present invention described later.
  • the roughened layer on the conductor circuit surface, via hole surface, or conductor layer surface serving as an alignment mark is a roughened surface of copper formed by etching, polishing, oxidation, oxidation-reduction, or plating. It is desirable that the roughened surface of the plating film formed by this method be used.
  • this roughened layer is desirably an alloy layer made of copper-nickel-phosphorus. Good. The reason for this is that this alloy layer is a needle-like crystal layer and has excellent adhesion to the solder resist layer. Further, since this alloy layer is electrically conductive, it does not need to be removed even if a solder body is formed on the pad surface.
  • composition of this alloy layer is desirably 90 to 96 wt%, 1 to 5 wt%, and 0.5 to 2 wt% in terms of copper, nickel, and phosphorus, respectively. This is because these compositions have a needle-like structure.
  • a solution of an oxidizing agent composed of sodium chlorite, sodium hydroxide, and sodium phosphate it is preferable to use a solution of an oxidizing agent composed of sodium chlorite, sodium hydroxide, and sodium phosphate.
  • the roughened layer is immersed in a solution of a reducing agent composed of sodium hydroxide and sodium borohydride.
  • the roughened layer on the surface of the conductor circuit formed in this way has a thickness of 0.5 to 10 m, more preferably 0.5 to 7 m. The reason for this is that if it is too thick, the roughened layer itself will be damaged, and if it is too thin, the adhesion will decrease.
  • the electroless plating film constituting the conductor circuit has a thickness of 0.1 to 5 mm, more preferably 0.5 to 3 mm.
  • the reason for this is that if the thickness is too thick, the ability to follow the interlayer resin insulation layer will be reduced, while if it is too thin, the peel strength will be reduced, and the electrical resistance will increase when electroplating is performed. This is because the thickness of the film varies.
  • the thickness of the electrolytic plating film constituting the conductor circuit is preferably 5 to 30 / m, more preferably 10 to 20 m. The reason for this is that if it is too thick, the peel strength will be reduced, and if it is too thin, the ability to follow the green layer of the interlayer resin will decrease. It is. .
  • the conductor circuit is composed of the electroless plating film and the electrolytic plating film, and the roughened layer formed on the surface of the conductor circuit mainly contacts the electrolytic plating film.
  • This electroplating film is more easily dissolved by the local battery reaction than the electroless plating film, so that when the roughened layer and the local battery are formed, they are rapidly dissolved, and as a result, a large surface Holes are easier to open. Therefore, in the present invention, it is particularly desirable to coat the surface of the roughened layer with a layer of a metal or a noble metal having an ionization tendency larger than that of copper and not more than titanium, and the present invention has another feature in this point.
  • Metals whose ionization tendency is greater than copper and less than titanium are selected from titanium, aluminum, aluminum, iron, aluminum, aluminum, titanium, nickel, tin, lead, and bismuth. There is at least one of them.
  • the noble metal includes at least one selected from gold, silver, platinum, and palladium.
  • These metal or noble metal layers cover the roughening layer and can prevent dissolution of the conductor circuit due to local battery reactions that occur when roughening the interlayer insulating layer.
  • these metal or noble metal layers have a thickness of 0.1 to 2 im.
  • tin is preferred. This tin is advantageous because it can form a thin layer by electroless displacement plating and can follow the roughened layer.
  • a roughened layer is formed on at least a side surface of the conductor circuit.
  • the reason for this is that the cracks that occur in the interlayer resin insulation layer due to the heat cycle are caused by poor adhesion between the side surfaces of the conductor circuit and the resin insulation layer. This is because cracks that occur in the interlayer resin insulation layer starting from the interface between the side surface and the resin insulation layer can be prevented.
  • This adhesive for electroless plating is composed of heat-resistant resin particles soluble in a cured acid or oxidizing agent dispersed in an uncured heat-resistant resin that becomes hardly soluble in an acid or oxidizing agent by the curing treatment. What is done is the best.
  • the heat-resistant resin particles are dissolved and removed, and a roughened surface composed of an octopus pot-shaped anchor can be formed on the surface.
  • the heat-resistant resin particles which have been cured include: 1) a heat-resistant resin powder having an average particle diameter of 10 m or less, and 2) a heat-resistant resin powder having an average particle diameter of 2 ⁇ m or less.
  • Heat resistance of 1 to 0.8 um It is preferable to use at least one selected from the group consisting of a heat-resistant resin powder and a heat-resistant resin powder having an average particle diameter of more than 0.8 ⁇ and an average particle diameter of less than 2 m. These can form more complex anchors.
  • a wiring board having an inner copper pattern formed on the surface of a core board is manufactured.
  • the copper pattern of this wiring board can be obtained by etching a copper-clad laminate or by bonding it to a board such as a glass epoxy board, polyimide board, ceramic board, or metal board for electroless plating.
  • a method of forming a body circuit A method of forming a body circuit).
  • a roughened layer made of copper nickel lin is formed on the surface of the copper pattern of the wiring board.
  • This roughened layer is formed by electroless plating.
  • the crystal structure of the film deposited in this range-1 structure becomes a needle-like structure, so
  • a complexing agent or an additive may be added to the electroless plating solution in addition to the above compounds.
  • Other methods for forming the roughened layer include the above-described oxidation-reduction treatment and a method of forming a roughened surface by etching the copper surface along grain boundaries.
  • a through hole is formed in the core substrate, and the wiring layer on the front surface and the back surface can be electrically connected via the through hole.
  • resin may be filled between the through-holes and the conductor circuits of the core substrate to ensure smoothness (see FIGS. 1 to 4).
  • an interlayer resin insulating layer is formed on the wiring board manufactured in (1).
  • the adhesive layer is exposed and developed and then heat-cured, and in the case of a thermosetting resin, the adhesive layer is heat-cured and then laser-processed.
  • An opening for forming a by-pass hole is provided at the end (see Fig. 6).
  • the epoxy resin particles present on the surface of the cured adhesive layer are dissolved and removed with an acid or an oxidizing agent, and the surface of the adhesive layer is roughened (see FIG. 7).
  • the acid include phosphoric acid, hydrochloric acid, sulfuric acid, and organic acids such as formic acid and acetic acid. It is particularly preferable to use an organic acid. This is because the metal conductor layer exposed from the via hole is hardly corroded when the roughening treatment is performed. On the other hand, it is desirable to use chromic acid or permanganate (such as potassium permanganate) as the oxidizing agent.
  • a noble metal ion or a noble metal colloid for providing the catalyst nucleus.
  • a noble metal ion or a noble metal colloid is used. It is desirable to perform a heat treatment to fix the catalyst core. Such touch
  • the thickness of the electroless plating film is 0.1 to 5 ⁇ m, more preferably 0.5 to 3 0 ⁇ .
  • a plating resist is formed on the electroless plating film (see FIG. 9).
  • the plating resist composition it is particularly desirable to use a composition comprising an acrylate of a cresol novolac phenol novolac type epoxy resin and an imidazole curing agent, but other commercially available products can also be used.
  • the thickness of the electrolytic plating film is preferably 5 to 30.
  • the electroless plating film under the resist is dissolved and removed with a mixture of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate. Use an independent conductor circuit (see Fig. 11).
  • a roughened layer is formed on the surface of the conductor circuit (see FIG. 12).
  • the method of forming the roughened layer includes an etching process, a polishing process, a redox process, There is a plating process.
  • Oxidation reduction treatment among these treatments NaOH (10g / 1), aC10 2 (40 g / 1), a 3 P0 4 (6 g / 1) the oxidation bath (blackening bath), aDH (lOgZ l) , ABH 4 (5 g / 1) was used as the reducing bath.
  • the roughened layer made of the copper-nickel-phosphorus alloy layer is formed by deposition by electroless plating.
  • the electroless plating solution for this alloy includes copper sulfate 1-40 gZ1, nickel sulfate 0.1-6.0 g / 1. citric acid 10-20 gZl, hypophosphite 10-100 gZl, boric acid 10- It is desirable to use a plating bath having a liquid composition of 40 g Z 1 and a surfactant of 0.01 to 1 g g Z 1.
  • the surface of the roughened layer with a layer of a metal or a noble metal having an ionization tendency larger than that of copper and equal to or less than titanium, if necessary.
  • tin use tin borofluoride or tin thiourea liquid. At this time, a Sn layer of about 0.1 to 2 m is formed by the substitution reaction of Cu—Sn.
  • a method such as sputtering and vapor deposition can be adopted.
  • an adhesive layer for electroless plating is formed on the substrate as an interlayer resin insulating layer (see FIG. 13).
  • steps (3) to (8) are repeated to provide a further upper layer conductor circuit (see FIGS. 14 to 17).
  • a roughened layer may be formed on the surface of the conductor circuit in the same manner as in the above (9), and particularly, the roughened layer is formed on the surface of the conductor layer serving as an alignment mark or a pad for forming a solder bump.
  • a layer is formed.
  • a solder resist composition is applied to the surface of the wiring board thus obtained, and after drying the coating film, a photomask film having an opening drawn thereon is placed on the coating film. Exposure and development processing, the solder in the conductor circuit An opening is formed by exposing a conductor layer serving as a bump portion, a head portion, and an alignment mark.
  • the opening diameter of the opening of the solder bump forming pad portion may be larger than the pad diameter to completely expose the pad, or conversely, smaller than the pad diameter. Then, the periphery of the pad may be covered with a solder resist.
  • the conductor layer which is to be the alignment mark, covers the peripheral green portion with the solder resist without completely exposing it from the opening of the solder resist layer.
  • solder transfer method a solder foil is bonded to a pre-preda and the solder foil is etched leaving only a portion corresponding to the opening to form a solder pattern to form a solder carrier film.
  • a rear film is coated with flux at the solder-resist opening of the substrate, then laminated so that the solder pattern contacts the pad, and heated to transfer it.
  • the printing method is a method in which a metal mask provided with a through hole at a position corresponding to a pad is placed on a substrate, and a solder paste is printed and heated.
  • An inner layer copper pattern 4 and through holes 9 were formed on both sides of the substrate (see Fig. 2). Further, the space between the conductor circuits 4 and the inside of the through holes 9 were filled with bisphenol F-type epoxy resin (see FIG. 3).
  • Via holes are drawn on both sides of the substrate on which the adhesive layer 2 is formed in (4).
  • the photomask film thus obtained was placed and exposed to ultraviolet light.
  • the exposed substrate was spray-developed with a DMTG (triethylene glycol dimethyl ether) solution to form openings in the adhesive layer that would be 100 ⁇ 0 via holes. Furthermore, exposed with 3000MJZcm 2 the substrate at ultra-high pressure mercury lamp, for 1 hour at 100 ° C, then more to heat treatment at 5 hours at 0.99 ° C, excellent dimensional accuracy corresponding to the Photo mask film opening to form an adhesive layer 2 having a thickness of 50 ⁇ m with (Baiaho one Le forming opening 6) (see FIG. 6) c Note that the opening 6 serving as Baiahoru is partially exposed Arakaso 1.1 Let it.
  • DMTG triethylene glycol dimethyl ether
  • the electroless plating film 12 under the plating resist 3 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide.
  • a 18 m-thick conductor circuit (including via hole 7) 5 composed of an electrolytic copper plating film 12 and an electrolytic copper plating film 13 was formed (see FIG. 11).
  • the viscosity was measured using a B-type viscometer (Tokyo Keiki, DVL B-type) with rotor No. 4 at 60 rpm and rotor No. 3 at 6 rpm.
  • the solder resist composition was applied to the wiring board obtained in the above (14) in a thickness of 20 m.
  • a photomask film was placed, exposed to ultraviolet light of 100 mJZcm 2 and subjected to DMTG development processing.
  • the solder resist was heat treated under the conditions of 8 (1 hour at TC, 1 hour at 100 ° C, 1 hour at 120 ° C, and 3 hours at 150 ° C, and the pad was opened (opening diameter 200 m).
  • a layer (thickness: 20 m) 14 was formed.
  • the substrate on which the solder-resist layer 14 was formed was placed on an electroless nickel plating solution having a pH of 5 consisting of 30 g of nickel chloride, 10 g of sodium hypophosphite, and 10 g of sodium citrate. Then, the nickel plating layer 15 having a thickness of 5 ⁇ m was formed in the opening. In addition, the substrate was cleaned with 2 gZ1 of potassium gold chloride, 75 gZ1 of ammonium chloride, 50 gZ1 of sodium citrate, A gold plating layer 16 having a thickness of 0.03 m was formed on the nickel plating layer 15 by immersion in an electroless plating solution composed of sodium phosphate 10gZ1 at 93 ° C for 23 seconds. (18) Then, a solder paste was printed in the opening of the solder resist layer and reflowed at 200 ° C. to form a solder bump 17, thereby producing a multilayer printed wiring board having the solder bump 17.
  • a multilayer printed wiring board having solder bumps was manufactured in the same manner as in Example 1, except that the roughening of the conductor circuit was performed by etching. At this time, an etching solution having a trade name of “Durabond” manufactured by MEC was used.
  • a multilayer printed wiring board having solder bumps was manufactured in the same manner as in Example 1 except that the roughening of the conductor circuit was performed by etching. At this time, an etching solution having a trade name of "Durabond" manufactured by Mec was used. Also, a 0.5 ⁇ m thick Au layer was sputtered on the roughened layer surface.
  • Imidazole curing agent Shikoku Chemicals, 2B4MZ-CN 2 parts by weight, photoinitiator (Ciba Geigy, Irgacure I 907) 2 parts by weight, photosensitizer (Nippon Kayaku, DBT) (S) 0.2 parts by weight and 1.5 parts by weight of NMP were mixed with stirring.
  • Midazole curing agent manufactured by Shikoku Chemicals, CN
  • photoinitiator manufactured by Ciba Geigy, Irgacure I 907
  • photosensitizer manufactured by Nippon Kayaku, DBTX S
  • 2Imidazole curing agent (Shikoku Chemicals, 2B4MZ CN) 6.5 parts by weight.
  • Na 3 P0 4 (6 g / 1) as a reducing bath, NaOH (10g / 1), by a redox treatment using NaBl (6 g / 1), roughening the surface of the inner layer copper pattern 4 and the through-hole 9 Layer 11 was provided (see Figure 22).
  • the resin filler 10 is applied to both sides of the substrate using a roll coater to fill the space between the conductor circuits 4 or in the through holes 9 and is dried at 70 ° C for 20 minutes. Similarly, the other surface was filled with the resin filler 10 between the conductor circuits 4 or in the through holes 9 and dried by heating at 70 ° C. for 20 minutes (see FIG. 23).
  • the surface layer of the resin filler 10 filled in the through holes 9 and the like and the roughened layer 11 on the upper surface of the inner conductor circuit 4 are removed to smooth both surfaces of the substrate, and the resin filler 10 and the A wiring board is obtained in which the side surface of the inner conductor circuit 4 is firmly adhered through the roughened layer 11, and the inner wall surface of the through hole 9 and the resin filler 10 are firmly adhered through the roughened layer 11.
  • the surface of the resin filler 10 and the surface of the inner layer copper pattern 4 are flush with each other.
  • the Tg point of the cured resin was Takashi ⁇ is 155.6 ° C ⁇ linear thermal expansion coefficient of 44.5x10- 6 / ° C.
  • an electroless plating adhesive (viscosity: 7 Pa ⁇ s) on the greening agent layer 2a using a mouth coater, leave it in a horizontal state for 20 minutes, and then After drying for 30 minutes (prebaking), an adhesive layer 2b was formed (see Fig. 26 ').
  • a photomask film on which a black circle of 85 m0 is printed is brought into close contact with both surfaces of the substrate on which the insulating layer 2a and the adhesive layer 2b are formed in the above (6), and is 500 mJ / cm 2 by an ultra-high pressure mercury lamp. Exposure. This is spray-developed with a DMTG solution, and the substrate is exposed to 3000 mJZcm 2 using an ultra-high pressure mercury lamp, and heat-treated at 100 ° C for 1 hour and then at 150 ° C for 5 hours (postbaking).
  • the substrate with openings is immersed in 800 g / l of chromic acid at 70 ° C for 19 minutes to dissolve and remove epoxy resin particles present on the surface of the adhesive layer 2b of the interlayer resin insulation layer 2.
  • the surface of the interlayer resin insulating layer 2 was made rough (3 ⁇ m in depth), and then immersed in a neutralizing solution (manufactured by Shipley) and then washed with water (see FIG. 28).
  • a palladium catalyst manufactured by Ryotec Co., Ltd. was applied to the surface of the surface-roughened substrate, so that catalyst nuclei were attached to the surface of the interlayer resin insulating layer 2 and the inner wall surface of the via hole 6.
  • a commercially available photosensitive dry film is stuck on the electroless copper plating film 12 formed in the above (9), a mask is placed, and exposure is performed at 100 mJ / cm 2 , and 0.8% sodium carbonate is applied.
  • the film was developed with a film to provide a plating resist 3 having a thickness of 15 / m (see FIG. 30).
  • electrolytic copper plating was performed on the non-resist forming portion under the following conditions to form an electrolytic copper plating film 13 having a thickness of 151 (see FIG. 31).
  • the electroless plating film 12 under the plating resist 3 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide.
  • a conductor circuit (including via holes) 5 having a thickness of 18 ⁇ m and comprising an electrolytic copper plating film 12 and an electrolytic copper plating film 13 was formed.
  • the surface of the adhesive layer for electroless plating between the conductor circuits located in the part where no conductor circuits are formed is immersed in 1-2 ⁇ m at 70 ° C for 3 minutes in 800 g / l humic acid. Then, the palladium catalyst remaining on the surface was removed (see Fig. 32).
  • the viscosity was measured with a B-type viscometer (Tokyo Keiki, DVL-B type) using a mouthpiece No. 4 for rpm and a mouthpiece No. 3 for 6 rpm.
  • soldering paste is printed on the opening of the solder resist layer 14 and a riff is made at 200 ° C to form a solder bump (solder body) 17.
  • a multilayer printed wiring board having the following characteristics was manufactured (see Fig. 40).
  • Example 5 Basically, it is the same as Example 5, but a metal film was formed under the following conditions instead of tin substitution.
  • T1 (6-1) T1 was attached to the substrate at a pressure of 0.6 Pa, a temperature of 100 ° C, a power of 200 W, and a time of 2 minutes. Next, the T1 film between the conductor circuits was etched together with the resin using cupric acid.
  • A1 was attached to the substrate at a pressure of 0.5Fa, a temperature of 100 ° C, a power of 200W, and a time of 1 minute. Next, the A1 film between the conductor circuits was etched together with the resin using cupric acid.
  • (6-4) -6 was adhered to the substrate at an atmospheric pressure of 0.6-3 at a temperature of 10 (TC, power of 200W, for 2 minutes. Then, the Fe film between the conductor circuits was etched with chromic acid together with the resin.
  • Ni was attached to the substrate at an atmospheric pressure of 0.6 Pa, a temperature of 100 ° C, a power of 200 W, and a time of 2 minutes.
  • the N 1 film between the conductor circuits was etched together with the resin with cupric acid.
  • Example 2 After the processes (1) to (8) of Example 1, the dry film photoresist was laminated, exposed, and developed to form a plating resist. Then, after performing (9) of Example 1, the plating resist was separated and removed in the same manner as in the process of (12), and the process of 3) of Example 1 was performed to roughen the entire surface of the conductor circuit. . Furthermore, after forming an interlayer resin insulation layer, roughening treatment, forming a plating resist, and electroless copper plating treatment to separate and remove the plating resist, the first embodiment (15) to (19) As a result, a multilayer printed wiring board having solder bumps was manufactured.
  • a multilayer printed wiring board having solder bumps was manufactured in the same manner as in Comparative Example 1, except that a 0.3 m thick Sn layer was provided on the surface of the roughened layer (the Sn layer was not shown).
  • IC chips were mounted on the printed wiring boards manufactured in Examples and Comparative Examples, and the temperature was 55 ° C. for 15 minutes, the room temperature was 10 minutes, and 125. (: In 15 minutes, 1000 and 2000 heat heat tests were performed.)
  • the present invention can prevent cracks in the interlayer resin insulation layer and a bridge between the via hole and the lower conductor circuit, which occur during the heat cycle, while ensuring practical peel strength.
  • Table 1 shows the results together with the results of the heat cycle test. As is evident from the results shown in Table 1, in the examples in which the surface of the roughened layer was coated with a layer of a metal or a noble metal having a tendency to ionize greater than copper and equal to or less than titanium, the dissolution of the conductor circuit due to local battery reaction was observed. Can be suppressed. Table 1 Heat cycle test
  • the present invention it is possible to prevent cracks in the interlayer insulating material layer and conductor separation occurring during a heat cycle while securing practical peel strength, and furthermore, the surface of the conductor circuit can be prevented by local battery reaction. Since the melting can be prevented, the connection reliability of the printed wiring board can be surely improved.

Description

明 細 書 プリント配線板およびその製造方法 技 術 分 野
本発明は、 プリ ント配線板とその製造方法に関し、 特にはピール強度の低 下を招くことなく、 ヒ一トサイクル時におけるクラックの発生を抑制し、 ま た層間絶縁層を粗化した場合に発生する導体回路の溶解を防止できるプリン ト配線板とその製造方法に関する。 背 景 技 術
近年、 多層配線基板の高密度化という要請から、 いわゆるビルドアップ多 層配線基板が注目されている。 このビルドアップ多層配線基板は、 例えば特 公平 4一 55555 号公報に開示されているような方法により製造される。 即ち、 コァ基板上に、 感光性の無電解めつき用接着剤からなる絶縁材を塗布し、 こ れを乾燥したのち露光現像することにより、 バイ了ホ一リレ用開口を有する層 絶縁材層を形成し、 次いで、 この層間絶縁材層の表面を酸化剤等による処 理にて粗化したのち、 その粗化面にめっきレジス トを設け、 その後、 レジス ト非形成部分に無電解めつきを施してバイァホール、 導体回路を形成し、 こ のような工程を複数回繰り返すことにより、 多層化したビルドァップ配線基 板が得られる。
しかしながら、 このようにして得られる多層プリ ント配線板では、 導体回 路はめつきレジストの非形成部分に設けられ、 めっきレジス トは内層にその まま残存する。
そのため、 かかる配線基板に I Cチップを搭載すると、 ヒートサイクル時 に、 I Cチップと樹脂絶縁層との熱膨張率の差により基板が反り、 めっきレ ジストと導体回路間の密着が悪いことからこれらの境界部分に応力が集中し、 この境界部分に接触する層間絶縁層にクラックが発生するという間題があつ この問題を解消できる技術として、 内層に残存するめつきレジストを除去 し、 層間絶縁層との密着を得るために導体回路の表面に粗化層を設ける方法 がある。 例えば、 特開平 6— 283860号公報には、 内層のめっきレジス トを除 去し、 無電解めつき膜からなる導体回路表面に銅一ニッケルーリンからなる 粗化層を設け、 層 R 1剝離を防止する技術が開示されている。
しかしながら、 この公報に記載された発明は、 実際に I Cチップを搭載し てヒ一トサイクル試験を行った場合に発生するクラックについての認識が全 くなく、 また無電解めつき膜のみからなる導体回路を開示するに止まる。 し かもその効果について追試を行ったところ (本願比較例 1参照) 、 55° (:〜 125 °Cのヒートサイクル試験に関し、 1000回程度であればクラックの発生は みられなかったが、 これを超えるとクラックの発生が観察された。
また、 上記間題を解消できる他の技術として、 いわゆるセミアディティブ 法を採用してめっきレジストを除去する方法が考えられる。 しかしながら、 セミアディティブ法では、 導体回路が無電解めつき膜と電解めつき膜からな るため、 層間樹脂絶縁層表面を粗化処理する際に、 導体回路の電解めつき膜 からなる表面部分が局部電池反応により溶解してしまうという問題があった。 一方、 プリント配線板に I Cチップを実装するためには、 配線板に半田バ ンプを形成しておく必要がある。 この半田バンプを形成する方法として、 従 来、 メタルマスクやプラスチックマスク等の印刷用マスクおよびプリ ン ト配 線板に、 それぞれ該印刷用マスクと該プリント配線板との位置決めのための 導体層からなる了ライメ ントマ一クを予め形成させておき、 所定の位置で印 刷用マスクとプリント配線板とが積層するように両者のァライメ ントマーク 同士を整合させたのち、 ク リーム半田を印刷する方法が採用されている。 こ の場合、 プリ ン ト配線板には、 ァライメ ン トマークあるいは半田バンプ形成 用パッ ド部分を開口したソルダーレジスト層が被覆形成される。
そのため、 かかるプリ ン ト配線板に I Cチップを搭載すると、 ヒートサイ クル時に、 I Cチップと樹脂絶縁層との熱膨張率の差により基板が反り、 ソ ルダ一レジス ト層と導体層 (ァライメ ン トマークおよび半田バンプ形成用パ ッ ドを含む) 間の密着がないことからこれらの界面部分に応力が集中し、 こ の界面を起点とするクラックがソルダ一レジスト層に発生したり、 ソルダ一 レジスト層が剝離するという問題があった。
本発明は、 従来技術が抱える上記問題を解消するためになされたものであ る。 その主たる目的は、 他の特性、 特に導体のピール強度 (導体回路と層間 絶縁材層との密着、 バイァホールと下層導体回路との密着、 あるいは導体層 とソルダーレジスト層との密着) の低下を招くことなく、 ヒートサイクル時 に発生する層間絶,縁層のクラックゃ層間剝離を有効に防止し得るプリント配 線板を提供することにある。
また、 本発明の他の目的は、 同時に導体回路表面が局部電池反応によって 溶解するのを防止したプリント配線板を提供することにある。
さらに、 本発明の他の目的は、 このようなプリ ン ト配線板を有利に製造す る方法を提供することにある。 発 明 の 開 示
発明者らは、 上記目的の実現に向け鋭意研究した結果、 以下に示す内容を 要旨構成とする発明に想到した。
(1) 本発明のプリン ト配線板は、 基板の導体回路上に、 層間絶縁層が形成さ れている多層化したプリ ン ト配線板において、 前記導体回路は、 無電解めつ き膜と電解めつき膜からなり、 その表面の少なくとも一部に粗化層を設けて なることを特徴とする。 (2) 本発明のプリ ント配線板は、 基板の導体回路上に、 層間絶縁層が形成さ れている多層化したプリ ン ト配線板において、 前記導体回路は、 無電解めつ き膜と電解めつき膜からなり、 その表面の少なくとも一部に粗化層を設けて なるとともに、 その粗化層表面をイオン化傾向が銅より大きくチタン以下で ある金属もしくは貴金属の層にて被覆したことを特徴とする。
なお、 上記(1) , (2) に記載のプリント配線板において、 導体回路は、 少な くとも側面を含む表面の一部に粗化層を設けてなること、 またはその側面の 少なくとも一部に粗化層を設けてなることが好ましく、 その粗化層は、 銅 ニッケル リンの合金めつきからなることが好ましい。
(3) 本発明のプリント配線板の製造方法は、 基板上に無電解めつきを施した 後、 めっきレジストを設けて電解めつきを施し、 ついで、 めっきレジストを 除去した後、 そのレジスト下の無電解めつき膜をエッチング除去して無電解 めっき膜と電解めつき膜からなる導体回路とし、 さらに、 その導体回路表面 の少なくとも一部に粗化層を形成した後、 層間絶縁層を設けることにより多 層化することを特徴とする。
(4) 本発明のプリ ント配線板の製造方法は、 基板上に無電解めつきを施した 後、 めっきレジス トを設けて電解めつきを施し、 ついで、 めっきレジス トを 除去した後、 そのレジスト下の無電解めつき膜をエッチング除去して無電解 めっき膜と電解めつき膜からなる導体回路とし、 さらに、 導体回路表面の少 なくとも一部に粗化層を形成するとともに、 その粗化層表面をイオン化傾向 が銅より大きくチタン以下である金属もしくは貴金属の層にて被覆した後、 層間絶縁層を設けることにより多層化することを特徴とする。
なお、 上記(3), (4) に記載の方法において、 粗化層は、 銅 ニッケルーリ ンの合金めつきにより形成されることが好ましい。
(5) 本発明のプリント配線板は、 下層導体回路が設けられた基板上に層間絶 縁層が形成され、 その層間絶縁層上に上層導体回路が形成されてなり、 上層 導体回路と下層導体回路がバイァホ—ルで接続した多層プリ ント配線板にお いて、 前記バイァホールは、 無電解めつき膜と電解めつき膜からなり、 前記 下層導体回路には、 少なくともバイァホールと接続する部分の表面に粗化層 が形成されていることを特徴とする。
なお、 上記(5) に記載のプリント配線板において、 粗化層は、 銅一二ッケ ルーリ ンの合金めつきからなることが好ましい。
(6) 本発明のプリント配線板の製造方法は、 基板上に、 下層導体回路を形成 し、 この下層導体回路の表面のうちの少なくともバイァホールと接続する部 分に粗化層を設けてから層間絶縁層を形成し、 次いで、 この層間絶縁層にバ ィァホール用の開口を設けてその層間絶縁層上に無電解めつきを施した後、 めっきレジストを設けて電解めつきを施し、 さらに、 めっきレジス トを除去 した後、 そのレジスト下の無電解めつき膜をエッチング除去して無電解めつ き膜と電解めつき膜からなる上層導体回路およびバイァホールを形成するこ とにより多層化することを特徴とする。
なお、 上記(6) に記載の方法において、 粗化層は、 銅一ニッケルーリンの 合金めつきにより形成されることが好ましい。
(7) 本発明のプリント配線板は、 ァライメントマークとして用いられる導体 層が設けられたプリ ント配線板において、 前記導体層は、 その表面の少なく とも一部に粗化層を設けてなることを特徴とする。 .
なお、 上記(7) に記載のプリント配線板において、 導体層は、 無電解めつ き膜と電解めつき膜からなることが好ましし、。
(8) 本発明のプリ ント配線板は、 ァライメ ントマークとして用いられる導体 層が設けられたプリント配線板において、 前記導体層は、 無電解めつき膜と 電解めつき膜からなることを特徴とする。
なお、 上記(8) に記載のプリ ント配線板において、 導体層は、 その表面の 少なくとも一部に粗化層を設けてなることが好ましい。 また、 上記 (7)または(8) に記載のプリ ント配線板において、 ァライメ ン トマークは、 導体層上に形成されたソルダ一レジスト層から前記導体層表面 のみを露出させた開口部により形成されてなることが好ましく、 その開口部 から露出した導体層上にはニッケル一金からなる金属層が形成されているこ とが好ましい。
さらに、 上記 (7)または(8) に記載のプリ ント配線板において、 ァライメ ントマ一クは、 印刷マスクの位置決め、 I Cチップの実装、 あるいは半導体 素子を実装したプリント配線板を他のプリント配線板に実装する際に位置合 わせのために使用されることが好ましい。 図面の簡単な説明
図 1〜19は、 実施例 1におけるプリ ン ト配線板の各製造工程を示す図であ る。 図 20は、 銅 ニッケル一リ ンの粗化層の組成を表す三角図である。 図 21 〜40は、 実施例 5におけるプリン ト配線板の各製造工程を示す図である。 図 41は、 印刷マスクとの位置決めや I Cチップ実装に使用される導体層からな るァライメ ントマークを示す部分断面図である。 図 42は、 半導体素子を実装 したプリント配線板を他のプリント配線板に実装する際の位置合わせのため に使用される導体層からなるァライメ ントマークを示す部分断面図である。 図 43は、 プリント配線板の平面図である。
ここで、 図中の符号 1は基板、 2は層間樹脂絶縁層 (無電解めつき用接着 剤層) 、 2aは絶縁剤層、 2bは接着剤層、 3はめつきレジス ト、 4は内層導体 回路 (内層銅パターン) 、 5 外層導体回路 (外層銅パターン) は 6はバイ ァホール用開口、 7はバイァホール (BVH ) 、 8は銅箔、 9はスルーホール、 10は充塡樹脂 (樹脂充塡剤) 、 11は粗化層、 12は無電解銅めつき膜、 13は電 解銅めつき膜、 14はソルダ一レジス ト層、 15はニッケルめっき層、 16は金め つき層、 17ははんだバンプ、 18はァライメ ントマーク (印刷用マスクとの位 置決めに使用) 、 19は了ライメ ン トマーク ( I Cチップ実装の位置決めに使 用) 、 20はァライメ ントマーク (半導体素子を実装したプリ ン ト配線板を他 のプリ ント配線板に実装する際の位置合わせに使用) 、 21は半田バンプ形成 用パッ ド、 Aは製品部分である。 発明を実施するための最良の形態
①本発明のプリント配線板は、 導体回路が電解めつき膜と無電解めつき膜 とで構成され、 より内層側に無電解めつき膜が形成され、 より外層側に電解 めっき膜が形成されている点に特徴がある (図 18、 図 19の拡大図参照) 。 このような構成にすると、 導体回路は、 電解めつき膜が無電解めつき膜よ り柔らかく展性に富むので、 ヒートサイクル時に基板に反りが発生しても、 上層の層間樹脂絶縁層の寸法変化に追従できるようになる。 しかも、 本発明 のプリント配線板では、 導体回路の表面に粗化層が設けられているので、 そ の導体回路は、 上層の層間樹脂絶縁層と強固に密着し、 層間樹脂絶縁層の寸 法変化により追従しやすくなつている。
特に、 導体回路の少なくとも側面に粗化層を設けることは、 ヒートサイク ル時に、 導体回路側面とそれに接触する層間樹脂との界面を起点として層間 樹脂絶縁層に発生するクラックを抑制できる点で、 有利である。
②本発明のプリント配線板は、 バイァホールが電解めつき膜と無電解めつ き膜とで構成され、 より内層側に無電解めつき膜が形成され、 より外層側に 電解めつき膜が形成されている点に他の特徴がある (図 18、 図 19の拡大図参 照) 。
このような構成にすると、 バイァホールは、 電解めつき膜が無電解めつき 膜より柔らかく展性に富むので、 ヒートサイクル時に基板に反りが発生して も、 層間樹脂絶縁層の寸法変化にバイァホールが追従できるようになる。 し かも、 本発明のプリ ント配線板におけるバイァホールは、 内層側がより硬い 無電解めつき膜で構成され、 この無電解めつき膜が下層の導体回路と粗化層 を介して密着するため、 ヒ一トサイクル時に下層の導体回路との剝離が生じ ないのである。 その理由は、 粗化層がくい込む金属層がより硬い無電解めつ き膜であるので、 ひき剝がしの力が加わった場合に、 金属層での破壊が生じ にくいからである。
要するに、 バイ了ホールが電解めつき膜のみで構成されている場合、 粗化 層を介して下層の導体回路と密着していても電解めつき膜自体が柔らかく ヒ —トサイクルにより剝離しゃすい。 一方、 バイァホールが無電解めつき膜の みで構成されている場合、 層間樹脂絶縁層の寸法変化に对応できず、 バイァ ホ一ル上の層間樹脂絶縁層にクラックが発生してしまう。 この点、 本発明の プリント配線板では、 バイァホールが電解めつき膜と無電解めつき膜で構成 され、 そのバイァホールが下層の導体回路と粗化層を介して接続しているの で、 ヒー トサイクル時に、 バイ了ホール上の層間樹脂絶縁層に発生するクラ ック、 ならびにバイァホールと下層導体回路との剝離を同時に防止できる。 なお、 層間樹脂絶縁層が粗化されている場合、 この粗化層にくい込むめつ き膜は硬い方がよい。 この理由は、 ひき剝がしの力が加わった場合に、 めつ き膜の部分で破壊が生じにくいからである。
この②の構成では、 バイァホ一ル表面には粗化層が設けられていてもよい。 その理由は、 上層の層間樹脂絶縁層と強固に密着し、 層間樹脂絶縁層の寸法 変化にバイァホ一ルがより追従しやすくなるからである。 また、 下層導体回 路の粗化層は、 バイ了ホールと接続する部分のみならず、 下層の導体回路全 面に形成されていてもよい。 その理由は、 上記構成①の構成と同様に、 層間 絶縁層との密着性が向上するからである。
この②の構成では、 バイァホールが接続する下層の導体回路は、 電解めつ き膜と無電解めつき膜とで構成され、 より内層側に無電解めつき膜が形成さ れ、 より外層側に電解めつき膜が形成されていることが望ましい。 この理由 は、 下層導体回路の内層側は層間樹脂絶縁層と密着することになるため、 ピ —ル強度確保のためにより硬い無電解めつき膜が望ましく、 逆側はバイ了ホ ールと接続するため寸法変化に対する追従性に優れる電解めつき膜が望まし い。
③本発明のプリント配線板は、 印刷マスクとの位置決めや I Cチップ実装 のために使用する了ライメ ン トマーク、 半導体素子を実装してパッケージ基 板とした場合に、 このパッケージ基板を他のプリント配線板に実装するため に使用する了ライメ ントマーク、 となる導体層の少なくとも表面の一部に粗 化層が形成されている点に特徴がある (図 41の拡大図参照) 。
導体層の周縁をソルダーレジスト層で被覆した場合 (即ち、 導体層のみを ソルダーレジス ト層の開口から露出させた場合) に、 ソルダ一レジス ト層の 剝離が発生せず、 ァライメ ントマ一クとしての機能が低下しない。
④本発明のプリント配線板は、 印刷マスクとの位置決めや I Cチップ実装 のために使用するァライメ ントマ一ク、 半導体素子を実装してパッケージ基 板とした場合に、 このパッケージ基板を他のプリント配線板に実装するため に使用する了ライメ ントマーク、 となる導体層が、 無電解めつき膜と電解め つき膜で構成され、 より内層側に無電解めつき膜が形成され、 より外層側に 電解めつき膜が形成されている点に特徴がある (図 41の拡大図参照) 。
このような構成にすると、 前記導体層は、 電解めつき膜が無電解めつき膜 より柔らかく展性に富むので、 ヒートサイクル時に基板に反りが発生しても、 上層のソルダ一レジス ト層の寸法変化に追従できるようになる。 しかも、 上 記導体層の表面に粗化層を設けた場合、 その導体層は、 上層のソルダーレジ ス ト層と強固に密着し、 ソルダーレジス ト層の寸法変化により追従しやすく なっている。 また、 層間絶緑層と接する側の導体は無電解めつき膜なので硬 さが硬く、 ピール強度を高くすることができる。
特に、 上記導体層の少なくとも側面に粗化層を設けることは、 ヒートサイ クル時に、 導体層側面とそれに接触するソルダ一レジスト層との界面を起点 としてソルダーレジスト層等に発生するクラックを抑制できる点で、 有利で ある。
この③, ④の構成では、 前記了ライメントマークとなる開口部から露出し た導体層上には、 さらにニッケル 金からなる金属層が形成されていること が好ましい。 この理由は、 金は反射率が高いために、 ァライメ ントマ一クと して有利に機能するからである。 ニッケル 金からなる金属層は、 無電解め つきにより形成することができ、 例えば、 ニッケル層は厚み 5 mのニッケ ルめっき膜により形成し、 金層は、 厚み 0. l mのフラッシュ金めつき膜ま たは厚み 0. 5〃mの厚付け金めつき膜により形成する。
この③, ④の構成では、 プリ ント配線板は、 例えば図 41に示すように、 絶 縁基材 1上に第 1層導体回路 4および層間絶縁材 (無電解めつき用接着剤層) 2が形成され、 かかる層間絶緑材 2上には、 セミアディティブ法により第 2 層導体回路の一部である半田バンプ形成用パッ ド (導体パターン) 21および 印刷用マスクとの位置決めのためのァライメ ントマ一ク 18が設けられ、 また I Cチップ実装に用いられるァライメントマーク 19が設けられ、 さらにァラ ィメ ントマーク 18、 19および半田バンプ形成用パッ ド 21以外の部分を保護す るためのソルダーレジスト層 14が形成されたものである。 ここで、 印刷用マ スクとの位置決めのためのァライメ ントマ一ク 18は、 プリ ント配線板の外周 近傍部分であって導体パターンが形成されていない部分に形成される。 具体 的には、 例えば図 41に示す製品部分 Aの外側に設けられる。 そのため、 I C チップ実装に用いられるァラィメ ントマ一ク 19は、 その影響をうけず I Cチ ップ実装が可能である。 本明細書において外周近傍部分とは、 このように製 品部分 Aの外側部分を意味する。 また、 I Cチップ実装に用いられるァライ メ ントマーク 19は、 各製品個片に I Cチップを実装するために、 プリント配 線板の各製品個片毎に形成される。 また、 半導体素子を実装してパッケージ 基板とした場合に、 このパッケージ基板を他のプリント配線板に実装するた めに使用するァライメ ントマーク 20は、 図 42に示すように、 最も内側に形成 される。 この了ライメントマ一ク 20は、 図 43に示すように、 十字型であるこ とが望ましい。 十字型を採用した場合、 ソルダ一レジス ト層の開口は、 十字 の周縁を被覆するように設けられる。 この了ライメ ントマークも各製品毎に 設けられる。
上記了ライメントマーク 18、 19は、 導体層 (バイァホールを含む) 上に形 成されたソルダーレジス ト層から前記導体層表面のみを露出させた開口部に より形成されていることが好ましい。 その理由は、 図 41に示すように、 導体 層の周縁はソルダ一レジスト層とオーバ一ラップしており、 導体をソルダ一 レジストで抑えてその導体の剝離を防止できるからである。 しかも、 導体層 と層間樹脂絶縁層との接触境界部分から、 ヒートサイクル時に熱膨張率差に 起因して発生するクラックを抑制できる。
特に、 印刷マスクとの位置決め用のァライメ ントマーク 18の場合は、 次の ような効果を有する。
ソルダーレジス ト層の開口は、 フォ トマスクを載置して露光現像処理して 形成されるが、 フォ トマスクに位置ずれが発生すると、 開口位置もずれてし まう。 仮に、 ァライメ ントマークの導体層が完全に露出している場合、 カメ ラでは、 導体の中心をァライメントマ一クの中心位置として認識するため、 ソルダ—レジス ト層の開口の位置ずれを認識できない。 このため、 印刷用マ スクの開口部とソルダーレジスト層の開口部が一致しないために印刷用マス クの開口面積がソルダーレジスト層により減ってしまい、 はんだバンプの高 さが低くなる。
ところが、 ァライメ ン トマークの導体層の周縁がソルダ一レジスト層で被 覆されている場合は、 カメラでは、 開口部から露出している導体層の中心を ァライメントマークの中心として認識するので、 ソルダ一レジスト層を開口 するためのフォ トマスクがずれてソルダ一レジス ト層の開口位置がずれた場 合でも、 ァライメ ン トマークもそのずれ量と同じ方向に、 同じ量だけずれる ために、 印刷用マスクの開口とソルダ一レジス ト層の開口が一致し、 ソルダ 一レジスト層により開口面積が減少することはなく、 はんだバンプの高さが 低くなることはない。
なお、 図 41において、 半田バンプ形成用パッ ド (導体パターン) 21は、 ソ ルダーレジスト層の開口周縁で被覆されていてもよく、 またその開口から完 全に露出していてもよい。
以上説明したように本発明のプリント配線板にかかる上記①, ②, ④の構 成によれば、 導体のより内層側を電解めつき膜よりも硬い無電解めつき膜で 構成しているので、 ピール強度を低下させることがない。 というのは、 ピー ル強度は、 導体回路の内層側に位置する層間絶縁層と接触する側 (後述する 無電解めつき用接着剤を層間絶縁剤として採用した場合には、 粗化面に接触 する部分) の硬さが硬い程大きくなるためである。 しかも、 本発明のプリ ン ト配線板は、 I Cチップを搭載し、 一 55 :〜 125 tのヒートサイ クル試験を 行った場合でも、 導体回路やバイァホールを起点とする層間樹脂絶縁層のク ラックや、 導体層側面とそれに接触するソルダーレジス ト層との界面を起点 とするソルダ一レジスト層のクラックの発生を抑制でき、 また導体回路ゃバ ィ了ホール、 ソルダ一レジス ト層の剝離も見られない。
なお、 このような①〜④の構成のプリント配線板は、 後述する本発明の製 造方法 (セミ了ディティブ法) によれば、 容易に製造することができる。 本発明において、 導体回路表面、 バイァホール表面あるいはァライメ ント マークとなる導体層表面の粗化層は、 エッチング処理、 研磨処理、 酸化処理、 酸化還元処理により形成された銅の粗化面、 もしくはめっき処理して形成さ れるめっき被膜の粗化面であることが望ましい。
特に、 この粗化層は、 銅一ニッケル一リンからなる合金層であることが望 ましい。 この理由は、 この合金層は、 針状結晶層であり、 ソルダーレジス ト 層との密着性に優れるからである。 また、 この合金層は、 電気電導性である ので、 パッ ド表面にはんだ体を形成しても除去する必要がない。
この合金層の組成は、 銅、 ニッケル、 リ ンの割合で、 それぞれ 90〜96wt%、 l〜5 wt%、 0. 5〜 2 wt%であることが望ましい。 これらの組成割合のとき に、 針状の構造を有するからである。
なお、 針状結晶を形成できる Cu— Ni— Pの組成を三成分系の三角図に示す と、 図 18のようになる。 この図によれば、 (Cu, N i, P ) = (100, 0, 0 ) 、 (90, 10, 0 ) 、 (90, 0, 10 ) で囲まれる範囲がよい。
また、 酸化処理により粗化層を形成する場合は、 亜塩素酸ナト リ ウム、 水 酸化ナト リ ウム、 リン酸ナト リゥムからなる酸化剤の溶液を用いることが望 ましい。 酸化還元処理により粗化層を形成する場合は、 上記酸化処理の後、 水酸化ナト リゥムと水素化ホウ素ナト リゥムからなる還元剤の溶液に浸漬し て行うことが望ましい。
このようにして形成される導体回路表面の粗化層は、 厚みを 0. 5〜10 m、 より好ましくは 0. 5〜7 mとすることが望ましい。 この理由は、 厚すぎる と粗化層自体が損傷、 剝雜しゃすく、 薄すぎると密着性が低下するからであ る。
本発明において、 導体回路を構成する前記無電解めつき膜は、 厚みを 0. 1 〜5〃m、 より好ましくは 0. 5〜3〃mとすることが望ましい。 この理由は、 厚すぎると層間樹脂絶縁層との追従性が低下し、 逆に薄すぎると、 ピール強 度の低下を招いたり、 また電解めつきを施す場合に電気抵抗が大きくなって、 めっき膜の厚さにバラツキが発生してしまうからである。
また、 導体回路を構成する前記電解めつき膜は、 厚みを 5〜30 / m、 より 好ましくは 10〜20〃mとすることが望ましい。 この理由は、 厚すぎるとピ一 ル強度の低下を招き、 薄すぎると層間樹脂絶緑層との追従性が低下するから である。 .
このように本発明では、 導体回路が無電解めつき膜と電解めつき膜とで構 成され、 導体回路表面に形成される粗化層は主に電解めつき膜と接触する。 この電解めつき膜は、 無電解めつき膜に比べて局部電池反応で溶解しやすい ので、 粗化層と局部電池を構成すると急速に溶解してしまい、 その結果、 導 体回路表面には大きな穴が開きやすくなる。 そのため、 本発明では特に、 こ の粗化層表面をィォン化傾向が銅より大きくチタン以下である金属もしくは 貴金属の層にて被覆することが望ましく、 本発明はこの点に他の特徴がある。 これにより、 局部電池反応による導体回路の溶解を抑制することができる。 イオン化傾向が銅より大きくチタン以下である金属としては、 チタン、 了 ルミ二ゥム、 亜 '口、、 鉄、 ィ ンジゥム、 タ リ ゥム、 コノ ルト、 ニッケル、 スズ、 鉛、 ビスマスから選ばれるいずれか少なくとも 1種がある。
貴金属としては、 金、 銀、 白金、 パラジウムから選ばれる少なくとも 1種 がある。
これらの金属もしくは貴金属の層は、 粗化層を被覆し、 層間絶緑層を粗化 処理する際に起こる局部電池反応による導体回路の溶解を防止できる。
これらの金属もしくは貴金属の層は、 厚みを 0. 1〜2 i mとすることが望 ましい。
これらの金属もしくは貴金属のうち、 スズがよい。 このスズは無電解置換 めっきにより薄い層を形成でき、 粗化層に追従できるため有利である。
本発明では、 導体回路の少なくとも側面に粗化層が形成されていることが 望ましい。 この理由は、 ヒートサイクルにより層間樹脂絶縁層に生じるクラ ックは、 導体回路側面と樹脂絶縁層との密着不良に起因して生じるものであ り、 このような構成とすることで、 導体回路側面と樹脂絶 層との界面を起 点として層間樹脂絶縁層に発生するクラックを防止することができるからで ある。 本発明では、 上記配線基板を構成する眉間樹脂絶縁層として無電解めつき 用接着剤を用いることが望ましい。 この無電解めつき用接着剤は、 硬化処理 された酸あるいは酸化剤に可溶性の耐熱性樹脂粒子が、 硬化処理によつて酸 あるいは酸化剤に難溶性となる未硬化の耐熱性樹脂中に分散されてなるもの が最適である。
酸、 酸化剤で処理することにより、 耐熱性樹脂粒子が溶解除去されて、 表 面に蛸つぼ状のアンカ一からなる粗化面を形成できるからである。
上記無電解めつき用接着剤において、 特に硬化処理された前記耐熱性樹脂 粒子としては、 ①平均粒径が 10 m 下の耐熱性樹脂粉末、 ②平均粒径が 2 u m以下の耐熱性樹脂粉末を凝集させた凝集粒子、 ③平均粒径が 2〜10 u m の耐熱性粉末樹脂粉末と平均粒径が 2 M m以下の耐熱性樹脂粉末との混合物、 ④平均粒径が 2〜10 mの耐熱性樹脂粉末の表面に平均粒径が 2 m以下の 耐熱性樹脂粉末または無機粉末のいずれか少なくとも 1種を付着させてなる 疑似粒子、 ⑤平均粒径 ϋ. 1〜0. 8 u mの耐熱性樹脂粉末および平均粒径 0. 8 ί ηιを超え平均粒径 2 m未満の耐熱性樹脂粉末との混合物、 から選ばれる いずれか少なくとも 1種を用いることが望ましい。 これらは、 より複雑なァ ンカ一を形成できるからである。
次に、 本発明にかかるプリント配線板を製造する一方法について説明する。 (1) まず、 コア基板の表面に内層銅パターンを形成した配線基板を作製する。 この配線基板の銅パターンは、 銅張積層板をエッチングして行う方法、 あ るいは、 ガラスエポキシ基板ゃポリィ ミ ド基板、 セラ ミ ック基板、 金属基板 などの基板に無電解めつき用接着剤層を形成し、 この接着剤層表面を粗化し て粗化面とし、 ここに無電解めっきを施す方法、 もしくはいわゆるセミ了デ ィティブ法 (その粗化面全体に無電解めつきを施し、 めっきレジストを形成 し、 めっきレジスト非形成部分に電解めつきを施した後、 めっきレジストを 除去し、 エッチング処理して、 電解めつき膜と無電解めつき膜とからなる導 W
体回路を形成する方法) により形成される。
さらに必要に応じて、 上記配線基板の銅パターン表面に銅 ニッケル リ ンからなる粗化層を形成する。
この粗化層は、 無電解めつきにより形成される。 この無電解めつき水溶液 の液組成は、 銅ィォン濃度、 二ッケルイォン濃度、 次亜リン酸ィォン濃度が、 それぞれ 2. 2 x 10— 2〜 4. 1 X 10— 2 mo]Z l、 2. 2 x 10一3〜 4. 1 x 10— 3 molZ 】、 0. 20〜0. 25 molZ 1であることが望ましい。
この範囲で析出する被膜の結晶構 - 1 造は針状構造になるため、 ァンカ一効果
6
に優れるからである。 この無電解めつき水溶液には上記化合物に加えて錯化 剤や添加剤を加えてもよい。
粗化層の形成方法としては、 この他に前述した酸化 還元処理、 銅表面を 粒界に沿ってェッチングして粗化面を形成する方法などがある。
なお、 コア基板には、 スルーホールが形成され、 このスルーホールを介し て表面と裏面の配線層を電気的に接続することができる。
また、 スルーホールおよびコァ基板の導体回路間には樹脂が充塡されて、 平滑性を確保してもよい (図 1〜図 4参照) 。
(2) 次に、 前記(1) で作製した配線基板の上に、 層間樹脂絶縁層を形成する。 特に本発明では、 層間樹脂絶縁材として前述した無電解めつき用接着剤を 用いることが望ましい (図 5参照) 。
(3) 前記(2) で形成した無電解めつき用接着剤層を乾燥した後、 必要に応じ てバイァホール形成用開口を設ける。
このとき、 感光性樹脂の場合は、 露光, 現像してから熱硬化することによ り、 また、 熱硬化性樹脂の場合は、 熱硬化したのちレーザ一加工することに より、 前記接着剤層にバイ了ホール形成用の開口部を設ける (図 6参照) 。
(4) 次に、 硬化した前記接着剤層の表面に存在するエポキシ樹脂粒子を酸あ るいは酸化剤によって溶解除去し、 接着剤層表面を粗化処理する (図 7参照) 。 ここで、 上記酸としては、 リン酸、 塩酸、 硫酸、 あるいは蟻酸や酢酸など の有機酸があるが、 特に有機酸を用いることが望ましい。 粗化処理した場合 に、 バイァホールから露出する金属導体層を腐食させにくいからである。 一方、 上記酸化剤としては、 クロム酸、 過マンガン酸塩 (過マンガン酸力 リウムなど) を用いることが望ましい。
(5) 次に、 接着剤層表面を粗化した配線基板に触媒核を付与する。
触媒核の付与には、 貴金属イオンや貴金属コロイ ドなどを用いることが望 ましく、 一般的には、 塩化パラジウムやパラジウムコロイ ドを使用する。 な お、 触媒核を固定するために加熱処理を行うことが望ましい。 このような触
(6) 次に、 無電解めつき用接着剤表面に無電解めつきを施し、 粗化面全面に 無電解めつき膜を形成する (図 8参照) 。 このとき、 無電解めつき膜の厚み は 0. 1〜 5 u m、 より望ましくは 0. 5〜 3 Λί ΐηとする。
つぎに、 無電解めつき膜上にめっきレジストを形成する (図 9参照) 。 め つきレジスト組成物としては、 特にクレゾ一ルノボラックゃフヱノールノボ ラック型エポキシ樹脂のァク リレートとイ ミダゾール硬化剤からなる組成物 を用いることが望ましいが、 他に市販品を使用することもできる。
(7) 次に、 めっきレジスト非形成部に電解めつきを施し、 導体回路、 ならび にバイ了ホールを形成する (図 10参照) 。 このとき、 電解めつき膜の厚みは、 5〜30 が望ましい。
ここで、 上記無電解めつきとしては、 銅めつきを用いることが望ましい。
(8) さらに、 めっきレジストを除去した後、 硫酸と過酸化水素の混合液や過 硫酸ナト リウム、 過硫酸ァンモニゥムなどのェッチング液でめつきレジスト 下の無電解めつき膜を溶解除去して、 独立した導体回路とする (図 11参照) 。 (9) 次に、 導体回路の表面に粗化層を形成する (図 12参照) 。
粗化層の形成方法としては、 エッチング処理、 研磨処理、 酸化還元処理、 めっき処理がある。
これらの処理のうち酸化還元処理は、 NaOH (10g/ 1 ) 、 aC102 (40 g/ 1 ) 、 a3P04 ( 6 g/ 1 ) を酸化浴 (黒化浴) 、 aDH (lOgZ l ) 、 aBH4 ( 5 g/ 1 ) を還元浴とする。
また、 銅 ニッケルーリン合金層からなる粗化層は、 無電解めつき処理に よる析出により形成される。
この合金の無電解めつき液としては、 硫酸銅 1〜40gZ 1、 硫酸二ッケル 0.1〜6.0 g/ 1. クェン酸 10〜20gZ l、 次亜リン酸塩 10〜100 gZ l、 ホウ酸 10〜40 g Z 1、 界面活性剤 0.01〜1ϋ g Z 1からなる液組成のめつき浴 を用いることが望ましい。
本発明では、 必要に応じて、 さらにこの粗化層表面をイオン化傾向が銅よ り大きくチタン以下である金属もしくは貴金属の層にて被覆することが望ま しい。
スズの場合は、 ホウフッ化スズーチォ尿素、 塩化スズーチォ尿素液を使用 する。 このとき、 Cu— Snの置換反応により 0.1〜 2 m程度の Sn層が形成さ れる。
貴金属の場合は、 スパッタゃ蒸着などの方法が採用できる。
(10)次に、 この基板上に層間樹脂絶縁層として、 無電解めつき用接着剤層を 形成する (図 13参照) 。
(11)さらに、 (3)〜(8) の工程を繰り返してさらに上層の導体回路を設ける (図 14〜17参照) 。 なお、 ここで、 導体回路の表面には前記 (9) と同様にし て粗化層を形成してもよく、 特に、 ァライメ ントマークや半田バンプ形成用 パッ ドとなる導体層の表面には粗化層を形成することが好ましい。
(12)次に、 こうして得られた配線基板の表面に、 ソルダーレジス ト組成物を 塗布し、 その塗膜を乾燥した後、 この塗膜に、 開口部を描画したフォ トマス クフィルムを載置して露光、 現像処理することにより、 導体回路のうち半田 バンプ形成用ノ、°ッ ド部分や了ライメ ントマークとなる導体層を露出させた開 口部を形成する。 ここで、 半田バンプ形成用パッ ド部分の前記開口部の開 口径は、 パッ ドの径よりも大きく してパッ ドを完全に露出させてもよく、 ま た逆にパッ ドの径よりも小さく してパッ ドの周縁をソルダーレジストで被覆 させてもよい。 とくに、 開口径をパッ ドの径よりも小さくすると、 パッ ド表 面の粗化層はソルダーレジス トと密着するので、 パッ ドをソルダーレジス ト で抑えることができ、 パッ ドの剝離を防止できる。 これに対し、 丁ライメ ン トマ一クとなる導体層は、 ソルダーレジスト層の開口部から完全に露出させ ずにその周緑部をソルダーレジストで被覆する。
(13)次に、 前記開口部から露出した前記パッ ド部上に 「ニッケル一金」 の金 属層を形成する。
( )次に、 前記開口部から露出した前記パッ ド部上にはんだ体を供給する。 はんだ体の供給方法としては、 はんだ転写法や印刷法を用いることができ る。 ここで、 はんだ転写法は、 プリプレダにはんだ箔を貼合し、 このはんだ 箔を開口部分に相当する箇所のみを残してェッチングすることによりはんだ パターンを形成してはんだキヤ リアフィルムとし、 このはんだキヤ リアフィ ルムを、 基板のソルダ一レジスト開口部分にフラックスを塗布した後、 はん だパターンがパッ ドに接触するように積層し、 これを加熱して転写する方法 である。 一方、 印刷法は、 パッ ドに相当する箇所に貫通孔を設けたメタルマ スクを基板に載置し、 はんだべ一ストを印刷して加熱処理する方法である。
(実施例 1 )
(1) 厚さ 0. 6mm のガラスエポキシ樹脂または B T (ビスマレイ ミ ドト リアジ ン) 樹脂からなる基板 1の両面に厚さ 18〃mの銅箔 8がラミネ一トされてな る銅張積層板を出発材料とした (図 1参照) 。 この銅張積層板の銅箔 8を常 法に従いパターン状にエツチング、 穴明け、 無電解めっきを施すことにより、 W
基板の両面に内層銅パターン 4とスルーホール 9を形成した (図 2参照) 。 さらに、 導体回路 4間およびスルーホール 9内にビスフヱノ ール F型ェポ キシ樹脂を充塡した (図 3参照) 。
(2) 前記(1) の処理を終えた基板を水洗いし、 乾燥した後、 その基板を酸性 脱脂してソフ トエッチングした。 次いで、 この基板を塩化パラジウムと有機 酸からなる触媒溶液で処理して、 P d触媒を付与し、 この触媒を活性化した 後、 硫酸銅 8 g/ 硫酸ニッケル (1.6g/ l、 クェン酸 15gZ l、 次亜リ ン酸ナト リウム 29gZ l、 ホウ酸 31gZ l、 界面活性剤 0.1gZl、 pH = 9からなる無電解めっき浴にてめつきを施し、 銅導体回路 4の表面に C u— N i P合金の厚さ 2.5 mの粗化層 11 (凹凸層) を形成した (図 4参照) 。
(3) DMDG (ジエチレングリ コールジメチルェ一テル) に溶解したクレゾ ールノポラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25%アク リル 化物を 70重量部、 ポリエーテルスルフォ ン (PE S) 30重量部、 ィ ミダゾー ル硬化剤 (四国化成製、 商品名 : 2B4MZ ) 4重量部、 感光性モノマーであ る力プロラク トン変成ト リス (ァクロキシェチル) イソシァヌレート (東亜 合成製、 商品名 :ァロニックス M325 ) 10重量部、 光開始剤としてのベンゾ フ ノ ン (関東化学製) 5重量部、 光増感剤としてのミヒラーケト ン (関東 化学製) 0.5 重量部、 さらにこの混合物に対してエポキシ樹脂粒子の平均粒 径 5.5 のものを 35重量部、 平均粒径 0.5 mのものを 5重量部を混合し た後、 NMP (ノルマルメチルピロ リ ドン) を添加しながら混合し、 ホモデ イスパー攪拌機で粘度 12Pa ' sに調整し、 続いて 3本ロールで混練して感光 性接着剤溶液 (層間樹脂絶緑材) を得た。
(4) 前記 (3) で得た感光性接着剤溶液を、 前記 (2) の処理を終えた基板の両 面に、 ロールコータを用いて塗布し、 水平状態で 20分間放置してから、 60°C で 30分間の乾燥を行い、 厚さ 60 mの接着剤層 2を形成した (図 5参照) 。
(5) 前記(4) で接着剤層 2を形成した基板の両面に、 バイァホールが描画さ れたフォ トマスクフィルムを載置し、 紫外線を照射して露光した。
(6) 露光した基板を DMTG (ト リエチレングリコールジメチルェ一テル) 溶液でスプレー現像することにより、 接着剤層に 100 ιτι0のバイァホール となる開口を形成した。 さらに、 当該基板を超高圧水銀灯にて 3000mJZcm2 で露光し、 100°Cで 1時間、 その後 150°Cで 5時間にて加熱処理することに より、 フォ トマスクフィルムに相当する寸法精度に優れた開口 (バイァホ一 ル形成用開口 6 ) を有する厚さ 50^mの接着剤層 2を形成した (図 6参照) c なお、 バイァホールとなる開口 6には、 粗化層 1.1を部分的に露出させる。
(7) 前記(5) (6)でバイ了ホール形成用開口 6を形成した基板を、 ク πム酸に 2分間浸漬し、 接着剤層 2の表面のェポキシ樹脂粒子を溶解除去することに より、 当該接着剤層 2の表面を粗化し、 その後、 中和溶液 (シプレイ社製) に浸漬してから水洗した (図 7参照) 。
(8) 前記(7) で粗化処理 (粗化深さ 5 ΐτη) を行った基板に対し、 パラジゥ ム触媒 (アトテック製) を付与することにより、 接着剤層 2およびバイァホ —ル用開口 6の表面に触媒核を付与した。
(9) 以下の組成の無電解銅めつき水溶液中に基板を浸潰して、 粗面全体に厚 さ 3 mの無電解銅めつき膜 12を形成した (図 8参照) 。
〔無電解めつき水溶液〕
EDTA 150 g/
硫酸銅 20 g/
HCHO 30 ml/
N a OH 40 g/
a、 «' ビピリジル 80 mg/
P EG 0.1
〔無電解めつき条件〕
7【)°Cの液温度で 30分 (10)前記(9) で形成した無電解銅めつき膜 12上に市販の感光性ドライ フィル ムを張り付け、 このドライフイルム上にフォ トマスクフィルムを載置して、 100 mJ/cm2 で露光してから、 0.8%炭酸ナト リゥムで現像処理し、 厚さ 15 /mのめつきレジスト 3を設けた (図 9参照) 。
(11)ついで、 レジスト非形成部分に、 以下の条件で電解銅めつきを施し、 厚 さ の電解銅めつき膜 13を形成した (図 10参照) 。
〔電解めつき水溶液〕
硫酸 180 g/ 1
硫酸銅 8( g/ 1
添加剤 (ア トテックジャパン製、 商品名 :カバラシド GL)
1 ml/ 1
〔電解めつき条件〕
電流密度 1 AZdm2
時間 30分
温度 室温
(12)めっきレジス ト 3を 5%KOHで剝離除去した後、 そのめつきレジス ト 3下の無電解めつき膜 12を硫酸と過酸化水素の混合液でェッチング処理して 溶解除去し、 無電解銅めつき膜 12と電解銅めっき膜 13からなる厚さ 18 mの 導体回路 (バイァホ—ル 7を含む) 5を形成した (図 11参照) 。
(13)導体回路 5を形成した基板を、 硫酸銅 8 gZ l、 硫酸ニッケル 0.6gZ 1、 クェン酸 15gZ 1、 次亜リン酸ナト リウム 29g / 1、 ホウ酸 31gZ 1、 界面活性剤 0. lg/ 1からなる P H= 9の無電解めつき液に浸漬し、 該導体 回路 5の表面に厚さ 3〃mの銅一ニッケルーリンからなる粗化層 11を形成し た (図 12参照) 。 このとき、 粗化層 11を EPMA (蛍光 X線分析) で分析し たところ、 Cu: 98mol%、 Ni : 1.5mol%、 P : 0.5mol%の組成比を示した。 (14)前記 (4)〜(12)の工程を繰り返すことにより、 さらに上層の導体回路 (バイァホール、 ァライメ ントマークを含む) を形成した配線基板を得た
(図 13〜17参照) o
(15)—方、 DMDGに溶解させた 60重量%のクレゾールノボラック型ェポキ シ樹脂 (日本化薬製) のエポキシ基 50%をアク リル化した感光性付与のオ リ ゴマー (分子量 4000) を 46.67g、 メチルェチルケトンに溶解させた 80重量 %のビスフヱノール A型エポキシ樹脂 (油化シヱル製、 商品名 : ェピコ一ト 1001) 15.0g、 ィ ミダゾール硬化剤 (四国化成製、 商品名 : 2B Z- CN) 1.6 g、 感光性モノマーである多価ァク リルモノマー (日本化薬製、 商品名 : R 604 ) 3 g、 同じく多価アク リルモノマー (共栄社化学製、 商品名 : DPB6A ) 1.5g、 分散系消泡剤 (サンノプコ社製、 商品名 : S— 65) 0.71gを混合し、 さらにこの混合物に対して光開始剤としてのベンゾフ二ノ ン (関東化学製) を 2 g、 光増感剤としてのミヒラ一ケトン (関東化学製) を 0.2 g加えて、 粘度を 25°Cで 2. OPa * sに調整したソルダーレジス ト組成物を得た。
なお、 粘度測定は、 B型粘度計 (東京計器、 DVL B型) で 60rpmの場合は ロータ一 No.4、 6 rpm の場合はロータ一 No.3によった。
(16)前記(14)で得られた配線基板に、 上記ソルダーレジスト組成物を 20«m の厚さで塗布した。 次いで、 70°Cで 20分間、 70°Cで 30分間の乾燥処理を行つ た後、 フォ トマスクフィルムを載置し、 lOOOmJZcm2 の紫外線で露光し、 DM TG現像処理した。 さらに、 8(TCで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間の条件で加熱処理し、 パッ ド部分が開口した (開口径 200 m) ソルダーレジスト層 (厚み 20 m) 14を形成した。
(17)次に、 ソルダ—レジス ト層 14を形成した基板を、 塩化ニッケル 30gZl、 次亜リン酸ナト リゥム 10gZ 1、 クェン酸ナト リゥム 10gZ 1からなる pH = 5の無電解ニッケルめっき液に 20分間浸漬して、 開口部に厚さ 5 umの二 ッケルめっき層 15を形成した。 さらに、 その基板を、 シ了ン化金カ リウム 2 gZ 1、 塩化了ンモニゥム 75gZ 1、 クェン酸ナト リウム 50gZ 1、 次亜リ ン酸ナト リゥム 10gZ 1からなる無電解金めつき液に 93°cの条件で 23秒間浸 漬して、 ニッケルめっき層 15上に厚さ 0.03 mの金めつき層 16を形成した。 (18)そして、 ソルダーレジスト層 の開口部に、 はんだペース トを印刷して 200°Cでリフローすることによりはんだバンプ 17を形成し、 はんだバンプ 17 を有する多層化したプリント配線板を製造した。
(実施例 2 )
導体回路の粗化をエッチングにより行ったこと以外は、 実施例 1と同様に してはんだバンプを有する多層プリ ント配線板を製造した。 このとき、 エツ チング液は、 メック社製の 「デュラボンド」 なる商品名のものを使用した。
(実施例 3)
導体回路の粗化を実施した後、 ホウフッ化スズ 0. ImolZ 1、 チォ尿素 1. Omol Z l、 温度 50°C、 p H = 1.2 の条件で Cu— Sn置換反応を行い、 粗化層の表面 に厚さ 0.3 mの Sn層を設けた (Sn層については図示しない) こと以外は、 実施例 1と同様にしてはんだバンプを有する多層プリント配線板を製造した。
(実施例 4)
導体回路の粗化をエッチングにより行ったこと以外は、 実施例 1と同様に してはんだバンプを有する多層プリ ント配線板を製造した。 このとき、 エツ チング液は、 メック社製の 「デユラボンド」 なる商品名のものを使用した。 また、 厚さ 0.5 umの Au層を粗化層表面にスパッタ処理した。
(実施例 5 )
A. 無電解めつき用接着剤組成物の調製
①. クレゾールノポラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25 %了ク リル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性モノマー (東亜合成製、 ァロニックス M315 ) 3.15重量部、 消泡剤 (サンノプコ製、 S— 65) 0.5 重量部、 NMPを 3.6 重量部を攪拌混合し た。 ② . ポリエーテルスルフォン (P E S) 12重量部、 エポキシ樹脂粒子 (三洋 化成製、 ポリマーポール) の平均粒径 1. ϋ ίτηのものを 7.2 重量部、 平均 粒径 0.5 imのものを 3.09重量部を混合した後、 さらに NMP30重量部を 添加し、 ビーズミルで攪拌混合した。
③. ィ ミダゾール硬化剤 (四国化成製、 2B4MZ-CN) 2重量部、 光開始剤 (チ バガイギー製、 ィルガキュア I 907 ) 2重量部、 光増感剤 (日本化薬 製、 DBT) ( S) 0.2 重量部、 NMP1.5 重量部を攪拌混合した。
これらを混合して無電解めつき用 2 接着剤組成物を調製した。
5
B. 下層の層間樹脂絶縁剤の調製
①. クレゾールノポラック型エポキシ樹脂 (日本化薬製、 分子量 2500) の 25 %ァク リル化物を 80wt%の濃度で DMDGに溶解させた樹脂液を 35重量部、 感光性モノマー (東亜合成製、 ァ口ニックス M315 ) 4重量部、 消泡剤
(サンノプコ製、 S— 65) 0.5 重量部、 NMPを 3.6 重量部を攪拌混合し た。
②. ポリエーテルスルフォン (P E S) 12重量部、 エポキシ樹脂粒子 (三洋 化成製、 ポリマーポール) の平均粒径 0.5 umのものを 14.49 重量部、 を 混合した後、 さらに NMP30重量部を添加し、 ビーズミルで攪拌混合した。
③ . ィ ミダゾ—ル硬化剤 (四国化成製、 CN) 2重量部、 光開始剤 (チ バガイギー製、 ィルガキュア I 907 ) 2重量部、 光増感剤 (日本化薬 製、 DBTX S) 0.2 重量部、 NMP1.5 重量部を攪拌混合した。
これらを混合して、 2層構造の層間樹脂絶縁層を構成する下層側の絶縁剤 層として用いられる樹脂組成物を調製した。
C 樹脂充塡剤の調製
①. ビスフヱノ一ル F型エポキシモノマー (油化シヱル製、 分子量 310 、 YL983U) Ιϋϋ重量部、 表面にシラン力ップリング剤がコ一ティングされた 平均粒径 1.6 mの Si〇2 球状粒子 (アドマテック製、 CRS 1101— CB、 こ こで、 最大粒子の大きさは後述する内層銅パターンの厚み (15 /TT1) 以下 とする) 170重量部、 レべリング剤 (サンノプコ製、 ペレノ ール S 4) 1.5 重量部を 3本ロールにて混練して、 その混合物の粘度を 23士 1 °cで 45, 000 ~49, OOOcps に調整した。
②ィ ミダゾール硬化剤 (四国化成製、 2B4MZ CN) 6.5 重量部。
これらを混合して樹脂充塡剤 10の調製した。
D. プリ ン ト配線板の製造方法
(1) 厚さ 1画のガラスエポキシ樹脂または BT (ビスマレイ ミ ド ト リ アジン) 樹脂からなる基板 1の両面に 18 mの銅箔 8がラミネートされている銅張積 層板を出発材料とした (図 21参照) 。 まず、 この銅張積層板をド リル削孔し、 めっきレジス トを形成した後、 無電解めつき処理してスルーホール 9を形成 し、 さらに、 銅箔 8を常法に従いパターン状にエッチングすることにより、 基板 1の両面に内層銅パタ一ン 4を形成した。
(2) 内層銅パターン 4およびスルーホール 9を形成した基板を水洗いし、 乾 燥した後、 酸化浴 (黒化浴) として、 NaOH (lOg/1 ) , NaC102 OgZl )
Na3P04 (6 g/1 ) 、 還元浴として、 NaOH (10g/ 1 ) , NaBl (6 g/ 1 ) を用いた酸化 還元処理により、 内層銅パターン 4およびスルーホール 9の 表面に粗化層 11を設けた (図 22参照) 。
(3) 樹脂充塡剤 10を、 基板の両面にロールコータを用いて塗布することによ り、 導体回路 4間あるいはスルーホール 9内に充塡し、 70°c, 20分間で乾燥 させ、 他方の面についても同様にして樹脂充塡剤 10を導体回路 4間あるいは スルーホール 9内に充塡し、 70°C, 20分間で加熱乾燥させた (図 23参照) 。
(4) 前記(3) の処理を終えた基板の片面を、 #60(1 のベルト研磨紙 (三共理 化学製) を用いたベルトサンダー研磨により、 内層銅パターン 4の表面ゃス ルーホール 9のランド表面に樹脂充塡剤 10が残らないように研磨し、 次いで、 前記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行つた。 この ような一連の研磨を基板の他方の面についても同様に行った。
次いで、 10Q °Cで 1時間、 12ϋ °cで 3時間、 15Q°cで 1時間、 18Q°Cで 7 時間の加熱処理を行って樹脂充塡剤 10を硬化した (図 24参照) 。
このようにして、 スルーホール 9等に充塡された樹脂充塡剤 10の表層部お よび内層導体回路 4上面の粗化層 11を除去して基板両面を平滑化し、 樹脂充 塡剤 10と内層導体回路 4の側面とが粗化層 11を介して強固に密着し、 またス ルーホール 9の内壁面と樹脂充塡剤 10とが粗化層 11を介して強固に密着した 配線基板を得た。 即ち、 この工程により、 樹脂充塡剤 10の表面と内層銅バタ ーン 4の表面が同一平面となる。 ここで、 充塡した硬化樹脂の Tg点は 155.6 °Cヽ 線熱膨張係数は 44.5x10— 6/°Cであった。
(5) 前記(4) の処理で露出した内層導体回路 4およびスルーホール 9のラン ド上面に厚さ 2.5 mの Cu— Ni— P合金からなる粗化層 (凹凸層) 11を形成 し、 さらに、 その粗化層 11の表面に厚さ 0.3 ηηの Sn層を設けた (図 25参照、 但し、 Sn層については図示しない) 。
その形成方法は以下のようである。 即ち、 基板を酸性脱脂してソフトエツ チングし、 次いで、 塩化パラジウムと有機酸からなる触媒溶液で処理して、 Pd触媒を付与し、 この触媒を活性化した後、 硫酸銅 8 g/ l、 硫酸ニッケル 0.6g / クェン酸 15gZ l、 次亜リ ン酸ナト リウム 29gZ l、 ホウ酸 31 gZ l、 界面活性剤 G. lgZ l、 P H= 9からなる無電解めつき浴にてめつ きを施し、 銅導体回路 4上面およびスル一ホール 9のランド上面に Cu— Ni— P合金の粗化層 11を形成した。 ついで、 ホウフッ化スズ 0. ImolZ 1、 チォ尿 素 1.0molZ l、 温度 50°C、 pH=1. の条件で ['u— Sn置換反応させ、 粗化層 11の表面に厚さ 0.3 imの Sn層を設けた (Sn層については図示しない) 。
(6) 前記(5) の基板の両面に、 Bの層間樹脂絶緑剤 (粘度 1.5 Pa · s) を π 一ルコ—タで塗布し、 水平状態で 20分間放置してから、 60°Cで 30分の乾燥 ( プリベータ) を行い、 絶緑剤層 2aを形成した。
o さらにこの絶緑剤層 2aの上に Aの無電解めつき用接着剤 (粘度 7 Pa · s ) を口—ルコータを用いて塗布し、 水平状態で 20分間放置してから、 60°Cで 30 分の乾燥 (プリべ—ク) を行い、 接着剤層 2bを形成した (図 26'参照) 。
(7) 前記(6) で絶縁剤層 2aおよび接着剤層 2bを形成した基板の両面に、 85 m0の黒円が印刷されたフォ トマスクフィルムを密着させ、 超高圧水銀灯に より 500mJ/cm2 で露光した。 これを DMT G溶液でスプレー現像し、 さら に、 当該基板を超高圧水銀灯により 3000mJZcm2 で露光し、 100 °Cで 1時間、 その後 150 °Cで 5時間の加熱処理 (ポス トべ一ク) をすることにより、 フォ トマスクフィルムに相当する寸法精度に優れた 85〃 m øの開口 (バイ了ホ一 ル形成用開口 6 ) を有する厚さ 35 mの層間樹脂絶縁層 (2層構造) 2を形 成した (図 27参照) 。 なお、 バイァホールとなる開口には、 スズめっき層を 部分的に露出させた。
(8) 開口が形成された基板を、 800g/ lのクロム酸に 70°Cで 19分間浸漬し、 層間樹脂絶縁層 2の接着剤層 2bの表面に存在するェポキシ樹脂粒子を溶解除5 去することにより、 当該層間樹脂絶縁層 2の表面を粗面 (深さ 3 um) とし、 その後、 中和溶液 (シプレイ社製) に浸漬してから水洗いした (図 28参照) 。 さらに、 粗面化処理した該基板の表面に、 パラジウム触媒 (了トテック製) を付与することにより、 層間樹脂絶縁層 2の表面およびバイァホ一ル用開口 6の内壁面に触媒核を付けた。
0 (9) 以下の組成の無電解銅めつき浴中に基板を浸漬して、 粗面全体に厚さ 0.6 umの無電解銅めつき膜 12を形成した (図 29参照) 。
〔無電解めつき水溶液〕
E DTA 150 g / l
硫酸銅 g/ l
5 HCHO 30 ml/ 1
N a OH 40 g/ l "、 —ビピリジル 80 mg/ 1
PEG 0.1 g/ I
〔無電解めつき条件〕
70°Cの液温度で 30分
(10)前記(9) で形成した無電解銅めつき膜 12上に市販の感光性ドライフィル ムを貼り付け、 マスクを載置して、 100 mJ/cm2 で露光、 0.8 %炭酸ナト リ ゥムで現像処理し、 厚さ 15 /mのめつきレジスト 3を設けた (図 30参照) 。
(11)ついで、 レジス ト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 15 1の電解銅めつき膜 13を形成した (図 31参照) 。
〔電解めつき水溶液〕
硫酸 18ϋ g/ 1
硫酸銅 80 g
添加剤 (ア トテックジャパン製、 カパラシド GL)
1 ml/ 1
〔電解めつき条件〕
電流密度 1 AZdm2
時間 30分
温度 室温
(12)めっきレジスト 3を 5%K〇Hで剝離除去した後、 そのめつきレジスト 3下の無電解めつき膜 12を硫酸と過酸化水素の混合液でェッチング処理して 溶解除去し、 無電解銅めつき膜 12と電解銅めつき膜 13からなる厚さ 18 Λί mの 導体回路 (バイァホールを含む) 5を形成した。 さらに、 70°Cで 800g/l の ク σム酸に 3分間浸漬して、 導体回路非形成部分に位置する導体回路間の無 電解めつき用接着剤層の表面を 1〜2 umエッチング処理し、 その表面に残 存するパラジウム触媒を除去した (図 32参照) 。
(13)導体回路 5を形成した基板を、 硫酸銅 8 gZ l、 硫酸ニッケル 0.6gZ 1、 クェン酸 15g/ 、 次亜リン酸ナト リウム 29 1、 ホウ酸 31 gZ 1、 界面活性剤 0.1 g Z 1からなる P H = 9の無電解めつき液に浸潰し、 該導体 回路 5の表面に厚さ 3 tmの銅一ニッケル一リ ンからなる粗化層 11を形成し た (図 33参照) 。 このとき、 形成した粗化層 11を EPMA (蛍光 X線分析) で分析したところ、 Cu : 98mol%. Ni : 1.5 mol%、 P: 0.5mol%の組成比
C、あつた。
さらに、 ホウフッ化スズ 0. ImolZ 1、 チォ尿素 1. Omol/ 1、 温度 50° (:、 p H = l.2 の条件で Cu— Sn置換反応を行い、 前記粗化層 11の表面に厚さ 0.3 mの Sn層を設けた (Sn層については図示しない) 。
4)前記 (6)〜(13)の工程を繰り返すことにより、 さらに上層の導体回路 (バイァホール、 ァライメ ントマ一クを舍む) を形成し、 多層プリ ント配線 板を得た。 但し、 Sn置換は行わなかった (図 34〜39参照) 。
(15)—方、 0¥0 に溶解させた60重量%のクレゾールノボラック型ェポキ シ樹脂 (日本化薬製) のエポキシ基 50%を了ク リル化した感光性付与のオリ ゴマー (分子量 4000) を 46.67g、 メチルェチルケ トンに溶解させた 80重量 %のビスフヱノール A型エポキシ樹脂 (油化シヱル製、 ェピコート 1001) 15.0 g、 ィ ミグゾール硬化剤 (四国化成製、 2E4MZ-CN) 1.6 g、 感光性モノマー である多価アク リルモノマ一 (日本化薬製、 R604 ) 3 g、 同じく多価ァク リルモノマー (共栄社化学製、 DPE6A ) 1.5g、 分散系消泡剤 (サンノプコ 社製、 S— 65) 0.71gを混合し、 さらにこの混合物に対して光開始剤として のべンゾフニノ ン (関東化学製) を 2 g、 光増感剤としてのミ ヒラーケ トン (関東化学製) を 0.2g加えて、 粘度を 25°Cで 2. QPa ' sに調整したソルダ 一レジスト組成物を得た。
なお、 粘度測定は、 B型粘度計 (東京計器、 DVL- B型) で rpmの場合は 口一ター No.4、 6 rpm の場合は口一ター No.3によった。
Q6)前記(14)で得られた多層配線基板の両面に、 上記ソルダーレジスト組成 物を 2θ ηの厚さで塗布した。 次いで、 70°Cで 20分間、 70°Cで 30分間の乾燥 処理を行った後、 円パターン (マスクパターン) が描画された厚さ 5隱のフ ォ トマスクフィルムを密着させて載置し、 lOOOmJZcm2 の紫外線で露光し、 DMTG現像処理した。 そしてさらに、 80°cで 1時間、 100°Cで 1時間、 120°c で 1時間、 150°Cで 3時間の条件で加熱処理し、 はんだパッ ド部分 (バイ了 ホールとそのランド部分を舍む) を開口した (開口径 200^m) ソルダーレ ジス ト層 (厚み 20 m) 14を形成した。
(17)次に、 ソルダ一レジス ト層 14を形成した基板を、 塩化ニッケル 30g/ 1、 次亜リン酸ナト リウム 10 g Z 1、 クェン酸ナト リウム 10 g Z 1からなる p H = 5の無電解二ッケルめっき液に 20分間浸潰して、 開口部に厚さ 5 umの二 ッケルめっき層 15を形成した。 さらに、 その基板を、 シアン化金カ リ ウム 2 gZ 1、 塩化アンモニゥム 75gZ 1、 クェン酸ナト リ ウム 50g / 1、 次亜リ ン酸ナト リゥム lOg/ 1からなる無電解金めつき液に 93°Cの条件で 23秒間浸 潰して、 ニッケルめっき層 15上に厚さ 0.03 111の金めつき層 16を形成した。 α8)そして、 ソルダ一レジス ト層 14の開口部に、 はんだべ一ス トを印刷して 200°cでリフ口一することによりはんだバンプ (はんだ体) 17を形成し、 は んだバンプ 17を有する多層化したプリ ント配線板を製造した (図 40参照) 。
(実施例 6 )
基本的には、 実施例 5と同様であるが、 スズ置換に代えて、 以下の条件で 金属膜を形成した。
( 6 - 1 ) T 1を、 気圧 0.6P a、 温度 100°C、 電力 200W、 時間 2分で 基板に付着させた。 次いでク口ム酸で導体回路間の T 1膜を樹 脂ごとエッチングした。
( 6 - 2 ) A 1を、 気圧 0.5F a、 温度 100°C、 電力 200W、 時間 1分で 基板に付着させた。 次いでク口ム酸で導体回路間の A 1膜を樹 脂ごとエッチングした。
o t
( 6 - 3) Z nを、 気圧 0.6P a、 温度 100° (:、 電力 200W、 時間 2分で 基板に付着させた。 次いでク πム酸で導体回路間の Z Ti膜を樹 脂ごとエッチングした。
( 6 - 4 ) ? 6を、 気圧 0.6? 3、 温度 10(TC、 電力 200W、 時間 2分で 基板に付着させた。 次いでクロム酸で導体回路間の F e膜を樹 脂ごとエッチングした。
( 6 - 5 ) I nを、 気圧 0.6F a、 温度 100 :、 電力 200W、 時間 分で 基板に付着させた。 次いでクロム酸で導体回路間の I n膜を樹 脂ごとエッチングした。
0 ( 6— 6) C oを、 気圧 0.6P a、 温度 100°C、 電力 200W、 時間 2分で 基板に付着させた。 次いでク口ム酸で導体回路間の C 0膜を樹 脂ごとエッチングした。
( 6 ~ 7 ) N iを、 気圧 0.6P a、 温度 100°C、 電力 200W、 時間 2分で 基板に付着させた。 次いでク口ム酸で導体回路間の N 1膜を樹5 脂ごとエッチングした。
(6 -8) 酸化鉛 (3.75gZ 1 ) 、 シアン化ナト リウム (26.3gZ 1 ) 、 水酸化ナト リウム (105 g/ 1 ) の水溶液を無電解めつき液と し、 このめつき液中に基板を浸漬することにより、 粗化層表面 に P b層が析出する。
0 ( 6 - 9 ) B 1を、 気圧 0.6P a、 温度 100°C、 電力 200W、 時間 2分で 基板に付着させた。 次いでクロム酸で導体回路間の B i膜を樹 脂ごとエッチングした。
( 6— 10) 丁 1を、 気圧 0.6? 3、 温度 100° (:、 電力 200W、 時間 2分で 基板に付着させた。 次いでク。ム酸で導体回路間の T 1膜を樹 脂ごとエッチングした。 (比較例 1 )
実施例 1の (1)〜 (8) の処理後、 ドライフィルムフォ トレジストをラ ミネ 一トし、 露光、 現像処理することにより、 めっきレジストを形成した。 つい で、 実施例 1の(9) を実施後、 (12)の工程と同様にしてめっきレジストを剝 離除去し、 実施例 1の 3)の処理を行い導体回路の全表面を粗化した。 さら に、 層間樹脂絶縁層の形成、 粗化処理、 めっきレジストの形成、 無電解銅め つき処理を同様に施し、 めっきレジス トを剝離除去した後、 実施例 1の(15) 〜(19)の処理により、 はんだバンプを有する多層プリント配線板を製造した。
(比較例 2 )
導体回路表面の粗化処理を実施した後、 ホウフッ化スズ 0. lmol/ 1、 チォ 尿素 1. ϋηιοΐΖ ΐ、 温度 50 °C、 p H = l. 2 の条件で Cu— Sn置換反応を行い、 粗 化層の表面に厚さ 0. 3 mの Sn層を設けた (Sn層については図示しない) こ と以外は、 比較例 1と同様にしてはんだバンプを有する多層プリント配線板 を製造した。 実施例、 比較例で製造したプリント配線板につき、 I Cチップを実装し、 55 °Cで 15分、 常温 10分、 125 。(:で 15分で 1000回、 および 2000回のヒートサ イタル試験を実施した。
試験の評価は、 試験後の多層プリント配線板におけるクラックの発生を走 査型電子顕微鏡で確認した。 また、 同様にバイァホールと下層導体回路との 剝離の有無を確認した。 さらに、 JI S-C- 6481に従ってピール強度を測定した。 その結果を表 1に示す。 この表に示す結果から明らかなように、 クラック は、 1000回程度では、 比較例、 実施例とも見られなかったが、 2000回では、 比較例において観察された。 また、 ピール強度は、 導体回路が無電解めつき 膜のみで形成されている場合に比べて同等か、 それよりやや高い値が得られ た。 このように、 本発明では、 実用的なピール強度を確保しつつ、 ヒートサイ クル時に発生する層間樹脂絶縁層のクラックや、 バイァホールと下層導体回 路間の剝雜を防止することができる。
また、 導体回路表面の局部電池反応による溶解の有無を光学顕微鏡により 観察した。 この結果を、 ヒートサイクル試験の結果と併せて表 1に示す。 表 1に示す結果から明らかなように、 粗化層表面をィォン化傾向が銅より大き くチタン以下である金属もしくは貴金属の層にて被覆した実施例では、 局部 電池反応による導体回路の溶解を抑制することができる。 表 1 ヒ一トサイクル試験
導体回路 層間樹脂絶縁層のクラック パイァホ-ルの剝離 の溶解
ピール強度
1000回 2000回 1000 回 2000 回
1 無し 無し 無し 無し 1.2kg/cm 有り
2 無し 無し 無し 無し 1.2kg/cm 有り
3 無し 無し 無し 無し 1.2kg/cm 無し
4 無し 無し 無し 無し 1. Okg/cm 無し
5 無し 無し 無し 無し 1. Okg/cm 無し
6一 1 無し 無し 無し 無し 1. Okg/cm 無し
6 - 2 無し 無し 無し 無し 1. Okg/cm 無し 施 6 - 3 無し 無し 無し 無し 1. Okg/cm 無し
6 -4 無し 無し 無し 無し 1. Okg/cm 無し
6 - 5 無し 無し 無し 無し 1. Okg/cm 無し 例
6 - 6 無し 無し 無し 無し 1. Okg/cm 無し
6 - 7 無し 無し 無し 無し 1. Okg/cm 無し
6 -8 無し 無し 無し 無し 1. Okg/cm 無し
6 - 9 無し 無し 無し 無し 1. Okg/cm 無し
6 -10 無し 無し 無し 無し 1. Okg/cm 無し 比較例 1 無し 有り 無し 有り 0.9kg/cm 有り 比較例 2 無し 有り 無し 有り 0.9kg/cm 無し 7 98 /JP97/04684
産業上の利用可能性
上説明したように本発明によれば、 実用的なピール強度を確保しつつ、 ヒートサイクル時に発生する層間絶縁材層のクラックや導体剝離を防止でき、 さらに導体回路表面が局部電池反応によつて溶解するのを防止できるので、 プリント配線板の接続信頼性を確実に向上させることが可能である。

Claims

請求の範匪 ί . 基板の導体回路上に、 層間絶縁層が形成されている多層化したプリ ント 配線板において、 前記導体回路は、 無電解めつき膜と電解めつき膜からな り、 その表面の少なくとも一部に粗化層を設けてなることを特徴とするプ リ ント配線板。
. 基板の導体回路上に、 層間絶縁層が形成されている多層化したプリ ント 配線板において、 前記導体回路 3は、 無電解めつき膜と電解めつき膜からな
6
り、 その表面の少なくとも一部に粗化層を設けてなるとともに、 その粗化 層表面をィォン化傾向が銅より大きくチタン以下である金属もしくは貴金 属の層にて被覆したことを特徴とするプリン ト配線板。
. 前記導体回路は、 少なくとも側面を含む表面の一部に粗化層を設けてな る請求の範丽 1または 2に記載のプリント配線板。
. 前記導体回路は、 その側面の少なくとも一部に粗化層を設けてなる請求 の範囲 1または 2に記載のプリント配線板。
. 前記粗化層は、 銅一ニッケル リ ンの合金めつきからなる請求の範囲 1 〜 4のいずれか 1に記載のプリント配線板。
. 基板表面に無電解めつきを施した後、 めっきレジス トを設けて電解めつ きを施し、 ついで、 めっきレジストを除去した後、 そのレジスト下の無電 解めつき膜をェッチング除去して無電解めつき膜と電解めつき膜からなる 導体回路とし、 さらに、 その導体回路表面の少なくとも一部に粗化層を形 成した後、 層問絶縁層を設けることにより多層化することを特徴とするプ リン ト配線板の製造方法。
. 基板表面に無電解めつきを施した後、 めっきレジス トを設けて電解めつ きを施し、 ついで、 めっきレジストを除去した後、 そのレジスト下の無電 解めつき膜をェッチング除去して無電解めつき膜と電解めつき膜からなる 導体回路とし、 さらに、 導体回路表面の少なくとも一部に粗化層を形成す るとともに、 その粗化層表面をィォン化傾向が銅より大きくチタン以下で ある金属もしくは貴金属の層にて被覆した後、 層間絶縁層を設けることに より多層化することを特徴とするプリント配線板の製造方法。
8 . 前記粗化層は、 銅 ニッケル リ ンの合金めつきにより形成される請求 の範囲 6または Ίに記載の製造方法。
9 . 下層導体回路が設けられた基板上に層間絶縁層が形成され、 その層間絶 縁層上に上層導体回路が形成されてなり、 上層導体回路と下層導体回路が バイ了ホールで接続した多層プリント配線板において、
前記バイァホールは、 無電解めつき膜と電解めつき膜からなり、 前記下層導体回路には、 少なくともバイ了ホールと接続する部分の表面 に粗化層が形成されていることを特徴とするプリント配線板。
10. 前記粗化層は、 銅 ニッケル一リ ンの合金めつきからなる請求の範囲 9 に記載のプリント配線板。
11. 基板表面に、 下層導体回路を形成し、 この下層導体回路の表面のうちの 少なくともバイァホールと接続する部分に粗化層を設けてから層間絶縁屬 を形成し、 次いで、 この層間絶縁層にバイァホール用の開口を設けてその 層間絶縁層上に無電解めつきを施した後、 めっきレジストを設けて電解め . つきを施し、 さらに、 めっきレジストを除去した後、 そのレジスト下の無 電解めつき膜をェッチング除去して無電解めつき膜と電解めつき膜からな る上層導体回路およびバイァホールを形成することにより多層化すること を特徴とするプリント配線板の製造方法。
12. 前記粗化層は、 銅 ニッケル一リ ンの合金めつきにより形成される請求 の範囲 11に記載の製造方法。
13. 了ライメ ントマ一クとして用いられる導体層が設けられたプリ ント配線 板において、 前記導体層は、 その表面の少なくとも一部に粗化層を設けて なることを特徴とするプリン ト配線板。
14. ァライメ ントマークとして用いられる導体層が設けられたプリ ント配線 板において、 前記導体層は、 無電解めつき膜と電解めつき膜からなること を特徴とするプリント配線板。
15. 前記ァライメ ントマークが、 導体層上に形成されたソルダ一レジス ト層 から前記導体層表面のみを露出させた開口部により形成されてなる請求の 範囲 13または 14に記載のプリント配線板。
16. 前記開口部から露出した導体層上にはニッケル一金からなる金属層が形 成されてなる請求の範囲 15に記載のプリント配線板。
17. 前記導体層は、 無電解めつき膜と電解めつき膜からなる請求項 13に記載 のプリ ント配線板。
18. 前記導体層表面の少なくとも一部には粗化層が形成されている請求項 14 に記載のプリント配線板。
19. 前記ァライメ ントマークは、 印刷マスクの位置決めに使用される請求項 13〜18のいずれか 1に記載のプリント配線板。
20. 前記ァライメ ントマークは、 I Cチップの実装に使用される請求項 13〜 18のいずれか 1に記載のプリント配線板。
21. 前記ァライメ ントマークは、 半導体素子を実装したプリント配線板を他 のプリント配線板に実装する際の位置合わせに使用される請求項 13〜18の いずれか 1に記載のプリント配線板。
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