WO2002003464A2 - Halbleiter-chip - Google Patents

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WO2002003464A2
WO2002003464A2 PCT/DE2001/002174 DE0102174W WO0203464A2 WO 2002003464 A2 WO2002003464 A2 WO 2002003464A2 DE 0102174 W DE0102174 W DE 0102174W WO 0203464 A2 WO0203464 A2 WO 0203464A2
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semiconductor
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Albrecht Mayer
Andreas Wenzel
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Infineon Technologies Ag
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Definitions

  • the present invention relates to a device according to the preamble of claim 1, i.e. a semiconductor chip with contact points for connecting the semiconductor chip to other components of a system containing the semiconductor chip.
  • Semiconductor chips have the problem, above all because of the ever increasing complexity and the ever increasing speed with which they work, that the users of the semiconductor chips, more precisely the users of the
  • Components containing semi-conductor chips are often no longer able to identify and rectify the causes of incorrect functioning of the semiconductor chips and / or of the systems containing the semiconductor chips.
  • emulators For particularly complex semiconductor chips such as microprocessors and microcontrollers, so-called emulators have therefore been developed, with the aid of which internal states and processes in the semiconductor chip (for example register contents, memory contents, and / or via internal or external) occur during normal operation of the semiconductor chip Observe lines or buses transmitted addresses, data, control signals etc.) and have them changed as required.
  • the latter (the component containing it) is generally removed from the system containing it and replaced by a special circuit, with this special circuit the semiconductor chip to be tested itself (if the one removed from the system)
  • Semiconductor chip used in the special circuit or a special embodiment of the semiconductor chip (a so-called bond-out version, which has additional connections for monitoring internal states or processes).
  • One of the disadvantages is that removing the semiconductor chip from the system and replacing it with a circuit of whatever type is either not possible at all (for example if the semiconductor chip to be emulated is soldered in or is difficult to access or surrounded by a shielding cage is), or at least is very complex.
  • Another disadvantage is that during the emulation of the semiconductor chip to be emulated, the system often no longer behaves exactly as in normal operation due to the changes required for this. There are two reasons for this: on the one hand, because the semiconductor chip to be emulated is replaced by a special circuit, and on the other hand, because the special circuit usually no longer the semiconductor chip to be emulated itself, but a special version (the aforementioned bond -Out version) of the semiconductor chip contains.
  • the present invention is therefore based on the object of developing a semiconductor chip which can be realized in a small and inexpensive manner and can be emulated with minimal effort and without changing the properties of the system containing the semiconductor chip.
  • the semiconductor chip according to the invention is characterized in that some of the contact points for connecting the semiconductor chip to other components of a system containing the semiconductor chip for establishing a connection with a system which can be placed on the semiconductor chip and which functions and / or a second semiconductor chip that extends its performance is provided.
  • a non-emulable semiconductor chip can be made into an emulatable semiconductor chip simply by attaching the second semiconductor chip. This opens up the possibility that the semiconductor chip to be emulated of the emulatable component version is exactly the semiconductor clip that is also used in the non-emulatable standard version of the component.
  • the claimed semiconductor chip can be, after all, small and cheap rea taping 'and with minimal effort and without change in the properties of the semiconductor chip containing the system emulate.
  • Figure 1 is a plan view of the first semiconductor chip described in more detail below, and
  • FIG. 2 shows a perspective view of the state in which the semiconductor chip shown in FIG. 1 is connected to a second semiconductor chip placed thereon.
  • the semiconductor chip described below is a microprocessor or microcontroller. However, it should already be pointed out at this point that the special features of the semiconductor chip described below can also be provided for any other semiconductor chips for which there is a need to expand their functionality and / or performance if necessary.
  • the semiconductor chip described is characterized in that some of its contact points for connecting the semiconductor chip to other components of a system containing the semiconductor chip for establishing a connection with a function and / or which can be placed on the semiconductor chip performance-enhancing second semiconductor chip is provided.
  • FIG. 1 shows a plan view of the contact points of the semiconductor chip, more precisely on the side of the semiconductor chip provided with the contact points.
  • the semiconductor chip designated by the reference symbol 1 has a multiplicity of contact points 11 arranged along the edge of the semiconductor chip and a multiplicity of contact points 12 arranged in the central region of the semiconductor chip.
  • Both the contact parts 11 and the contact points 12 serve to connect the semiconductor chip to other components of a system containing the semiconductor chip.
  • the contact points 11 are connected to the input and / or output connections of the component containing the semiconductor chip. there are so-called pads, are designed and manufactured so that they can be connected via bonding wires with the input and / or output terminals of the semiconductor chip containing • construction part.
  • the contact points 12 are provided for establishing a connection i with a second semiconductor chip that can be placed on the semiconductor chip; these are pads which allow the second semiconductor chip, more precisely assigned pads thereof, to be connected to the first semiconductor chip using so-called flip-chip technology.
  • FIG. 2 The state in which the second semiconductor chip is placed on the first semiconductor chip and connected to it via the contact points 12 is illustrated in FIG. 2; the second semiconductor chip is designated by reference number 2.
  • the second semiconductor chip 2 is significantly smaller than the first semiconductor
  • the contact points 11 of the first semiconductor chip are connected to the input and / or output connections of a component containing the semiconductor chips via bond wires.
  • the second semiconductor chip 2 has, in addition to the contact points which it must have in order to be connected to the first semiconductor chip 1, no further contact points and does not have to have: the input and / or output connections of a component containing the semiconx get connected. If it is necessary to address the second semiconductor chip 2 from outside the component containing the semiconductor chips, this is done via the contact points 11 of the first semiconductor chip 1, the first semiconductor chip 1 and the contact points 12 of the first semiconductor chip 1. bie Contact points 11 of the first semiconductor chip 1 include all connections that are necessary in order to be able to operate both the first semiconductor chip 1 and the second semiconductor chip 2 as desired.
  • the first semiconductor chip 1 is the chip that is actually of interest to the user, for example the microprocessor or the microcontroller that the user wants to use.
  • the second semiconductor chip is an optional add-on that serves to expand the functionality and / or the performance of the first semiconductor chip 1. That is, the first semiconductor chip 1 can be used either alone or in combination with the second semiconductor chip.
  • the second semiconductor chip 2 contains components that are necessary or helpful for emulating the first semiconductor chip 1, for example
  • breakpoint logic for setting and monitoring the achievement of certain conditions (for example access to a specific address, reading and / or writing and / or the use of specific data, the execution of a specific one) Command, the occurrence of a certain control signal, etc.),
  • trace memory in which continuously interesting memory or register contents, data, addresses and / or control signals that occur within a definable time window are stored
  • a compression unit for compressing the data to be written into the trace memory and / or the data to be output from the trace memory, and / or
  • ROMs read-only memories
  • flash memory EPROMS, EEPROMS, etc.
  • the structure and the content of the semiconductor chips make it possible to use one and the same semiconductor chip
  • first semiconductor chip 1 Because the first semiconductor chip 1, owing to the combinability with the second semiconductor chip 2, does not have to have any components which enable debugging or "emulation" of the first semiconductor chip 1, it can be made very small first semiconductor chip 1 must have additional contact points 11 for controlling the second semiconductor chip 2, for writing data into the second semiconductor chip 2, and / or for reading out data from the second semiconductor chip 2, makes the first semiconductor Chip 1 not or only slightly larger and more expensive than it would be without these connections, because only a few additional connections have to be provided for this, for example a JTAG interface, which is sometimes also used to address OCDS modules, or a (preferably narrow) NEXUS interface.
  • JTAG interface which is sometimes also used to address OCDS modules, or a (preferably narrow) NEXUS interface.
  • the first semiconductor chip 1 Under certain circumstances, even an interface can be used to address the second semiconductor chip 2, which the first semiconductor chip 1 must have anyway and / or which can also be used for purposes other than addressing the second semiconductor chip 2.
  • the small size of the first semiconductor chip 1 enables the standard component containing the same to be very small and inexpensive to manufacture. This meets the need for components that are not larger and / or more expensive than is absolutely necessary for normal use (use in the fully developed and error-free system).
  • I chips 1 and its small size also make it possible for the emulator version of the component containing the first semiconductor chip to be very small and inexpensive to manufacture.
  • the emulator version of the component containing the first semiconductor chip is not even larger than the standard version.
  • the second semiconductor chip 2 placed on the first semiconductor chip 1 in this case has a smaller area than the first semiconductor chip 1 and does not project beyond it laterally, the area which the emulator version of the component has does not become larger than the area of the standard version.
  • the emulator version is not higher than the standard version either; the second semiconductor chip 2 (placed directly on the first semiconductor chip 1) is namely not, or at most insignificantly, higher than the loops of the bonding wires, by means of which the contact points 11 of the first semiconductor chip 1 with the input and / or output connections of the first semiconductor chip 1 or first semiconductor chip 1 and second semiconductor chip 2 containing component.
  • the emulator version of the component is further characterized in that the part to be emulated, namely the first semiconductor chip 1 of the same, has exactly the same structure as the semiconductor chip used in the standard version of the component; the emulator version and the standard version of the component behave completely identical under all circumstances down to the last detail.
  • connection between the first semiconductor chip 1 and the second semiconductor chip 2 is preferably a defined standard interface, with which all semiconductor chips are equipped, which could have a need to emulate the relevant semiconductor chip. Then the second semiconductor chip 2 can be combined with any first semiconductor chips and does not have to be newly developed for each semiconductor chip. i i
  • the already mentioned trace memory, which the second semiconductor chip 2 preferably contains, is designed in the example under consideration as a circular buffer and i
  • a second semiconductor chip 2 designed as described above and combinable with other semiconductor chips is not only for emu the first semiconductor chip 1 can be used. Additionally or alternatively, it can also perform any other functions, for example provide additional memory, an A / D converter, a cryptography unit and / or any other components for the first semiconductor chip 1.

Abstract

Der beschriebene Halbleiter-Chip zeichnet sich dadurch aus, dass ein Teil der Kontaktstellen zur Verbindung des Halbleiter-Chips mit anderen Komponenten eines den Halbleiter-Chip enthaltenden Systems zur Herstellung einer Verbindung mit einem auf den Halbleiter-Chip aufsetzbaren und diesen funktions- und/oder leistungsmässig erweiternden Halbleiter-Chip vorgesehen ist. Ein so ausgebildeter Halbleiter-Chip lässt sich nach alledem klein und billig realisieren und mit minimalem Aufwand und ohne Veränderung der Eigenschaften des diesen enthaltenden Systems um beliebige Module erweitern.

Description

Beschreibung
Halbleiter-Chip
Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem Oberbegriff des Patentanspruchs 1, d.h. einen Halbleiter-Chip mit Kontaktstellen zur Verbindung des Halbleiter-Chips mit anderen Komponenten eines den Halbleiter-Chip enthaltenden Systems .
Solche Halbleiter-Chips sind seit vielen Jahren in unzähligen Ausführungsformen bekannt.
Halbleiter-Chips weisen vor allem aufgrund der immer größer werdenden Komplexität und der immer höheren Geschwindigkeit, mit welcher diese arbeiten, das Problem auf, daß die Benutzer der Halbleiter-Chips, genauer gesagt die Benutzer der die
Halbleiteir-Chips enthaltende Bauteile häufi^g nicht mehr in der Lage sind,' die Ursachen für eine nicht ordnungsgemäße Funktion der Halbleiter-Chips und/oder der die Halbleiter- Chips enthaltenden Systeme zu erkennen und zu beheben.
Für besonders komplexe Halbleiter-Chips wie beispielweise Mikroprozessoren und MikroController wurden daher sogenannte Emulatoren entwickelt, mit Hilfe welcher sich während des normalen Betriebes des Halbleiter-Chips interne Zustände und Abläufe im Halbleiter-Chip (beispielsweise Registerinhalte, Speicherinhalte, und/oder über interne oder externe Leitungen oder Busse übertragene Adressen, Daten, Steuersignale etc.) beobachten und wunschgemäß verändern lassen.
Bei der Emulation eines Halbleiter-Chips wird dieser (das diesen enthaltende Bauteil) im allgemeinen aus dem diesen enthaltenden System entfernt und durch eine spezielle Schal- tung ersetzt, wobei diese spezielle Schaltung den zu testenden Halbleiter-Chip selbst (wenn der aus dem System entnommene Halbleiter-Chip in die spezielle Schaltung eingesetzt wird) oder eine besondere Ausführungsform des Halbleiter- Chips (eine sogenannte Bond-Out-Version, welche zusätzliche Anschlüsse zur Beobachtung interner Zustände oder Vorgänge aufweist) enthält.
Eine solche Emulation weist eine ganze Reihe von Nachteilen auf.
Einer der Nachteile besteht darin, daß das Entnehmen des Halbleiter-Chips aus dem System und das Ersetzen desselben durch eine wie auch immer geartete Schaltung entweder überhaupt nicht möglich ist (beispielsweise wenn der zu emulierende Halbleiter-Chip eingelötet oder schlecht zugänglich oder von einem Abschirmkäfig umgeben ist) , oder aber zumin- dest sehr aufwendig ist.
Ein weiterer Nachteil besteht darin, daß sich das System während der Emulation des zu emulierenden Halbleiter-Chips aufgrund der hierfür erforderlichen Veränderungen häufig nicht mehr exakt so wie im normalen Betrieb verhält. Dies hat zwei Ursachen: einerseits, weil der zu emulierende HalbleiJter-Chip durch eine spezielle Schaltung ersetzt wird, und andererseits, weil die spezielle Schaltung meistens nicht mehr den zu emulierenden Halbleiter-Chip selbst, sondern eine beson- dere Version (die bereits erwähnte Bond-Out-Version) des Halbleiter-Chips enthält.
Darüber hinaus sind die Entwicklung und Herstellung einer Bond-Out-Version von Halbleiter-Chips sehr aufwendig und teuer. Förner kommen Bond-Out-Versionen häufig erst später auf den Markt als die Standard-Versionen der Halbleiter- Chips .
Zur Vermeidung dieser Nachteile behilft man sich mittlerweile damit, daß man insbesondere komplexere Halbleiter-Chips standardmäßig mit einem sogenannten On Chip Debug Support (OCDS) ausstattet. Die Integration eines OCDS-Moduls in den Halb- leiter-Chip macht diesen jedoch erheblich größer und teurer als es ohne OCDS-Modul der Fall wäre und läuft dem Bestreben, Halbleiter-Chips immer noch kleiner und noch billiger herzustellen, entgegen. Dies ist besonders schmerzlich, weil Halbleiter-Chips mit OCDS-Modul im allgemeinen nicht ohne OCDS-Modul angeboten werden, und weil das OCDS-Modul eines Halbleiter-Chips allenfalls für die Systementwicklung, nicht aber für den normalen Betrieb des Halbleiter-Chips benötigt werden.
Diese Nachteile sind noch ausgeprägter, wenn man ein sogenanntes NEXUS-Modul in den zu Halbleiter-Chip integriert.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen Halbleiter-Chip zu entwickeln, der sich klein und billig realisieren und mit minimalem Aufwand und ohne Veränderung der Eigenschaften des den Halbleiter-Chip enthaltenden Systems emulieren läßt.
Diese Aufgabe wird erfindungsgemäß durch den in Patentanspruch 1 beanspruchten Halbleiter-Chip gelöst.
Der erfindungsgemäße Halbleiter-Chip zeichnet sich dadurch aus, daß ein Teil der Kontaktstellen zur Verbindung des Halb- leiter-Chips mit anderen Komponenten eines den Halbleiter- Chip enthaltenden Systems zur Herstellung einer Verbindung mit einem auf den Halbleiter-Chip aufsetzbaren und diesen funktions- und/oder leistungsmäßig erweiternden zweiten Halbleiter-Chip vorgesehen ist.
Integriert man in den zweiten Halbleiter-Chip die Komponenten, die für eine Emulation des ersten Halbleiter-Chips erforderlich sind, so kann aus einem nicht emulierbaren Halbleiter-Chip einfach durch Aufsetzen des zweiten Halbleiter- Chips ein emulierbarer Halbleiter-Chip gemacht werden. Dies eröffnet die Möglichkeit, daß der zu emulierende Halbleiter-Chip der emulierbaren Bauteil-Version genau der Halb- leiter-Clip ist, der auch in der nicht emulierbaren Standard- Version des Bauteils verwendet wird. Dadurch
- verringert sich der zur Entwicklung und Herstellung einer emulierbaren Bauteil-Version erforderliche Aufwand,' und
- kann gewährleistet werden, daß sich die emulierbare Bau- teil-Version und die nicht emulierbare Standard-Version des Bauteils unter allen Umständen exakt gleich verhalten.
Bei entsprechender Ausbildung des zweiten Halbleiter-Chips entfällt sogar die Notwendigkeit, den zu emulierenden Halb- leiter-Chip zum Emulieren aus dem diesen enthaltenden System zu entnehmen und durch eine spezielle Schaltung zu ersetzen.
Der beanspruchte Halbleiter-Chip läßt sich nach alledem klein und billig rea'lisieren und mit minimalem Aufwand und ohne Veränderung der Eigenschaften des den Halbleiter-Chip enthaltenden Systems emulieren.
Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen, der nachfolgenden Beschreibung und den Figuren entnehmbar.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Figuren näher beschrieben. Es zeigen
Figur 1 eine Draufsicht auf den nachfolgend näher beschriebenen ersten Halbleiter-Chip, und
Figur 2 eine perspektivische Ansicht des Zustandes, in wel- ehern der in Figur 1 gezeigte Halbleiter-Chip mit einem darauf aufgesetzten zweiten Halbleiter-Chip verbunden ist. Bei dem im folgenden beschriebenen Halbleiter-Chip handelt es sich um einen Mikroprozessor oder MikroController. Es sei jedoch bereits an dieser Stelle darauf hingewiesen, daß sich die nachfolgend erläuterten Besonderheiten des beschriebenen Halbleiter-Chips auch bei beliebigen anderen Halbleiter-Chips vorsehen lassen, bei denen ein Bedarf besteht, deren Funktionalität und/oder Leistungsfähigkeit bei Bedarf zu erweitern.
Der beschriebene Halbleiter-Chip zeichnet sich dadurch aus, daß ein Teil seiner Kontaktstellen zur Verbindung des Halbleiter-Chips mit anderen Komponenten eines den Halbleiter- Chip enthaltenden Systems zur Herstellung einer Verbindung mit einem auf den Halbleiter-Chip aufsetzbaren und diesen Funktions- und/oder leistungsmäßig erweiternden zweiten Halbleiter-Chip vorgesehen ist.
Figur 1 zeigt eine Draufsicht auf die Kontaktstellen des Halbleiter-Chips, genauer gesagt auf die mit den Kontakt- stellen versehene Seite des Halbleiter-Chips.
Wie aus der Figur 1 ersichtlich ist, weist der mit dem Bezugszeichen 1 bezeichnete Halbleiter-Chip eine Vielzahl von entlang des Randes des Halbleiter-Chips angeordneten Kontakt- stellen 11 und eine Vielzahl von im zentralen Bereich des Halbleiter-Chips angeordneten Kontaktstellen 12 auf.
Sowohl die Kontaktsteilen 11 als auch die Kontaktstellen 12 dienen zur Verbindung des Halbleiter-Chips mit anderen Kompo- nenten eines den Halbleiter-Chip enthaltenden Systems.
Die Kontaktstellen 11 werden mit den Ein- und/oder Ausgabeanschlüssen des den Halbleiter-Chip enthaltenden Bauteils verbunder.; es handelt sich um sogenannte Pads, die so be- schaffen sind, daß sie über Bond-Drähte mit den Ein- und/oder Ausgabeanschlüssen des den Halbleiter-Chip enthaltenden Bau- • teils verbunden werden können. Die Kontaktstellen 12 sind zur Herstellung einer Verbindung i mit einerii auf den Halbleiter-Chip aufsetzbaren zweiten Halbleiter-Chip vorgesehen; es handelt sich um Pads, die es ge- statten, daß der zweite Halbleiter-Chip, genauer gesagt zugeordnete Pads desselben unter Verwendung der sogenannten Flip-Chip-Technologie mit dem ersten Halbleiter-Chip iver- bunden werden.
Der Zustand, in welchem der zweite Halbleiter-Chip auf den ersten Halbleiter-Chip aufgesetzt und mit diesem über die Kontaktstellen 12 verbunden ist, ist in Figur 2 veranschaulicht; der zweite Halbleiter-Chip ist dabei mit dem Bezugszeichen 2 bezeichnet.
Wie aus der Figur 2 ersichtlich ist, ist der zweite Halbleiter-Chip 2 wesentlich kleiner als der erste Halbleiter-
I *
Chip 1, so daß nach dem Aufsetzen des zweiten Halbleiter- Chips 2 auf den ersten Halbleiter-Chip 1 die Kontaktelemente 11 des ersten Halbleiter-Chips 1 nicht bedeckt werden und frei zugänglich sind.
Die Kontaktstellen 11 des ersten Halbleiter-Chips werden, wie vorstehend bereits erwähnt wurde, über Bonddrähte mit den Ein- und/oder Ausgabeanschlüssen eines die Halbleiter-Chips enthaltenden Bauteils verbunden.
Der zweite Halbleiter-Chip 2 hat neben den Kontaktstellen, die er aufweisen muß, um mit dem ersten Halbleiter-Chip 1 verbunden zu werden, keine weiteren Kontaktstellen und muß nicht mit: den Ein- und/oder Ausgabeanschlüssen eines die Halbleitex-Chips enthaltenden Bauteils verbunden werden. Falls es notwendig ist, den zweiten Halbleiter-Chip 2 von außerhalb des die Halbleiter-Chips enthaltenden Bauteils anzusprechen, erfolgt dies über die Kontaktstellen 11 des ersten Halbleiter-Chips 1, den ersten Halbleiter-Chip 1 und die Kontaktstellen 12 des ersten Halbleiter-Chips 1. bie Kontaktstellen 11 des ersten Halbleiter-Chips 1 umfassen alle Anschlüsse, die notwendig sind, um sowohl den ersten Halbleiter-Chip 1 als auch den zweiten Halbleiter-Chip 2 w nsch- gemäß betreiben zu können.
Im betrachteten Beispiel ist der erste Halbleiter-Chip 1 der den Benutzer eigentlich interessierende Chip, beispielsweise, der Mikroprozessor oder den MikroController, den der Benutzer einsetzen will. Der zweite Halbleiter-Chip ist ein optionaler Zusatz, der zur Erweiterung der Funktionalität und/oder der Leistungsfähigkeit des ersten Halbleiter-Chips 1 dient. D.h., der erste Halbleiter-Chip 1 kann wahlweise alleine oder in Kombination mit dem zweiten Halbleiter-Chip verwendet werden.
Vorliegend enthält der zweite Halbleiter-Chip 2 Komponenten, die für eine Emulation des ersten Halbleiter-Chips 1 erforderlich oder hilfreich sind, beispielsweise
- eine im allgemeinen als Breakpoint-Logik oder Watchpoint- Logik bezeichnete Logik zur Einstellung und der Überwachung des Erreichens bestimmter Bedingungen (beispielsweise des Zugriffs auf eine bestimmte Adresse, des Lesens und/oder Schreibens und/oder der Verwendung bestimmter Daten, der Ausführung eines bestimmten Befehls, des Auftreten ieines bestimmten Steuersignals, etc.),
- einen sogenannten Trace-Speicher, in welchem fortlaufend interessierende Speicher- oder Registerinhalte, Daten, Adressen und/oder Steuersignale, die innerhalb eines defi- nierbaren Zeitfensters auftreten, gespeichert werden,
- eine Kompressioneinheit zur Komprimierung der in den Trace- Speicher einzuschreibenden und/oder der aus dem Trace- Speicher auszugebenden Daten, und/oder
zusätzliche Speicher, welche bei Bedarf im ersten Halbleiter-Chip enthaltene Festspeicher (ROMs) oder Speicher, deren Inhalt nur aufwendig zu verändern ist (Flash-Speicher, EPROMS, EEPROMS, etc.), ersetzen können.
Der Aufbau und der Inhalt der Halbleiter-Chips gestatten es, unter Verwendung von ein und dem selben Halbleiter-Chip
(unter Verwendung des den Benutzer eigentlich interessierenden ersten Halbleiter-Chips 1) zwei verschiedene Bauteil- Versionen herzustellen, nämlich
- eine "nur" den ersten Halbleiter-Chip 1 enthaltende, also nicht emulierbare Standard-Version, und
- eine den ersten Halbleiter-Chip 1 und den zweiten Halbleiter-Chip 2 enthaltende, also emulierbare Emulator- Version.
Dadurch, :daß der erste Halbleiter-Chip 1 aufgrund der Kombi- nierbarkέit mit dem zweiten Halbleiter-Chip 2 keine ein Debuggen oder "Emulieren des ersten Halbleiter-Chips 1 er- möglichende Komponenten aufweisen muß, kann er sehr klein hergestellt werden. Daß der erste Halbleiter-Chip 1 zusätzliche Kontaktstellen 11 zur Steuerung des zweiten Halbleiter- Chips 2, zum Einschreiben von Daten in den zweiten Halbleiter-Chip 2, und/oder zum Auslesen von Daten aus dem zweiten Halbleiter-Chip 2 aufweisen muß, macht den ersten Halbleiter-Chip 1 nicht oder nur unwesentlich größer und teurer als er ohne diese Anschlüsse wäre. Hierfür müssen nämlich nur einige wenige zusätzliche Anschlüsse vorgesehen werden, beispielsweise eine JTAG-Schnittstelle, wie sie teil- weise auch zum Ansprechen von OCDS-Modulen verwendet wird, oder eine (vorzugsweise schmale) NEXUS-Schnittstelle. Unter Umständen kann zum Ansprechen des zweiten Halbleiter-Chips 2 sogar eiiie Schnittstelle verwendet werden, die der erste Halbleiter-Chip 1 ohnehin aufweisen muß und/oder die auch für andere Zwecke als zum Ansprechen des zweiten Halbleiter-Chips 2 verwendbar ist oder verwendet wird. Die geringe Größe des ersten Halbleiter-Chips 1 ermöglicht es, daß auch das diesen enthaltenden Standard-Bauteil sehr klein und billig herstellbar ist. Damit wird dem Bedürfnis nach Bauteilen entsprochen, die nicht größer und/oder teurer sind, als es für den normalen Einsatz (den Einsatz im fertig entwickeiten und fehlerfrei arbeitenden System) unbedingt erforderlich ist.
Der vorstehend beschriebene Aufbau des ersten Halbleiter-
I Chips 1 und dessen geringe Größe ermöglichen es ferner, daß auch die Emulator-Version des den ersten Halbleiter-Chip enthaltenden Bauteils sehr klein und billig herstellbar ist.
Die Emulator-Version des den ersten Halbleiter-Chip enthal- tenden Bauteils ist nicht einmal größer als die Standard- Version.
Da der in diesem Fall auf den ersten Halbleiter-Chip 1 aufgesetzte j zweite Halbleiter-Chip 2 eine kleinere Fläche hat als der άrste Halbleiter-Chip 1 und diesen seitlich nicht überragtj wird die Fläche, die die Emulator-Version des Bauteils aufweist, nicht größer als die Fläche der Standard- Version.
I Die Emulator-Version ist aber auch nicht höher als die Standard-Version; der (direkt auf den ersten Halbleiter Chip 1 aufgesetzte) zweite Halbleiter-Chip 2 ist nämlich nicht oder allenfalls unwesentlich höher als die Schlingen der Bonddrähte, mittels welcher die Kontaktstellen 11 des ersten Halbleiter-Chips 1 mit den Ein- und/oder Ausgabeanschlüssen des den ersten Halbleiter-Chip 1 oder ersten Halbleiter-Chip 1 und zweiten Halbleiter-Chip 2 enthaltenden Bauteils verbunden werden.
Damit kar.n für die Standard-Version und für die Emulator- Version des den ersten Halbleiter-Chip 1 enthaltenden Bauteils das selbe Gehäuse verwendet werden. Die Emulator-Version des Bauteils zeichnet sich ferner dadurch ausi, daß der zu emulierende Teil desselben, nämlich der erste Halbleiter-Chip 1 desselben exakt den Aufbau aufweist wie der in der Standard-Version des Bauteils eingesetzte Halbleiter-Chip; die Emulator-Version und die Standard- Version des Bauteils verhalten sich dadurch unter allen Umständen bis ins letzte Detail vollkommen identisch.
Die Verbindung zwischen den ersten Halbleiter-Chip 1 und zweiten Halbleiter-Chip 2 erfolgt vorzugsweise eine definierte Standard-Schnittstelle, mit der alle Halbleiter-Chips ausgestattet werden, bei denen ein Bedarf bestehen könnte, den betreffenden Halbleiter-Chip zu emulieren. Dann kann der zweite Halbleiter-Chip 2 mit beliebigen ersten Halbleiter- Chips kombiniert werden und muß nicht für jeden Halbleiter- Chip neu entwickelt werden. i i Der bereits erwähnte Trace-Speicher, den der zweite Halb- leiter-Chip 2 vorzugsweise enthält, ist im betrachteten Beispiel als zirkulärer Puffer ausgebildet und i
- zeichnet permanent vorzugsweise (beispielsweise unter Verwendung eines Multiplexers) auswählbare Daten, Adressen, und/oder Steuersignale auf,
- unterbricht (vorzugsweise mit einem einstellbaren Nachlauf) die Aufzeichnung bei Erreichen eines eingestellten Break- points oder Watchpoints, und
- ist bei Bedarf seriell über die bereits erwähnte JTAG- Schnittstelle oder die ebenfalls bereits erwähnte NEXUS- Schnittstelle oder eine sonstige Schnittstelle auslesbar.
Wie vorstehend bereits erwähnt wurde, ist ein wie vorstehend beschrieben ausgebildeter und mit anderen Halbleiter-Chips kombinierbarer zweiter Halbleiter-Chip 2 nicht nur zum Emu- lieren des ersten Halbleiter-Chips 1 verwendbar. Er kann zusätzlich oder alternativ auch beliebige andere Funktionen erfüllen, beispielsweise zusätzlichen Speicher, einen A/D- Wandler, , eine Kryptographie-Einheit und/oder beliebige andere Komponenten für den ersten Halbleiter-Chip 1 zur Verfügung stellen.
Bezugs zeichenliste
1 erster Halbleiter-Chip
2 zweiter Halbleiter-Chip 11, 12 Kontaktstellen von 1

Claims

Patentansprüche
1. Halbleiter-Chip mit Kontaktstellen (11, 12) zur Verbindung desi Halbleiter-Chips (1) mit anderen Komponenten eines den Halbleiter-Chip enthaltenden Systems, d a d u r c h g e k e n n z e i c h n e t, daß ein Teil der Kontaktstellen (12) zur Herstellung einer Verbindung mit einem auf den Halbleiter-Chip (1) aufsetzbaren und diesen funktions- und/oder leistungsmäßig erweiternden zweiten Halbleiter-Chip (2) vorgesehen ist.
2. Halbleiter-Chip nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Halbleiter-Chip (2) Komponenten enthält, die für eine Emulierung des ersten Halbleiter-Chips erforderlich oder hilfreich sind.
I
3. Halbleiter-Chip nach Anspruch 1 oder 2, d a d u r c h' g e k e n n z e i c h n e t, daß die Steuerung des zweiten Halbleiter-Chips (2), das Einschreiben von Daten in den zweiten Halbleiter-Chip (2), und das Auslesen von Daten aus dem zweiten Halbleiter-Chip (2) über Kontaktstellen (11) des ersten Halbleiter-Chips (1) erfolgt, über welche dieser mit Ein- und/oder Ausgabeanschlüs- sen eines den ersten Halbleiter-Chip enthaltenden Bauteils verbunden ist.
4. Halbleiter-Chip nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerung des zweiten Halbleiter-Chips (2), das Einschreiben von Daten in den zweiten Halbleiter-Chip (2), und das Auslesen von Daten aus dem zweiten Halbleiter-Chip (2) über eine auch für andere Zwecke benutzbare JTAG-Schnitt- stelle erfolgt.
5. Halbleiter-Chip nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die Steuerung des zweiten Halbleiter-Chips (2), das -Einschreiben von Daten in den zweiten Halbleiter-Chip (2), und das Auslesen von Daten aus dem zweiten Halbleiter-Chip (2) über eine NEXUS-Schnittstelle erfolgt. j
6. Halbleiter-Chip nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Halbleiter-Chip (2) außer den Kontaktstellen, über welche er mit dem ersten Halbleiter-Chip (1) verbunden ist, keine weiteren Kontaktstellen aufweist.
7. Halbleiter-Chip nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Halbleiter-Chip (2) eine kleinere Fläche auf- weist als der erste Halbleiter-Chip (1) .
8. Halbleiter-Chip nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
I daß der zweite Halbleiter-Chip (2) unter Verwendung der Flip- Chip-Technik auf den ersten Halbleiter-Chip (1) montiert wird. '
9. Halbleiter-Chip nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, ( daß der erste Halbleiter-Chip (1) sowohl mit als auch ohne den zweiten Halbleiter-Chip (2) betreibbar ist.
10. Halbleiter-Chip nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß für ein Bauteil, das nur den ersten Halbleiter-Chip (1) enthält, und für ein Bauteil, das sowohl den ersten Halbleiter-Chip (1) als auch den zweiten Halbleiter-Chip (2) enthält, ι das selbe Gehäuse verwendet wird.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003099414A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体集積回路
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9542352B2 (en) * 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8359187B2 (en) * 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US20080082763A1 (en) * 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US20080028136A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8055833B2 (en) * 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8327104B2 (en) * 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8077535B2 (en) * 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8244971B2 (en) * 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7609567B2 (en) * 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
WO2007002324A2 (en) * 2005-06-24 2007-01-04 Metaram, Inc. An integrated memory core and memory interface circuit
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US20080028137A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US7724589B2 (en) * 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8209479B2 (en) * 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US20100117242A1 (en) * 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits
US7827336B2 (en) * 2008-11-10 2010-11-02 Freescale Semiconductor, Inc. Technique for interconnecting integrated circuits
EP2441007A1 (de) * 2009-06-09 2012-04-18 Google, Inc. Programmierung von dimm-abschlusswiderstandswerten
US9170974B2 (en) 2013-02-25 2015-10-27 Freescale Semiconductor, Inc. Methods and systems for interconnecting host and expansion devices within system-in-package (SiP) solutions
US9176916B2 (en) 2013-02-25 2015-11-03 Freescale Semiconductor, Inc. Methods and systems for address mapping between host and expansion devices within system-in-package (SiP) solutions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025455A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd チップオンチップの半導体装置
EP0486829A2 (de) * 1990-10-22 1992-05-27 Seiko Epson Corporation Halbleiteranordnung und Verpackungssystem für Halbleiteranordnung
EP0766311A2 (de) * 1995-09-28 1997-04-02 Matsushita Electric Industrial Co., Ltd. Chip-auf-Chip-Montage
US5767009A (en) * 1995-04-24 1998-06-16 Matsushita Electric Industrial Co., Ltd. Structure of chip on chip mounting preventing from crosstalk noise
EP0905779A2 (de) * 1997-09-30 1999-03-31 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Emulationsschaltkreisanordnung sowie Anordnung mit zwei integrierten Schaltkreisen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285107A (en) * 1989-04-20 1994-02-08 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5994774A (en) * 1997-10-30 1999-11-30 Stmicroelectronics, Inc. Surface mountable integrated circuit package with detachable module and interposer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025455A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd チップオンチップの半導体装置
EP0486829A2 (de) * 1990-10-22 1992-05-27 Seiko Epson Corporation Halbleiteranordnung und Verpackungssystem für Halbleiteranordnung
US5767009A (en) * 1995-04-24 1998-06-16 Matsushita Electric Industrial Co., Ltd. Structure of chip on chip mounting preventing from crosstalk noise
EP0766311A2 (de) * 1995-09-28 1997-04-02 Matsushita Electric Industrial Co., Ltd. Chip-auf-Chip-Montage
EP0905779A2 (de) * 1997-09-30 1999-03-31 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Emulationsschaltkreisanordnung sowie Anordnung mit zwei integrierten Schaltkreisen

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 014, no. 142 (E-0904), 16. März 1990 (1990-03-16) & JP 02 005455 A (HITACHI LTD), 10. Januar 1990 (1990-01-10) *
SCHMITT W: "NEXUS - Debug-Konzept der Zukunft? Universelle Emulations- und Kalibrierschnittstelle f}r Mikrocontroller" ELEKTRONIK, FRANZIS VERLAG GMBH. M]NCHEN, DE, Bd. 48, Nr. 17, 24. August 1999 (1999-08-24), Seiten 52-59, XP000931028 ISSN: 0013-5658 *

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Publication number Publication date
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DE50112868D1 (de) 2007-09-27
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