WO2006080063A1 - 半導体装置、アドレス割り付け方法及びベリファイ方法 - Google Patents

半導体装置、アドレス割り付け方法及びベリファイ方法 Download PDF

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WO2006080063A1
WO2006080063A1 PCT/JP2005/001083 JP2005001083W WO2006080063A1 WO 2006080063 A1 WO2006080063 A1 WO 2006080063A1 JP 2005001083 W JP2005001083 W JP 2005001083W WO 2006080063 A1 WO2006080063 A1 WO 2006080063A1
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WO
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cell
program
semiconductor device
data
circuit
Prior art date
Application number
PCT/JP2005/001083
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English (en)
French (fr)
Inventor
Shozo Kawabata
Kenji Shibata
Takaaki Furuyama
Satoru Kawamoto
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Spansion Llc
Spansion Japan Limited
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a nonvolatile memory.
  • the present invention relates to a technique for controlling the operation of a semiconductor device using CAM (Contents Addressable Memory) data.
  • CAM Content Addressable Memory
  • CAM data written in a CAM cell having the same configuration as that of a normal memory cell is read at power-on or hardware reset and stored in a volatile storage unit (latch circuit) such as SRAM (Static Random Access Memory). It is desirable to be transferred. As a result, the speed of ordinary nonvolatile memory cells during read access is not delayed by CAM data reading.
  • a volatile storage unit such as SRAM (Static Random Access Memory).
  • Patent Document 1 discloses a verify circuit for programming a normal memory cell.
  • pre-lead On the semiconductor device side, before actual programming, data of a plurality of memory cells connected to a word line to be programmed is read once. This is called pre-lead.
  • the pre-read data and the data input from iZ ⁇ are compared, and in the erase state (information "1" is stored), set to program by I / O ("0" is input)
  • the program is executed only on the specified memory cell.
  • the CAM cell is programmed in the same manner as a normal memory cell.
  • two interface methods are used, which are different from the normal memory cell programming interface described above.
  • the CAM cell program interface that sets the CAM cell to be programmed and the CAM cell to be input from the I / O corresponding to the information “1” “0” is called interface 1 (see Patent Document 2).
  • interface 1 the user inputs information "1" "0" from each I / O.
  • “1” indicates a memory cell set to a program
  • “0” indicates a memory cell set to “Nothing” or “No program”.
  • interface 2 In the case of programming to the CAM cell, there is also a method in which only the CAM cell to be programmed is specified by the command input in the interface 1 method. This method is called interface 2. In the case of interface 2, by specifying the address of the CAM cell, the specified CAM cell means the memory cell set in the program.
  • Patent Document 1 Japanese Patent Publication No. 6-76586
  • Patent Document 2 Japanese Patent Publication No. 10-106275 Disclosure of the Invention Problems to be Solved by the Invention
  • the CAM cell is provided with a user block for a user to rewrite information and a factory block for a vendor maker to write information in advance.
  • a user block for a user to rewrite information
  • a factory block for a vendor maker to write information in advance.
  • Disturbance is a phenomenon in which memory cells connected to the same word line or bit line are electrically affected when programming the target memory cell, resulting in charge loss or charge gain in the memory cell.
  • a second problem is that after the CAM cell is programmed, verification cannot be performed correctly. This will be described in detail below.
  • a problem occurs when an array configuration has a plurality of CAM cells connected on the same word line and a verify operation is simultaneously performed on a plurality of CAM cells on the same word line.
  • FIG. 1 (A) shows the program state of a plurality of CAM cells arranged on the same word line.
  • the CAM cell “1” shown in Fig. 1 (A) is an erase cell, indicating that it has not been programmed.
  • a CAM cell of “0” is a programmed cell, indicating that it has already been programmed.
  • the semiconductor device reads data from each CAM cell on the word line by the pre-read described above, compares the pre-read data with the data input from the I / O, and stores the erase state (information "1" is stored). To program with IZ ⁇ ("1" is entered) The program is executed only on the set memory cell. Here, as shown in Fig. 1 (C), the program is executed in the rightmost CAM cell on the grid line.
  • the interface 2 designation method described above is a method of designating only a CAM cell to be programmed by command input, an expected value corresponding to a CAM cell that has not been programmed on the same word line is generated. Cannot be verified.
  • the present invention has been made in view of the above circumstances, and in a semiconductor device including a CAM cell, a semiconductor device, an address allocation method, and a verify that can normally perform data rewriting and verification. It aims to provide a method.
  • a semiconductor device of the present invention has a cell array that stores operation setting information of the semiconductor device, and a control unit that controls reading and writing of the cell array, and the control unit includes: And a configuration in which a different row address is assigned to each function of the operation setting information. Since a different row address is assigned to each function of the operation setting information, stress (gate disturb) is not applied to the cell array of unselected functions during programming.
  • control unit may assign a different column address for each function of the operation setting information. Since a different column address is assigned to each function of the operation setting information, stress (drain disturb) is not applied to the cell array of the function not selected.
  • control unit may allocate consecutive column addresses to a plurality of different functions of the operation setting information. Since consecutive column addresses are assigned to multiple different functions, data is read continuously and read time Can be shortened.
  • control unit may assign the operation setting information to a plurality of columns selected by the row address.
  • control unit may assign the operation setting information to all I / Os in an arbitrary column selected by the row address.
  • the read time can be shortened by minimizing the number of read cycles.
  • the above semiconductor device has a configuration in which the wiring pattern of the local bit line is cut between the memory cells having different row addresses. Since the local bit line wiring pattern is cut between memory cells with different row addresses, data can be read by switching column addresses while the word lines are selected simultaneously between memory cells with different functions. Can do.
  • the memory cells having different row addresses may each have a switch for switching connection with a bit line provided for a column. Data can be read by switching column addresses while the word lines are selected simultaneously between memory cells with different functions.
  • the cell array includes a plurality of memory cells for each column, and the plurality of memory cells in which the operation setting information is not stored are provided to correspond to the columns. It should be separated. Therefore, when programming, it is selected at a low level and does not stress the functional cell array.
  • control unit may select all the word lines on the cell array and read the data by continuously switching the column address. Data can be read only by switching the column address without switching the word line, and the read time can be shortened.
  • control unit may include a conversion table for converting a designated memory cell number into an address of the corresponding memory cell. Since it can be converted to the address of the specified cell, the desired cell can be programmed.
  • the present invention is a method of assigning addresses to a cell array that stores operation setting information of a semiconductor device, and assigns a different row address to each function of the operation setting information. A different row address is assigned for each function of the operation setting information. Do not stress the cell array, which is not functioning. It is also possible to erase by function.
  • a different column address may be assigned for each function of the operation setting information.
  • Data can be read at different column addresses for each function of the operation setting information.
  • continuous column addresses may be assigned to a plurality of different functions of the operation setting information. It becomes easier to read the operation setting information of multiple different functions.
  • all word lines on the cell array may be selected, and data may be read by continuously switching the column addresses. Therefore, the operation setting information can be read only by switching the column address without switching the word line.
  • the present invention relates to a cell array that stores operation setting information of a semiconductor device, a write circuit that simultaneously programs a plurality of cells of the cell array, and a program of a cell that is actually programmed among the plurality of cells. It has a configuration with a verify circuit that verifies only the results. As described above, the present invention can verify only the program result of the cell that is actually programmed.
  • the verify circuit compares a plurality of expected value data obtained when the program is normally performed with data read from the cell or the sense amplifier after the program.
  • a comparison circuit and a control means for performing a control for passing the comparison result of the comparison circuit assigned to the cell that has not been programmed in a pseudo manner. In this way, control is performed so that the comparison results of the comparison circuits assigned to the cells that have been programmed are assigned to the cells in a pseudo manner, so that the program results of the programmed cells are reflected in the verification. Can be made.
  • the control means determines a cell that is specified in the program by an external input and is an erase bit before the program, and instructs the control means. To generate expected value data obtained when the cell is programmed and output the expected value data to the comparison circuit allocated to the cell. It is good to have further. As described above, the actually programmed cell is determined and the expected value data is output to the comparison circuit assigned to the cell, so that the program result of the programmed cell can be accurately determined.
  • a cell array that stores operation setting information of the semiconductor device, a write circuit that simultaneously programs the plurality of cells of the cell array, and storage data of the plurality of cells before the programming are stored.
  • the volatile memory circuit and a cell in which the program is not performed among the plurality of sensors are verified using the stored data as they are, and the program is normally performed in the cell in which the program is actually performed. It is desirable to have a verify circuit that verifies the program result using the expected value data obtained when it is performed.
  • the present invention performs verification using stored data as it is for a cell that has not been programmed, and the expectation obtained when the program is correctly performed for a cell that has actually been programmed. Since the program result is verified using the value data, the program result of the programmed cell can be verified accurately.
  • the verify circuit compares a plurality of expected value data obtained when the program is normally performed with data read from the cell or the sense amplifier after the program.
  • a comparison circuit and a cell that is actually programmed are determined, and the comparison circuit assigned to the cell is verified using the expected value data obtained when the program is normally performed.
  • a control means The actual programmed cells can be determined and the programmed results of the programmed cells can be verified accurately.
  • control means stores the data in the volatile memory circuit corresponding to the cell specified in the program by an external input and which was the erase bit before the program.
  • the expected value data may be changed to expected value data when programmed and output to the comparison circuit.
  • the actual programmed cell can be determined and the programmed result of the programmed cell can be verified accurately.
  • control means externally inputs an instruction signal indicating whether or not to set a program target for each of the plurality of cells to the program target. It is good to determine whether the set cell is an erase bit cell and determine the cell that is actually programmed.
  • the cell to be programmed can be set by an external instruction signal and the specified cell can be programmed.
  • the control means decodes externally input address information to determine a cell set as a program target, and the cell set as the program target is an erase bit. It is better to determine whether or not the cell is actually programmed by determining whether it is a current cell.
  • the specified cell can be programmed by setting the cell to be programmed based on the address information input from the outside.
  • control means may switch an interface for designating the cell to be programmed in accordance with a mode switching signal input from the outside.
  • the specification of the cell to be programmed corresponding to multiple interfaces can be accepted.
  • the verify circuit is shared by verify after programming to the cell array storing the operation setting information and verify after programming to the normal cell array storing normal data. Good. Since the verify circuit can be shared, the circuit can be miniaturized.
  • the comparison circuit receives a mode signal for switching to a program for a cell array that stores the operation setting information, and receives the expected value data and data read from the cell or sense amplifier. Let's do a comparison.
  • the comparator circuit can be operated only during verification.
  • the comparison circuit when programming the cell array for storing the operation setting information, performs a comparison operation using the output of the volatile memory circuit, and stores normal data.
  • the comparison operation of the comparison circuit when programming the normal cell array, it is preferable to perform the comparison operation of the comparison circuit using the output of the expected value holding circuit that holds the expected value data obtained when the cell is programmed. It is possible to control verification differently when programming to the cell array that stores the operation setting information and when programming to the normal cell array.
  • the present invention is a method of verifying a cell array for storing operation setting information of a semiconductor device, and a plurality of cells in the cell array are programmed for a cell that is actually programmed. Only program results are verified. As described above, the present invention can verify only the program result of the cell in which the program is actually performed.
  • the present invention provides a method for verifying a cell array for storing operation setting information of a semiconductor device.
  • an unprogrammed cell includes a cell before the program of the cell. Verification is performed using the data as it is, and the program result is verified using the expected value data obtained when the program is normally performed on the cell where the program is actually performed.
  • the present invention is obtained when the stored data is used as it is for the cell that has not been programmed, and the cell that has been programmed is normally programmed. Since the program result is verified using the expected value data, the program result of the programmed cell can be verified accurately.
  • data rewriting and verification can be normally performed in a semiconductor device including a cell array for storing operation setting information.
  • FIG. 1 is a diagram for explaining a conventional problem.
  • FIG. 2 is a diagram showing a configuration of a semiconductor device of the present invention.
  • FIG. 3 is a diagram illustrating an example of a bitmap of a CAM cell array.
  • FIG. 4 is a diagram showing an example of a bitmap of a CAM cell array.
  • FIG. 5 is a diagram showing a correspondence relationship between WP bit numbers and addresses.
  • FIG. 6 is a diagram illustrating conversion of a WP bit address into an address of a CAM cell array.
  • FIG. 7 is a diagram showing a configuration of memory cells of a CAM cell array and a normal cell array.
  • FIG. 8 is a diagram showing a configuration of memory cells of a CAM cell array and a normal cell array.
  • FIG. 9 is a diagram showing a configuration of a logic circuit that converts a WP address into a CAM column address.
  • FIG. 10 is a diagram showing a configuration of a logic circuit that DQ converts a WP address.
  • FIG. 11 is a diagram showing a configuration of a cell array and a verify circuit.
  • FIG. 12 is a diagram showing a configuration of a WP bit select circuit.
  • FIG. 13 is a flowchart showing an operation procedure in the I / O mode of the verify circuit of FIG.
  • FIG. 14 is a diagram for explaining the procedure in the I / O mode of the verify circuit.
  • FIG. 15 is a flowchart showing an operation procedure in the address mode of the verify circuit.
  • FIG. 16 is a diagram for explaining the procedure in the address mode of the verify circuit.
  • FIG. 17 is a diagram showing a detailed configuration of a verify circuit.
  • FIG. 18 is a diagram showing a configuration of a cell array and a verify circuit.
  • FIG. 19 shows a structure of a WP bit select circuit.
  • FIG. 20 is a flowchart showing the operation procedure of the verify circuit in the IZO mode.
  • FIG. 21 is a diagram for explaining the procedure of the verify circuit in the IZO mode.
  • FIG. 22 is a flowchart showing an operation procedure in the address mode of the verify circuit.
  • FIG. 23 is a diagram for explaining the procedure in the address mode of the verify circuit.
  • FIG. 24 is a diagram showing a detailed configuration of a verify circuit.
  • the semiconductor device 1 of the present embodiment includes a normal cell array 3 that stores normal data and a CAM cell array 4 that stores CAM data as a cell array unit 2.
  • the CAM cell array 4 has a configuration in which memory cells are arranged in a plurality of rows and columns in the same manner as the normal cell array 3.
  • the CAM cell array 4 stores operation setting information (so-called CAM data) of the semiconductor device 1. For example, write protect information for the normal cell array 3, internal voltage adjustment information for the semiconductor device 1, internal timing adjustment information, operation mode switching information, memory cell redundancy bit information, and the like are stored. Peripheral circuits are provided for writing, reading and erasing data in these cell arrays. As shown in Fig.
  • the peripheral circuit includes a row decoder 5, a column decoder 6, a command register 7, a controller 8, a program voltage generation circuit 9, a sense amplifier 10, a volatile memory unit 11, a decision circuit 12, and a verify circuit. 13, a data input / output circuit 14 and the like are provided.
  • the row decoder 5 selectively drives a plurality of word lines WL based on the respective addresses at the time of data writing, erasing and reading, and the word line driver (not shown) has A required voltage is supplied from the program voltage generation circuit 9.
  • the column decoder 6 selects ⁇ 1J of the cell array, that is, a global bit line or a local bit line, based on an externally input address.
  • the command register 7 decodes an external command into an internal control signal.
  • the controller (control unit) 8 controls the internal operation corresponding to the command.
  • the controller 8 is composed of, for example, a micro-port processor, and controls the program voltage generation circuit 9, the determination circuit 12, the verification circuit 13 and the like according to the internal control signal.
  • the CAM data stored in the CAM cell array 4 is transferred to and stored in the volatile memory unit 11 when the semiconductor device 1 is powered on or hardware is reset.
  • the read operation is not delayed by the reading of the CAM data when the normal cell array 3 is read-accessed. Note that this read operation time leads to an increase in startup time, so it is desirable to transfer CAM data in a short time.
  • the data input / output circuit 14 includes an I / O terminal for inputting a program instruction from the outside and outputting the read data. Further, the data input / output circuit 14 performs writing (programming) and reading (reading) of data into the normal cell array 3 and the CAM cell array 4.
  • Figure 3 shows a bitmap that shows the allocation of CAM data to the CAM cell array 4.
  • the CAM cell array 4 is divided into functional blocks of user blocks and factory blocks. Data is erased in units of this functional block.
  • the user block is an area in which a write protect bit (hereinafter also referred to as WP bit) that can be rewritten by the user is written.
  • the write protect bit is a bit for controlling a program or erase to the memory cell, and an arbitrary number of sectors (hereinafter, this unit is a sector). Set as a unit).
  • the WP bit is preferably allocated to all I / Os of DQ0—DQ15, one word line (one row address), and the local bit line (LBL) Four lines per 11 / O, that is, four column addresses (LBL0 to 1), and global bit lines (GBL) are allocated to one line (GBL0) per I / O.
  • allocating the WP bit to all I / Os of DQ0 and DQ15 means that data is allocated to all memory cells in any column selected by the row address.
  • the number of WP bits is an IZ 0 number and cannot be divided by an integer, it can be dealt with by assigning the column with priority on I / O assignment or assigning I / O with priority on column assignment. For example, if the number of WP bits is 60 and the number of I / Os is 16, the method of assigning columns with an emphasis on IZ 0 assignment corresponds to WP bits 60, 61, 62, 63 of the last column address (000011).
  • I / O (DQ) cannot be assigned ⁇ or IZO (DQ) corresponding to WP bits 0, 1, 2, and 3 of the first column address (000000) is shifted and assigned.
  • I / O (DQ) corresponding to WP bits 15, 31, 47, 63 is skipped for allocation.
  • the user block is composed of 64 bits from WP bits 0 to 63, and bits are allocated according to the correspondence (conversion table) shown in FIG. 5 and the conversion (conversion table) shown in FIG. That is, as shown in FIGS. 5 and 6, each WP bit 0-63 corresponds to the address A17-A20 of the DQ terminal which is I / O and the addresses A21 and A22 which are column addresses.
  • the factory block is a functional block that is rewritten by the vendor manufacturer and cannot be rewritten by the user. In this functional block, redundant data, internal voltage trimming data, internal timing trimming data, and the like are written.
  • TR0 15 16 bits for trimming (trimming)
  • 32 bits for REDSECA REDSECD for sector redundancy to store one defect relief address in 8 bits
  • It consists of 128 bits of REDCOL (OO) — REDCOU7-1) for column redundancy that stores one defect relief address in 8 bits.
  • Factory blocks are also assigned to all of DQ0 and DQ15 as shown in Fig. 3.
  • One word line and 11 localo bit lines (LBL) per ll / O ie, 11 column addresses (LBL4 — Equivalent to 14)
  • Factory block global bit line (GBU is 1 ⁇ ) Three (GBL1-3) are allocated per hit.
  • the factory block may be composed of 64 bits as well as the user block, and it may be allocated to all of DQ0 to DQ15.
  • FIG. 7A shows a detailed configuration of the CAM cell array 4, and FIG. 7B shows a detailed configuration of the normal cell array 3.
  • the CAM cell array 4 shown in FIG. 7 (A) has independent word lines in the factory block and the user block so that the memory block gate memory disturbance is not caused by rewriting the user block. In other words, the factory block and user block are assigned to different row addresses.
  • the row decoder 5 shown in FIG. 2 applies the CAM data for each functional block to different row addresses based on the address inputted from the outside.
  • FIG. 7A shows the word line WL0 allocated to the WP bit included in the user block and the word line WL1 allocated to the factory bit included in the factory block.
  • the number of allocated word lines is set to a minimum. This is because data can be erased in batches in units of functional blocks.
  • Gate disturb is a phenomenon in which a high voltage during programming is applied to the gate of a non-selected memory cell and connected to the same word line as the memory cell to be programmed, causing a charge gain. Due to this phenomenon, the data of the non-selected memory cell changes from “1 (low threshold)” to “0 (high threshold)” due to the charge gain.
  • the column decoder 6 assigns CAM data for each functional block to a different column address based on an address input from the outside. Also, the factory block and user block assign addresses so that the column addresses are continuous.
  • bit line isolation refers to both physical and electrical isolation of local bit lines and global bit lines.
  • the drain disturb is the memory cell to be programmed. This is a phenomenon in which a high voltage during programming is applied to the drains of unselected memory cells connected to the same bit line, causing charge loss. This phenomenon causes the data in the unselected memory cells to change from “0 (high threshold)” to “1 (low threshold)” due to charge loss.
  • the same column address is set between functional blocks so that all CAM data can be read by simply switching the column address. Keep column addresses in the functional block. Then, the time for switching the word lines can be saved, and CAM data can be transferred from the CAM cell array 4 to the volatile memory unit 11 in a short time. In that case, when multiple word lines are selected at the same time, the bit line to which the unnecessary cell data is connected is disconnected so that the cell data required for the same bit line and the unnecessary cell data are not selected redundantly.
  • the local bit line (LBL) wiring pattern between the user block and the factory block Do not connect the disconnected local bit line (LBL) to the global bit line (for example, do not provide a contact via).
  • the user block and factory block are separated by the concept of sector, and as shown in Fig. 7 (A), the user block and factory block are electrically separated by having a column switch connected to the global bit line.
  • FIG. 9 shows a configuration of a conversion circuit that converts an address signal for program / erase operation into a column address signal for each bank.
  • This conversion circuit is provided in the column decoder 6 and switches the CAM program mode signal (CAMPGM) between the active state and the inactive state, so that the column address of the normal cell array 3 and the column address of the CAM cell array 4 are switched. And can be switched.
  • CAMPGM CAM program mode signal
  • the configuration of the conversion circuit includes an OR gate 121 for inputting an address signal WA (O) or WA (1) for program / erase operation and a CAMPGM signal, an inverted output of the CAMPGM signal, and an address signal WA ( 21) or WA (22) is input to each of the R gate 123, the output of the OR gates 121 and 123 is input to the NAND gate 124, and the output of the NAND gate 124 is inverted. .
  • the output of the inverter 125 becomes column addresses AA (0) and AA (1).
  • the address signal WA (1) / WA (0) signal is directly used as the column address signal AA (1) / AA (0).
  • the RAMP 131 for inputting the CAMPGM signal and each address signal WA (2), WA (3), WA (4), WA (5), the inverted output of the CAMPGM signal, R gate 133 for inputting power supply voltage VCC, NAND gate 1 34 for inputting outputs of OR gates 131 and 133, and inverter 135 for determining the output of NAND gate 134 are provided.
  • the output of inverter 135 is output as column address AA (2), AA (3), AA (4), AA (5)
  • FIG. 10 shows a conversion circuit for DQ converting the address signal for program / erase.
  • This conversion circuit is provided as a switch in the data input / output circuit 14, and the conversion circuit for generating DQ0 is a NOR gate 142 for inputting the address signals WA (20), (19), (18), (17). And a NAND gate 143 that inputs the CAMPGM signal and the output of the NOR gate 142, and an inverter 144 that inverts the output of the NA ND gate 143.
  • a conversion circuit that generates DQ0 to DQ15 is configured by a similar circuit configuration.
  • the conversion circuit shown in FIG. 10 activates only the DQ to be programmed and ignores the non-programmed DQ. Be controlled.
  • OTP—Rom One Time Programmable Rom
  • OTP—Rom is a functional memory that can be programmed only once by the user. From the viewpoint of the function given to the user, power different from that of the factory block. Once programmed, it cannot be reprogrammed. From the viewpoint of function, it is separated from the user block that can be programmed many times. In other words, it is required to avoid gate disturb and drain disturb.
  • the user block may be a read bit block that is not a write bit block, and read control may be performed in arbitrary sector units.
  • the power that disclosed physical separation of the local bit line and electrical separation to the global bit line between the factory block and the user block is not limited to this.
  • the global bit line between the block and the user block may be physically or electrically separated.
  • the normal cell array and the CAM cell array may be connected so as to share the data bus, or may be connected so as to share the global bit lines of the user block and the factory block.
  • the user can be separated into a user block and a factory block, or they can be shared. If common, the die size can be reduced. In the common case, the word line of the factory block is controlled to be floating during the erase operation in the user block.
  • FIG. 11 there are a cell array unit 2 (normal cell array 3 and CAM cell array 4) for storing data of the semiconductor device 1, and a verification for checking the data write state and the data erase state to the cell array unit 2.
  • the configurations of the circuit 13 and the expected value holding circuit 32 in the data input / output circuit 14 are shown.
  • a 16-bit simultaneous write mode is provided, and 16 memory cells in the normal cell array 3 or the CAM cell array 4 can be accessed and programmed simultaneously.
  • verify circuit 13 includes WP bit select circuit 33 and data comparison circuit 34.
  • Expected value holding circuit 32 in the data input / output circuit 14 and data There are 16 comparison circuits 34 corresponding to 161/0.
  • the WP bit select circuit 33 has an interface mode setting signal, a signal input from each I / O, and an address for designating a write protect CAM (hereinafter referred to as WP-CAM). (WP-CAM addressing signal) is input.
  • IZO mode a method of inputting the corresponding address to the CAM cell to be programmed.
  • address mode a method of inputting the corresponding address to the CAM cell to be programmed.
  • FIG. 12 shows a detailed configuration of the WP bit select circuit 33.
  • the WP bit select circuit 33 mainly includes a decoder 51, an AND gate 53, and a switch 54. There are 16 AND gates 53 and 54 switches corresponding to 161/0. With these configurations, the data comparison circuit 34 that passes verification in a pseudo manner is selected.
  • switch 54-(0) 1 54-(15) When the address mode is set by the interface mode setting signal, switch 54-(0) 1 54-(15) is turned OFF, and the input WP-CAM addressing signal is decoded by decoder 51 and verified. Generate a control signal.
  • the decoder 51 When the I / O mode is set by the interface mode setting signal, the decoder 51 is turned OFF by the interface mode setting signal input to the decoder 51 via the inverter 52, and the switch 54- (0) — 54— (15) turns ON.
  • the AND gate 53_ (0) —53_ has a signal (l / O_ (0) — 1/0 (15)) in which each lZ0 force is input, and pre-read data read in advance from the CAM cell. (DAV) is input, and the logical product of these signals is taken by AND gate 53_ (0) — 53_ (15).
  • DAV pre-read data read in advance from the CAM cell.
  • Expected value holding circuit 32— (0) 32_ (15) is provided corresponding to each lZ0 as shown in FIG. The I / O input information is retained. The held information is output to the data comparison circuit 34 as expected value data after the normal cell array 3 is programmed.
  • the expected value holding circuit 32_ (0) -32- (15) is set to I / O mode and holds the information input to IZ0 when the CAM cell array 4 is programmed. The held information is output to the data comparison circuit 34 as expected value data after the CAM cell array is programmed.
  • the verification value control signal output from the WP bit selection circuit 33 is input. Generate expected value.
  • the data is output to the data comparison circuit 34 as expected value data after the CAM cell array is programmed.
  • the data comparison circuit 34— (0) —34— (15) is also provided corresponding to each I / O, and the data read from the normal cell array 3 and the CAM cell array 4 and the expected value holding circuit 32_ ( 0) Compare with the data (expected value) held in 1 32- (15).
  • the data comparison circuit 34 artificially passes verification to all cells not to be programmed by the verify control signal from the WP bit select circuit 33.
  • the write protect setting for protecting the writing can be performed for each sector group including a plurality of sectors, and an I / O is allocated to each sector group.
  • the protection data is programmed in the WP-CAM cell of the corresponding sector group.
  • CAM program setting signals I / O—0, 1... 15 in which WP-CAM cells to be programmed are set are input to each I / O force (step S10).
  • Information "1" that instructs program execution is input to the I / O corresponding to the WP-CAM cell to be programmed, and information "0" that instructs not to program is input to the other 1 / O (Refer to Fig. 14 (B)).
  • a WP-CAM cell which is set to write by the IZ 0 input signal and whose current state is the erased state is detected (step S 12).
  • Pre-read WP-CAM cell data Detects WP-CAM cell with IZ 0 input force 1 "in erase state of 1". For this determination, the expected value holding circuit 32 and the data comparison circuit 34 shown in FIG. 11 can also be used.
  • a program is executed on the detected WP-CAM cell (step S 13) (see, for example, (C) in FIG. 14).
  • the verify circuit 13 verifies whether or not the data has been written to the WP-CAM cell.
  • the switch 35— (0) —35- (15) provided for each I / O is turned OFF by the interface mode setting signal set to the I / O mode.
  • the interface mode setting signal is also input to the WP bit select circuit 33, and switches 54_ (0) — 54_ (15) are set to ON.
  • the WP bit select circuit 33 ANDs the AND of the data read from each WP-CAM cell at the time of pre-read and the I / O input signal (I / O—0, l... 15). -(0) —53- Take in (15) and generate a verify control signal.
  • a high-level verify eye control signal is output to the data comparison circuit 34 when the I / O input force S "l" designates the program and the pre-read data is also "1" and is a erase cell. In other cases, a low-level verify control signal is output to the data comparison circuit 34.
  • Expected value holding circuit 32_ (0) 32_ latches the input ⁇ / ⁇ _ (0), (1) ⁇ ⁇ ⁇ (15) as it is, At the timing, DIN0, 1, 2, * ⁇ ⁇ ⁇ 15 are output to the data comparison circuit 34— (0) —34— (15). This data is called expected value data.
  • Each data comparison circuit 34- (0) 34_ also receives a verify control signal from the WP bit select circuit 33.
  • the data comparison circuit 34_ (0) —34_ is the data read from the WP-CAM cell, that is, the data after programming and the expected value holding circuit 32— (0) —32_ (15) Read out Compare the expected value.
  • the data comparison circuit 34 to which the low-level verification control signal is input from the WP bit secret circuit 33 outputs a high-level match signal without performing the comparison operation, and passes verification in a pseudo manner (FIG. 14 (D)).
  • the expected value data input from the corresponding expected value holding circuit 32 and the WP-CAM cell after programming are input. Compare the data.
  • the I / O input is set to “1” with “1” and “program” is set, and after programming, the data level is 1 ”read from the WP-CAM cell, the low level signal indicating Fail is judged. Also, as shown in Fig. 14 (D), if the IZ 0 input force is 1 "and the data state is 0" read from the WP-C AM cell after programming, the verify is A high level signal indicating that it has passed is output to the decision circuit 12.
  • the decision circuit 12 outputs a verify signal of data write success to the controller when all the match signals output from the data comparison circuits 34— (0) 34— (15) are at “ ⁇ ” level. .
  • a WP-CAM addressing signal in which a WP-CAM cell to be programmed is set is input.
  • This WP-CAM addressing signal is analyzed by the decoder (step S20), and an address corresponding to the WP-CAM cell to be actually programmed is generated.
  • the decoder 51 decodes the WP-CAM addressing signal.
  • a high-level verification control signal is output to the expected value holding circuit 32 and the data comparison circuit 34 corresponding to the WP-CAM cell to be programmed.
  • Other expected value hold circuit 3 2 and the data comparison circuit 34 output a low level verify control signal.
  • step S21 the data already stored in the WP-CAM cell calculated from the decoding result is read and pre-read (step S21).
  • the pre-read data is determined, and the data write state of the corresponding WP-CAM cell is determined.
  • step S22 / Y ES If it is determined that the corresponding WP-CAM cell is in the erased state (step S22 / Y ES), data is written to the cell and the program state is set (step S23). If the corresponding WP-CAM cell is in the programmed state (step S22 / NO), the processing is terminated as it is already programmed.
  • the verify circuit 13 performs verification to determine whether or not the data has been written to the WP-CAM cell.
  • the WP bit select circuit 33 is connected to the data comparison circuit 34— (0) —34- (15) corresponding to IZ0 by wiring. A signal is being output. In the address mode, the switch 35_ (0) -35_ (15) is turned ON by the interface mode setting signal. Therefore, the verify control signal is input only to the expected value holding circuit 32 connected to the wiring for outputting the “H” level verify control signal.
  • the expected value holding circuit 32 to which the “H” level verify control signal is input generates the expected value “0” when the corresponding WP-CAM cell is programmed and outputs it to the data comparison circuit 34 (step S30). S24) (See Figure 16).
  • the expected value holding circuit 32 to which the other “L” level verify control signal is input does not generate an expected value (step S24). Therefore, the expected value is not output to the data comparison circuit 34.
  • the data comparison circuit 34 that has input the expected value "0" from the expected value holding circuit 32 reads the data stored in the corresponding WP —CAM cell, and this data DAVi and the expected value "0" (FIG. 16). Is written as ZDINi). Since the verify control signal is at the low level, the other data comparison circuits 34 forcibly output the “H ′” level match signal, that is, pass the verification in a pseudo manner (see FIG. 16).
  • step S1 When all the match signals output from each data comparison circuit 34 are at the " ⁇ " level, the decision circuit 12 outputs a verify signal indicating successful data writing to the controller (step S1). S25). That is, the data comparison result of the actually programmed WP-CAM cell can be output as the verification result.
  • FIG. 17 shows a detailed configuration of the expected value holding circuit 32, the data comparison circuit 34, and the determination circuit 12 shown in FIG.
  • the output of the data comparison circuit 34 is controlled by the verify control signal from the WP bit selection circuit 33 and is output to the determination circuit 12.
  • the data comparison circuit 34 is controlled by a CAM mode signal which is a mode signal for rewriting the CAM cell.
  • the expected value holding circuit 32 is controlled by the interface mode setting signal.
  • the CAM data written in the CAM cell array 4 is read by turning on the switch 61 at power-on or hardware reset, and transferred to the volatile memory 11 such as SRAM shown in FIG.
  • the volatile memory 11 such as SRAM shown in FIG.
  • the data stored in the volatile memory 11 is used as expected value data, and the data comparison circuit 34 compares it with the data read from the CAM cell.
  • the switch 62 is switched by the CAM mode signal to connect the expected value holding circuit 32 and the data comparison circuit 34. As a result, when the normal cell array 3 is verified, verification using the expected value holding circuit 32 is also possible.
  • FIG. 19 shows the configuration of the WP bit select circuit 33.
  • the I / O input signals IZ0 (0), (1), ... (15) is output as the verify control signal.
  • the switch 54— (0) —54_ 15) is turned OFF by the interface mode setting signal, and the decode signal from the decoder 51 is output.
  • the decoder 51 inputs a WP-CAM addressing signal, analyzes this signal, and determines the WP-CAM cell specified by the program.
  • a high-level veri? Cation indicates that the corresponding WP-CAM cell has been designated for the program.
  • a phi control signal is output to the volatile memory 11.
  • the verify control signal corresponding to the WP-CAM cell specified by the program is output at a low level.
  • the volatile memory 11 has two storage areas for holding data read from the CAM cell.
  • the first storage area is an area for storing data that has been verified to be stored in the CAM cell by verification. That is, it maintains the same as the non-volatile memory information in the CAM cell array after the program (including verification) to the CAM cell is completed. Therefore, when the data of the CAM cell is requested from a circuit necessary for the normal operation of the normal cell array 3, the data in the first storage area is output.
  • the second storage area is used as a temporary storage area for storing CAM cell data pre-read during programming.
  • the volatile memory 11 shows the expected value of the WP-CAM cell indicated by this signal, not the data read by the pre-read as shown in FIG. "0" is output.
  • the data stored in the second storage area at the time of pre-reading is directly output (initial pass) as WP-CAM cell data corresponding to other low-level verify control signals.
  • CAM program setting signals (1 / O_0, 1 ⁇ 15) that set the WP-CAM cell to be programmed are input to each I / O input (step S30).
  • Information "1" that instructs program execution is input to the I / O corresponding to the WP-CAM cell to be programmed, and information "0" is input to the other I / O.
  • step S31 data is pre-read from the WP-CAM cell, and the data writing state of each WP-CAM cell is determined (step S31).
  • information “0” is stored.
  • information “1” is stored.
  • step S32 a WP-CAM cell which is set to write by the IZ0 input signal and whose current state is the erased state is detected.
  • Pre-leaded WP-CAM cell day Detect WP-CAM cell with I / O input force when the data is erased. If the WP-CAM cell power specified for writing is already programmed, this process is terminated and an error is output. The processing up to this point is performed by the controller 8.
  • a program is executed for the detected WP-CAM cell (step S33).
  • the verify circuit 13 determines whether or not the data has been written to the WP-CAM cell with accuracy.
  • the switch 54— (0) —54— (15) provided for each I / O is set to ON by the interface mode setting signal.
  • the decoder 51 stops its operation in response to an interface mode setting signal input via the inverter 52.
  • the WP bit select circuit 33 outputs the input I / O_ (0), (1) ⁇ (15) signal as it is to the volatile memory 11 as a verify control signal. In other words, since “1” is input to the WP-CAM cell specified by the program, a high-level signal is output as the verify control signal. The verify control signals corresponding to the other WP-CAM cells are low.
  • the volatile memory 11 outputs the expected value “0” to the data comparison circuit 34 as the WP-CAM cell data specified by the high-level verify control signal (see FIG. 21).
  • the pre-read data stored in the second storage area is output as is (see Fig. 21).
  • Each data comparison circuit 34_ (0) -34_ (15) compares the data read after programming from each WP-CAM cell with the expected value read from the volatile memory 11 (step S34). Since the data read from the unprogrammed WP-CAM cell and the expected value always match, detection of the coincidence between the programmed WP-CAM cell data and the expected value is the verification result as it is. . If the data read from the WP-CAM cell does not match the expected value (step S35 / NO), start over from the program again (step S33). If the data read from the WP-CAM cell matches the expected value (step S35ZYES), a match signal indicating a match is output to the data comparison circuit 34 power determination circuit 12. The decision circuit 12 is connected to all the data comparison circuits 34.
  • step S36 If the match signal indicates a match, a signal indicating the verify pass is output to the controller 8 (step S36). If the verification is successful, the data is read from the WP-CAM cell or sense amplifier, stored in the first storage area of the volatile memory 11, and used as the official WP-CAM cell data (step S37).
  • This example also performs control to pass the comparison result of the data comparison circuit that is applied to a CAM cell that has not been programmed in a pseudo manner, so that the programmed result of the programmed CAM cell is as follows. Can be reflected in verification.
  • step S40 input the WP-CAM addressing signal that sets the WP-CAM cell to be programmed.
  • This WP-CAM addressing signal is analyzed by the decoder (step S40), and an address corresponding to the WP-CAM cell to be actually programmed is generated.
  • the decoder 51 decodes the WP-CAM addressing signal. Then, a verify control signal designating the WP-CAM cell to be programmed is output to the volatile memory 11.
  • step S41 the data already stored in the WP-CAM cell determined from the decoding result is read and pre-read (step S41).
  • the pre-read data is determined, and the data write state of the corresponding WP-CAM cell is determined.
  • step S42 / Y ES If it is determined that the corresponding WP-CAM cell is in the erased state (step S42 / Y ES), data is written to the cell to enter the programmed state (step S43). If the corresponding WP-CAM cell is in the programmed state (step S42 / NO), it is determined that the program has been completed and the processing is terminated.
  • the detected WP-CAM cell is programmed and verified.
  • the volatile memory 11 outputs the expected value “0” to the data comparison circuit 34 as the WP-CAM cell data specified by the high-level verification control signal (see FIG. 23).
  • the pre-read data stored in the second memory area is output as is (see Figure 23).
  • Each data comparison circuit 34— (0) 34_ (15) is the data read after programming from each WP—CAM cell and the expected value read from volatile memory 11. And comparison operation is performed.
  • a signal indicating the verify pass is output to the controller 8. If the verification is successful, the data is read from the WP-CAM cell or sense amplifier, stored in the first storage area of the volatile memory 11, and used as the official WP-CAM cell data.
  • Fig. 24 shows the detailed configuration.
  • the input of the data comparison circuit 34 is switched by a CAM mode signal. That is, the output from the volatile memory 11 is output to the data comparison circuit 34 in the CAM mode, and the output of the expected value holding circuit 32 is output to the data comparison circuit 34 in the normal state.
  • the volatile memory 11 can be realized even with only one storage area (first storage area).
  • the CAM data written in the CAM cell array 4 is read by turning on the switch 61 at power-on or hardware reset, and transferred to the volatile memory 11 (first storage area).
  • the pre-read reads out information from the volatile memory 11 to detect a WP-CAM cell in which the data of the WP-CAM cell is “1” and the I / O input is “1”.
  • execute the program for the detected WP-CAM cell execute the program for the detected WP-CAM cell.
  • the verify circuit 13 determines whether or not the data has been reliably written to the WP-CAM cell.
  • the WP bit select circuit 33 outputs a high level signal to the WP-CAM cell specified as a verify control signal to the volatile memory 11, and the verify control signals corresponding to the other WP-CAM cells are not output. Output low level.
  • the volatile memory 11 uses the WP-CAM cell data specified by the high level verify control signal as the expected output value regardless of the information in the first storage area. Outputs “0” to the data comparison circuit 34.
  • a clamp circuit using a verify control signal is added to the read output section of the first storage area to clamp the output to “0”.
  • the expected value data of other WP-CAM cells outputs the information in the first storage area as it is without operating the clamp section.
  • Each data comparison circuit reads from each WP-CAM cell after programming.
  • the element configuration of the volatile memory 11 may be a so-called static memory cell, or may be a latch circuit configured by a logic element applied to a peripheral circuit.

Abstract

　本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。動作設定情報の機能毎に異なるローアドレスを割り付けるので、プログラム時に、選択されていない機能のＣＡＭ用セルアレイ４にストレスを与えることがない。

Description

明 細 書
半導体装置、アドレス割り付け方法及びべリファイ方法
技術分野
[0001] 本発明は半導体装置に関し、特に不揮発性メモリを備えた半導体装置に関する。
より特定すれば、本発明は CAM (Contents Addressable Memory)データを用いて半 導体装置の動作を制御する技術に関する。
背景技術
[0002] 従来、不揮発性メモリのプログラムまたはィレース時に、不揮発性メモリに記憶され るデータと、期待値データとの一致不一致を検出して、データの照合を自動的に行う 半導体装置の構成と、 V、わゆる顧客が使用する通常の不揮発性メモリセルと半導体 装置の動作を制御する CAMセルを有する半導体装置が知られている。近年、省ス ペース化のために、この CAMセルを通常の不揮発性メモリセルと同一のもので構成 する提案がなされている。 CAMセルを通常のメモリセルと同一の構成とする場合、 C AMセルに接続されるワード線、ビット線も通常のメモリセルと同じ構成にすることが 望ましい。
[0003] 通常のメモリセルと同一構成の CAMセルに書き込まれた CAMデータは、パワー オン時又はハードウェアリセット時にリードされて SRAM (Static Random Access Memory)等の揮発性記憶部（ラッチ回路）に転送されることが望ましい。これにより、 通常の不揮発性メモリセルのリードアクセス時などのスピードが CAMデータ読出しに よって遅れない。
[0004] また、 CAMセルを通常のメモリセルと同じ構成にする場合、 CAMデータの書き換 えのときにベリファイ動作までを通常のメモリセルのベリファイ動作と同様に半導体装 置内部で完了できるようにすることが望ましい。特許文献 1には、通常のメモリセルを プログラムする時のベリファイ回路が開示されている。
[0005] 通常のメモリセルをプログラムする場合、各 I/Oから情報 "1 "ど' 0"をユーザが入力 する。 "0"は、プログラムに設定されたメモリセルを示し、 "1 "は、ィレースに設定され たメモリセルを示す。また、この各 1/ひ 報は、ベリファイ動作時に期待値としても利 用される。
[0006] 半導体装置側では、実際のプログラムの前に、プログラム対象となるワード線に接 続された複数のメモリセルのデータを一度読み出す。これをプレリードと呼ぶ。プレリ ードしたデータと iZ〇から入力したデータとを比較し、ィレース状態（情報" 1"が記憶 されている）にあり、 I/Oによってプログラムする（"0"が入力された）に設定されたメ モリセルだけにプログラムを実行する。
[0007] すでにプログラムされているメモリセル (情報" 0"が記憶されている）には、追加のプ ログラムはストレスとなるので行わなレ、。また、すでにプログラムされているメモリセル（ 情報" 0"が記憶されている）に対して、 I/Oから入力される情報力 である場合に は、エラーをコントローラ側に返す。何故なら、物性で書込みをする不揮発性メモリで あり、付可逆性であるからィレース動作とプログラム動作とは分離され、例えばィレー スはセクタごとに一括で行われるためである。また、すでにィレースされているメモリセ ノレ (情報 "1 "が記憶されている）に対して、 I/Oから入力される情報力 s"i "である場合 には、何も行わない。
[0008] CAMセルのプログラムも通常のメモリセルと同様に行われることが望ましい。但し、 CAMセルのプログラムの場合、前述した通常メモリセルのプログラムのインタフエ一 スと違う 2つのインタフェース方法で行われる。プログラムする CAMセルとプログラム しなレ、CAMセルを、 I/Oから情報" 1 "ど' 0"に対応させて入力設定する CAMセル のプログラムのインタフェースをインタフェース 1と呼ぶ (特許文献 2参照)。インタフエ ース 1の場合、各 I/Oから情報" 1 "ど' 0"をユーザが入力する。 "1 "は、プログラムに 設定されたメモリセルを示し、 "0"は、何もしなレ、（プログラムを行わなレ、）に設定され たメモリセルを示す。
また、 CAMセルへのプログラムの場合、このインタフェース 1の方法ではなぐコマン ド入力によってプログラムする CAMセルだけを指定する方法もある。この方法をイン タフエース 2と呼ぶ。インタフェース 2の場合、 CAMセルのアドレスを指定することで、 指定された CAMセルは、プログラムに設定されたメモリセルを意味する。
[0009] 特許文献 1 :日本国特許公開公報 特開平 6 - 76586号公報
特許文献 2 :日本国特許公開公報 特開平 10-106275号公報 発明の開示 発明が解決しょうとする課題
[0010] CAMセルには、ユーザが情報の書き換えを行うユーザブロックと、ベンダーメーカ が予め情報を書き込むファクトリブロックとが設けられることが望ましレ、。このような構 成において、ユーザブロックの CAMデータの書き換えを行う場合には、ファクトリブ口 ックのメモリセルがセル情報のディスターブを受けなレ、ことが必要となる。ディスターブ とは、対象のメモリセルへのプログラム時に、同じワード線やビット線につながれたメ モリセルが電気的影響を受けて、メモリセルにチャージロスやチャージのゲインが発 生する現象である。
[0011] 第 1の問題点として、ユーザブロックの CAMデータの書き換えを行う場合には、フ ァクトリブロックのメモリセルがセル情報のディスターブを受けないことが必要であるが
、この点に着目した技術は知られていない。
[0012] 第 2の問題点として、 CAMセルのプログラム後に、ベリファイが正しく行えないという 問題が発生する。これについて以下に詳述する。
[0013] 問題は、同一ワード線上に複数の CAMセルが接続されたアレイ構成であって、ベ リファイ動作が同一ワード線上の複数の CAMセルに対して同時に行われる場合に 発生する。
[0014] 図 1 (A)には、同一ワード線上に配置された複数の CAMセルのプログラム状態が 示されている。図 1 (A)に示す "1 "の CAMセルは、ィレースセルであり、プログラムさ れていないことを示している。また、 "0"の CAMセルは、プログラムセルであり、すで にプログラムされたセルであることを示してレ、る。
[0015] ここで、図 1 (A)に示すワード線上の CAMセルに、図 1 (B)に示すような前記インタ フェース 1である I/O入力がなされたとする。なお、図 1 (B)に示す" 1 "は、プログラム 実行に設定し、 "0"はプログラムは行わずに、そのままの状態を維持するように設定 する。
[0016] 半導体装置は、上述したプレリードによりワード線上の各 CAMセルからデータを読 出して、プレリードしたデータと I/Oから入力したデータとを比較し、ィレース状態（情 報 "1"が記憶されている）にあり、 IZ〇によってプログラムする（"1"が入力された）に 設定されたメモリセルだけにプログラムを実行する。ここでは、図 1 (C)に示すようにヮ 一ド線上の一番右側の CAMセルでプログラムが実行される。
[0017] プログラム後には、ベリファイを行う。プログラム後の CAMセルから読出したデータ と、 I/O入力したデータを期待値として使用してこれらを比較する（図 1 (D)参照）。こ の時、図 1 (D)に示すようにすでにプログラムが行われた CAMセルに対して I/O入 力した期待値がプログラムしない設定であった場合、比較結果は「フェイル」となり、 ベリファイ動作がフェイルしてしまう。
[0018] また上述したインタフェース 2の指定方法の場合、コマンド入力によってプログラム する CAMセルだけを指定する方法であるため、同一ワード線上のプログラムが行わ れなかった CAMセルに対応する期待値を発生させることができず、ベリファイ動作が 実現できない。
[0019] 本発明は上記事情に鑑みてなされたものであり、 CAMセルを備える半導体装置に おいて、データの書き換えやべリファイを正常に行うことができる半導体装置、ァドレ ス割り付け方法及びべリファイ方法を提供することを目的とする。
課題を解決するための手段
[0020] かかる目的を達成するために本発明の半導体装置は、半導体装置の動作設定情 報を記憶するセルアレイと、前記セルアレイの読出しと書込みを制御する制御部とを 有し、前記制御部は、前記動作設定情報の機能毎に異なるローアドレスを割り付ける 構成を備えてレ、る。動作設定情報の機能毎に異なるローアドレスを割り付けるので、 プログラム時に、選択されていない機能のセルアレイにストレス（ゲートディスターブ） を与えることがない。
[0021] 上記の半導体装置において、前記制御部は、前記動作設定情報の機能毎に異な るコラムアドレスを割り付けるとよレ、。動作設定情報の機能毎に異なるコラムアドレスを 割り付けるので、選択されていない機能のセルアレイにストレス（ドレインディスターブ )を与えることがない。
[0022] 上記の半導体装置において、前記制御部は、前記動作設定情報の複数の異なる 機能に対して連続するコラムアドレスを割り付けるとよい。複数の異なる機能に対して 連続するコラムアドレスを割り付けているので、データを連続的に読出し、読出し時間 を短縮させることができる。
[0023] 上記の半導体装置において、前記制御部は、前記ローアドレスで選択される複数 のコラムに前記動作設定情報を割り付けるとよい。または、前記制御部は、前記ロー アドレスで選択される任意のコラムの全ての I/Oに前記動作設定情報を割り付けると 良い。読出しサイクル数を最小限にして、読出し時間を短縮させることができる。
[0024] 上記の半導体装置において、前記ローアドレスの異なるメモリセル間で、ローカル ビット線の配線パターンを切断した構成を備えている。ローアドレスの異なるメモリセ ノレ間で、ローカルビット線の配線パターンを切断しているので、機能の異なるメモリセ ル間でワード線を同時に選択した状態のまま、コラムアドレスの切り換えでデータを読 み出すことができる。
[0025] 上記の半導体装置において、前記ローアドレスの異なるメモリセルは、コラム対応に 設けたビット線との接続を切り換えるスィッチをそれぞれに有するとよい。機能の異な るメモリセル間でワード線を同時に選択した状態のまま、コラムアドレスの切り換えで データを読み出すことができる。
[0026] 上記の半導体装置において、前記セルアレイはコラム毎に複数のメモリセルを有し 、前記動作設定情報が格納されていない前記複数のメモリセルは、コラム対応に設 けられているビット線力 切り離されているとよい。従って、プログラム時に、選択され てレヽなレ、機能のセルアレイにストレスを与えることがなレ、。
[0027] 上記の半導体装置において、前記制御部は、前記セルアレイ上の全ワード線を選 択し、前記コラムアドレスを連続的に切り換えてデータを読み出すとよい。ワード線の 切り換えを行わずに、コラムアドレスの切り換えだけでデータを読み出すことができ、 読出し時間の短縮を図ることができる。
[0028] 上記の半導体装置において、前記制御部は、指定されたメモリセルの番号から、該 当するメモリセルのアドレスに変換する変換テーブルを有するとよい。指定したセル のアドレスに変換することができるので、所望のセルをプログラムすることができる。
[0029] 本発明は、半導体装置の動作設定情報を記憶するセルアレイへのアドレス割り付 け方法であって、前記動作設定情報の機能毎に異なるローアドレスを割り付ける。動 作設定情報の機能毎に異なるローアドレスを割り付けるので、プログラム時に、選択 されていない機能のセルアレイにストレスを与えることがなレ、。また、機能毎のィレー スが可能となる。
[0030] 上記アドレス割り付け方法にぉレ、て、前記動作設定情報の機能毎に異なるコラムァ ドレスを割り付けるとよレ、。動作設定情報の機能毎に異なるコラムアドレスでデータを 読み出すことができる。
[0031] 上記アドレス割り付け方法において、前記動作設定情報の複数の異なる機能に対 して連続するコラムアドレスを割り付けるとよレ、。複数の異なる機能の動作設定情報を 読み出しやすくなる。
[0032] 上記アドレス割り付け方法において、前記セルアレイ上の全ワード線を選択し、前 記コラムアドレスを連続的に切り換えてデータを読み出すとよい。従って、ワード線の 切り換えを行なわずに、コラムアドレスの切り換えだけで動作設定情報を読み出すこ とができる。
[0033] 本発明は、半導体装置の動作設定情報を記憶するセルアレイと、前記セルアレイ の複数のセルに同時にプログラムする書込み回路と、前記複数のセルのうち、実際 にプログラムが行われたセルのプログラム結果だけを検証するべリファイ回路と、を有 する構成を備えている。このように本発明は、実際にプログラムが行われたセルのプ ログラム結果だけを検証することができる。
[0034] 上記の半導体装置において、前記べリファイ回路は、正常にプログラムが行われた 場合に得られる期待値データと、前記プログラム後に前記セルまたはセンスアンプか ら読出したデータとを比較する複数の比較回路と、前記プログラムの行われていない 前記セルに割り当てられた前記比較回路の比較結果を、擬似的にパスさせる制御を 行う制御手段とを有してレ、るとょレ、。このようにプログラムの行われてレ、なレ、セルに割 り当てられた比較回路の比較結果を、擬似的にパスさせる制御を行うので、プロダラ ムされたセルのプログラム結果をべリファイに反映させることができる。
[0035] 上記の半導体装置において、前記制御手段は、外部入力によってプログラムに指 定されたセルであって、前記プログラム前にィレースビットであったセルを判定し、前 記制御手段からの指示により、前記セルがプログラムされた場合に得られる期待値デ ータを生成して、前記セルに割り振られた前記比較回路に出力する期待値保持回路 をさらに有しているとよい。このように実際にプログラムが行われたセルを判定して、こ のセルに割り当てられた比較回路に期待値データを出力するので、プログラムされた セルのプログラム結果を正確に判定することができる。
[0036] 上記の半導体装置において、半導体装置の動作設定情報を記憶するセルアレイと 、前記セルアレイの複数のセルに同時にプログラムする書込み回路と、前記プロダラ ム前の前記複数のセルの記憶データを記憶する揮発性記憶回路と、前記複数のセ ノレのうち、前記プログラムが行われていないセルには前記記憶データをそのまま用い て検証を行い、実際に前記プログラムが行われたセルには正常にプログラムが行わ れた場合に得られる期待値データを用いてプログラム結果を検証するべリファイ回路 と、を有しているとよい。このように本発明は、プログラムが行われていないセルには 記憶データをそのまま用いて検証を行レ、、実際にプログラムが行われたセルには正 常にプログラムが行われた場合に得られる期待値データを用いてプログラム結果を 検証するので、プログラムされたセルのプログラム結果を正確に検証することができる
[0037] 上記の半導体装置において、前記べリファイ回路は、正常にプログラムが行われた 場合に得られる期待値データと、前記プログラム後に前記セルまたはセンスアンプか ら読出したデータとを比較する複数の比較回路と、実際にプログラムが行われたセル を判定し、当該セルに割り当てられた前記比較回路に、前記正常にプログラムが行 われた場合に得られる期待値データを用いてプログラム結果を検証させる制御手段 と、を有しているとよい。実際にプログラムされたセルを判定して、プログラムされたセ ルのプログラム結果を正確に検証することができる。
[0038] 上記の半導体装置において、前記制御手段は、外部入力によってプログラムに指 定されたセルであって、前記プログラム前にィレースビットであったセルに該当する前 記揮発性記憶回路に記憶した前記期待値データを、プログラムされた場合の期待値 データに変更して、前記比較回路に出力させるとよい。実際にプログラムされたセル を判定して、プログラムされたセルのプログラム結果を正確に検証することができる。
[0039] 上記の半導体装置において、前記制御手段は、前記複数のセルごとに、プロダラ ム対象に設定するか否力 ^指示する指示信号を外部入力し、前記プログラム対象に 設定されたセルがィレースビットのセルであるか否かを判定して実際にプログラムを 行うセルを判定するとよい。外部からの指示信号によりプログラム対象のセルを設定 して、指定したセルのプログラムを行うことができる。
[0040] 上記の半導体装置において、前記制御手段は、外部入力されるアドレス情報をデ コードして、プログラム対象に設定されたセルを判定し、前記プログラム対象に設定さ れたセルがィレースビットのセルであるか否かを判定して実際にプログラムを行うセル を判定するとよい。外部入力されるアドレス情報によりプログラム対象のセルを設定し て、指定したセルのプログラムを行うことができる。
[0041] 上記の半導体装置において、前記制御手段は、外部入力されるモード切換信号に より、前記プログラム対象のセルを指定するインタフェースを切り換えるとよい。複数 のインタフェースに対応してプログラムするセルの指定を受け付けることができる。
[0042] 上記の半導体装置において、前記動作設定情報を記憶するセルアレイへのプログ ラム後のベリファイと、通常のデータを記憶する通常用セルアレイへのプログラム後の ベリファイとで、前記べリファイ回路を共有するとよい。ベリファイ回路を共有すること ができるので、回路の小型化を図ることができる。
[0043] 上記の半導体装置において、前記比較回路は、前記動作設定情報を記憶するセ ルアレイへのプログラムに切り換えるモード信号が入力されて、前記期待値データと 前記セルまたはセンスアンプから読出したデータの比較を行うとよレ、。ベリファイの時 にだけ比較回路を動作させることができる。
[0044] 上記の半導体装置において、前記動作設定情報を記憶するセルアレイへのプログ ラム時には、前記揮発性記憶回路の出力を使用して前記比較回路で比較動作を行 レ、、通常のデータを記憶する通常用セルアレイへのプログラム時には、前記セルが プログラムされた場合に得られる期待値データを保持する期待値保持回路の出力を 使用して前記比較回路の比較動作を行うとよい。動作設定情報を記憶するセルァレ ィへのプログラム時と、通常用セルアレイへのプログラム時とで異なるベリファイの制 卸を行うこと力 Sできる。
[0045] 本発明は、半導体装置の動作設定情報を記憶するセルアレイのベリファイ方法で あって、前記セルアレイの複数のセルのうち、実際にプログラムが行われたセルのプ ログラム結果だけを検証する。このように本発明は、実際にプログラムが行われたセ ルのプログラム結果だけを検証することができる。
[0046] 本発明は、半導体装置の動作設定情報を記憶するセルアレイのベリファイ方法で あって、前記複数のセルのうち、前記プログラムが行われていないセルには、当該セ ルの前記プログラム前のデータをそのまま用いて検証を行レ、、実際に前記プログラム が行われたセルには正常にプログラムが行われた場合に得られる期待値データを用 いてプログラム結果を検証する。このように本発明は、プログラムが行われていないセ ルには記憶データをそのまま用いて検証を行レ、、実際にプログラムが行われたセル には正常にプログラムが行われた場合に得られる期待値データを用いてプログラム 結果を検証するので、プログラムされたセルのプログラム結果を正確に検証すること ができる。
発明の効果
[0047] 本発明は、動作設定情報を記憶するセルアレイを備える半導体装置において、デ ータの書き換えやべリファイを正常に行うことができる。
図面の簡単な説明
[0048] [図 1]従来の問題点を説明するための図である。
[図 2]本発明の半導体装置の構成を示す図である。
[図 3]CAMセルアレイのビットマップの一例を示す図である。
[図 4]CAMセルアレイのビットマップの一例を示す図である。
[図 5]WPビットの番号とアドレスの対応関係を示す図である。
[図 6]WPビットアドレスの CAMセルアレイのアドレスへの変換を示す図である。
[図 7]CAMセルアレイと通常のセルアレイのメモリセルの構成を示す図である。
[図 8]CAMセルアレイと通常のセルアレイのメモリセルの構成を示す図である。
[図 9]WPアドレスを CAMのコラムアドレスに変換する論理回路の構成を示す図であ る。
[図 10]WPアドレスを DQ変換する論理回路の構成を示す図である。
[図 11]セルアレイとベリファイ回路の構成を示す図である。
[図 12]WPビットセレクト回路の構成を示す図である。 [図 13]のべリファイ回路の I/Oモード時の動作手順を示すフローチャートである。
[図 14]ベリファイ回路の I/Oモード時の手順を説明するための図である。
[図 15]ベリファイ回路のアドレスモード時の動作手順を示すフローチャートである。
[図 16]ベリファイ回路のアドレスモード時の手順を説明するための図である。
[図 17]ベリファイ回路の詳細な構成を示す図である。
[図 18]セルアレイとベリファイ回路の構成を示す図である。
[図 19]WPビットセレクト回路の構成を示す図である。
[図 20]ベリファイ回路の IZ〇モード時の動作手順を示すフローチャートである。
[図 21]ベリファイ回路の IZ〇モード時の手順を説明するための図である。
[図 22]ベリファイ回路のアドレスモード時の動作手順を示すフローチャートである。
[図 23]ベリファイ回路のアドレスモード時の手順を説明するための図である。
[図 24]ベリファイ回路の詳細な構成を示す図である。
発明を実施するための最良の形態
[0049] 次に、添付図面を参照しながら本発明を実施するための最良の形態について説明 する。
実施例 1
[0050] 添付図面を参照しながら本発明の好適な実施例を説明する。
[0051] まず、図 2を参照しながら本実施例の全体構成を説明する。本実施例の半導体装 置 1は、セルアレイ部 2として通常のデータを記憶する通常用セルアレイ 3と、 CAM 用のデータを記憶する CAM用セルアレイ 4とを備えている。 CAM用セルアレイ 4は 、通常用セルアレイ 3と同様にメモリセルが複数の行及び列に配置された構成を持つ 。 CAM用セルアレイ 4には、半導体装置 1の動作設定情報 (所謂 CAMデータ）が記 憶される。例えば、通常用セルアレイ 3のライトプロテクト情報、半導体装置 1の内部 電圧調整情報、内部タイミング調整情報、動作モード切り換え情報、メモリセル冗長 ビットの情報などが記憶される。またこれらのセルアレイへのデータの書込み、読出し 及び消去を実現するための周辺回路が設けられている。周辺回路には、図 1に示す ようにローデコーダ 5、コラムデコーダ 6、コマンドレジスタ 7、コントローラ 8、プログラム 電圧発生回路 9、センスアンプ 10、揮発性メモリ部 11、判定回路 12、ベリファイ回路 13、データ入出力回路 14等が設けられている。
[0052] ローデコーダ 5は、データ書込み時、消去時および読出し時に、それぞれのァドレ スにもとづいて複数のワード線 WLを選択駆動するものであり、そのワード線ドライバ（ 図示していない）にはプログラム電圧発生回路 9から所要の電圧が供給される。コラ ムデコーダ 6は、外部入力されたアドレスをもとにセルアレイの歹 1J、すなわちグローバ ルビット線やローカルビット線を選択する。
[0053] コマンドレジスタ 7は、外部からのコマンドを内部制御信号にデコードする。コント口 ーラ（制御部） 8は、このコマンドレジスタ 7によってデコードされた内部制御信号に応 答して、コマンドに対応する内部動作を制御する。コントローラ 8は、例えばマイクロプ 口セッサで構成され、前述内部制御信号に応じてプログラム電圧発生回路 9、判定回 路 12、ベリファイ回路 13等を制御する。
[0054] CAM用セルアレイ 4に記憶された CAMデータは、半導体装置 1のパワーオン時、 又はハードウェアのリセット時などに揮発性メモリ部 11に転送され、記憶される。揮発 性メモリ部 11に CAMデータを読出しておくことで、通常用セルアレイ 3のリードァクセ ス時に CAMデータの読出しによってリード動作に遅延を生じさせなレ、。なお、この読 出し動作時間は、起動時間の増大につながるため、 CAMデータを短時間で転送す ることが望ましい。
[0055] データ入出力回路 14は、外部からプログラムの指示を入力したり、読出したデータ を出力する I/O端子を備えている。また、データ入出力回路 14は、通常用セルァレ ィ 3と、 CAM用セルアレイ 4へのデータの書込み（プログラム）と、読出し（リード）とを 行う。
[0056] 次に、 CAM用セルアレイ 4の構成について説明する。図 3に、 CAMデータの CA M用セルアレイ 4への割り付けを示すビットマップを示す。 CAM用セルアレイ 4は、ュ 一ザブロックとファクトリブロックとの機能ブロックに分かれている。データの消去は、こ の機能ブロック単位に行われる。
[0057] ユーザブロックとは、ユーザが書き換え可能なライトプロテクトビット（以下、 WPビット とも表記する）などを書き込む領域である。ライトプロテクトビットは、メモリセルへのプ ログラム又はィレースを制御するビットであり、任意数のセクタ（以下、この単位をセク タグノレープと呼ぶ）を単位として設定される。図 3に示す例では、 WPビットは、望まし くは DQ0— DQ15のすベての I/Oに割り振られ、ワード線は 1本（1つのローアドレス )、ローカルビット線（LBL)は、 11/〇当たり 4本、すなわち 4コラムアドレス分（LBL0 一 3)、グローバルビット線（GBL)は 1 I/O当たり 1本分（GBL0)に割り当てられてレヽ る。なお、 WPビットを、 DQ0 DQ15のすベての I/Oに割り振るとは、ローアドレス で選択される任意のコラムのメモリセルのすべてにデータを割り付けることを意味して レ、る。尚、 WPビット数が IZ〇数で整数で割り切れないとき、 I/O割り付けを重視して コラムを割り当てる又はコラム割り付けを重視して I/Oを割り付けるなど適宜に割り振 ることで対処できる。例えば、 WPビット数が 60で I/O数が 16の場合、 IZ〇割り付け を重視してコラムを割り当てる方法では、最終コラムアドレス（000011)の WPビット 6 0, 61 , 62, 63に対応する I/O (DQ)が割り当てられない力 \または先頭コラムアド レス（000000)の WPビット 0， 1 , 2, 3に対応する IZ〇（DQ)をシフトさせて割り当て ることとなる。コラム割り付けを重視して I/Oを割り付ける方法では、 WPビット 15, 31 , 47, 63に対応する I/O (DQ)を飛ばして割り当てることとなる。
[0058] ユーザブロックは、 WPビット 0— 63まで 64ビット分で構成され、図 5に示す対応関 係（変換テーブル）と、図 6に示す変換 (変換テーブル）に従ってビット割り付けされる 。すなわち、図 5及び図 6に示すように、各 WPビット 0— 63は、 I/Oである DQ端子 のアドレス A17— A20と、コラムアドレスであるアドレス A21と A22とに対応している。
[0059] ファクトリブロックは、ベンダーメーカが書き換えを行レ、、ユーザは書き換えができな い機能ブロックである。この機能ブロックには、冗長データ、内部電圧トリミングデータ 、内部タイミングトリミングデータなどが書き込まれる。
[0060] 図 3に示すファクトリブロックでは、トリミング（Triming)用 TR0— 15の 16ビットと、 8ビ ットで 1欠陥救済アドレスを記憶するセクタ冗長用の REDSECA— REDSECDの 32ビッ ト分と、 8ビットで 1欠陥救済アドレスを記憶するコラム冗長用の REDCOL(O-O)— REDCOU7-1)の 128ビット分とで構成される。
[0061] ファクトリブロックも図 3に示すように DQ0 DQ15のすべてに割り振られ、ワード線 は 1本、ローカノレビット線（LBL)は ll/O当たり 11本分（すなわち、 11コラムアドレス 分（LBL4— 14に相当））、ファクトリブロックのグローバルビット線（GBUは、 1ΐΖ〇 当たり 3本分 (GBL1— 3)が割り当てられている。図 4に示すようにファクトリブロックも ユーザブロックと同様に 64ビット分で構成し、 DQ0— DQ15のすべてに割り振つたも のであってもよい。
[0062] 図 7 (A)に CAM用セルアレイ 4の詳細な構成を示し、図 7 (B)に通常用セルアレイ 3の詳細な構成を示す。図 7 (A)に示す CAM用セルアレイ 4は、ファクトリブロック力 S ユーザブロックの書き換えによってメモリ情報のゲートディスターブを受けないように、 ファクトリブロックとユーザブロックとで互いに独立したワード線を持っている。すなわ ち、ファクトリブロックとユーザブロックとが異なるローアドレスに割り当てられている。 図 2に示すローデコーダ 5は、外部から入力されたアドレスに基づいて、機能ブロック ごとの CAMデータを異なるローアドレスに害 ijり当てる。図 7 (A)では、ユーザブロック に含まれる WPビットに割り振られたワード線 WL0と、ファクトリブロックに含まれるファ クトリビットに割り振られたワード線 WL1とが示されている。さらに同じ機能ブロック（ュ 一ザブロック又はファクトリブロック）内では、割り当てるワード線本数を最小限に設定 している。これは、機能ブロック単位でデータの一括消去が可能なように構成するた めである。なお、ゲートディスターブとは、プログラムするメモリセルと同一のワード線 につながれ、ビット線は非選択のメモリセルのゲートにプログラム時の高電圧が力かり 、チャージゲインを引き起こす現象である。この現象により非選択のメモリセルのデー タがチャージゲインにより" 1 (閾値が低い）"から" 0 (閾値が高い）"へ変化してしまう。
[0063] 同様にコラムデコーダ 6は、外部から入力されたアドレスに基づいて、機能ブロック ごとの CAMデータを異なるコラムアドレスに割り当てる。またファクトリブロックとユー ザブロックとで、コラムアドレスが連続するようにアドレスの割り付けを行なう。
[0064] さらにファクトリブロックがユーザブロックの書き換えなどによってメモリ情報のドレイ ンディスターブを受けないように、図 7 (A)に示すようにファクトリブロックとユーザブロ ック間でビット線を分離する。すなわち、コラムデコーダ 6は、ユーザブロックとファクト リブロックとで、互いに独立したコラムアドレスをデータに割り当てる。また異なる機能 ブロック間ではコラムアドレスが連続するようにコラムデコーダ 6は、設定する。なお、 ビット線の分離とは、ローカルビット線やグローバルビット線の物理的な分離と、電気 的な分離の両方を指す。また、ドレインディスターブとは、プログラムするメモリセルと 同一のビット線につながれ、ワード線は非選択のメモリセルのドレインにプログラム時 の高電圧がかかり、チャージロスを引き起こす現象である。この現象により非選択のメ モリセルのデータがチャージロスにより" 0 (閾値が高い）"から" 1 (閾値が低い）"へ変 化してしまう。
[0065] また、全ワード線（例えばワード線 WL1と WL2)を選択した状態で、コラムアドレスを 切り換えるだけで CAMデータをすベて読み出せるようにするために、機能ブロック間 で同一コラムアドレスを持たないようにし、かつ機能ブロック内でコラムアドレスを連続 させる。すると、ワード線切り換えの時間を省くことができ、 CAMデータを CAM用セ ルアレイ 4から揮発性メモリ部 11へ短時間で転送することができる。その場合、複数 のワード線を同時に選択した時に、同一ビット線に必要なセルデータと不要なセルデ ータが重複して選択されないように不要なセルデータが接続されるビット線は切り離 す。
[0066] さらに、ユーザブロックと、ファクトリブロックとで同じコラムアドレスを持たないことを 利用して、図 8 (A)に示すようにユーザブロックとファクトリブロック間のローカルビット 線 (LBL)の配線パターンを物理的に断線し、かつ切断されたローカルビット線 (LBL) をグローバルビット線に接続しなレ、 (例えば、コンタクトビアを設けない)。又はユーザ ブロックとファクトリブロックをセクタの概念で分離し、図 7 (A)に示すようにグローバル ビット線につなぐコラムスィッチをユーザブロックとファクトリブロックのそれぞれで持つ ことで電気的に切り離す。
[0067] これにより、電源投入時などにおいて、 CAM用セルアレイ 4から揮発性メモリ 11へ のデータの読出し時、ユーザブロックのワード線とファクトリブロックのワード線を同時 に選択した状態のまま、コラムアドレスの選択切換のみで CAMデータを読み出すこ とができる。ワード線の選択切り換えを行う必要がない分、さらに CAMデータ全ビット の総読出し時間を短縮させることができる。
[0068] 図 9に、プログラム/ィレース動作用のアドレス信号をバンク毎のコラムアドレス信号 に変換する変換回路の構成を示す。この変換回路は、コラムデコーダ 6内に設けられ 、 CAMプログラムモード信号 (CAMPGM)を活性状態と非活性状態とに切り換える ことで、通常用セルアレイ 3のコラムアドレスと、 CAM用セルアレイ 4のコラムアドレス とに切り換えることができる。
[0069] 変換回路の構成は、プログラム/ィレース動作用のアドレス信号 WA (O)又は WA ( 1)と、 CAMPGM信号とを入力する ORゲート 121と、 CAMPGM信号の反転出力と 、アドレス信号 WA(21)又は WA (22)とをそれぞれに入力する〇Rゲート 123と、 OR ゲート 121、 123の出力を入力する NANDゲート 124と、 NANDゲート 124の出力を 反転させるインバータ 125とを有している。インバータ 125の出力がコラムアドレス AA (0) , AA(1)となる。 CAMPGM信号が非活性の場合には、アドレス信号 WA (1) / WA (0)信号がそのままコラムアドレス信号 AA (1) /AA(0)となる。
[0070] またその他は、 CAMPGM信号と、各アドレス信号 WA (2)， WA (3) , WA (4) , W A (5)とを入力する〇Rゲート 131と、 CAMPGM信号の反転出力と、電源電圧 VCC とを入力する〇Rゲート 133と、 ORゲート 131と 133の出力を入力する NANDゲート 1 34と、 NANDゲート 134の出力を判定させるインバータ 135とを有している。インバー タ 135の出力がコラムアドレス AA (2) , AA(3) , AA (4) , AA (5)となって出力される
[0071] プログラム/ィレース用のアドレス信号を、 DQ変換する変換回路を図 10に示す。こ の変換回路は、データ入出力回路 14内にスィッチとして設けられ、 DQ0を生成する 変換回路は、アドレス信号 WA (20)、（19)、（18)、 （17)を入力する NORゲート 142 と、 CAMPGM信号と NORゲート 142の出力とを入力する NANDゲート 143と、 NA NDゲート 143の出力を反転するインバータ 144とから構成されている。同様の回路 構成により、 DQ0— DQ15を生成する変換回路が構成される。
[0072] CAMPGM信号が活性化した場合、 WA (0)— WA (17)が CAM— DQ15— CA MDQ_0に割り当てられる。通常用セルアレイ 3が選択状態（つまり CAMPGM信号 が非活性）の場合には、 CAM_DQ15 CAM_DQ0が非活性状態となる。
[0073] ライトプロテクトビットのプログラム時には、図 10に示す変換回路によってプログラム 対象となる DQのみが活性化動作して、プログラム非対象の DQは無視されるように 印加ストレス、期待値、判定信号が制御される。
[0074] 上述した実施例は本発明の好適な実施例であるが、これに限定されるものではな レヽ。例えば、ファクトリブロックに One Time Programmable Rom (OTP-Rom) を含めても良レ、。 OTP— Romは、ユーザが一度だけプログラムできる機能メモリであ る。ユーザに与えられた機能という視点ではファクトリブロックとは異なる力 一度プロ グラムしたら再度プログラムできなレ、機能の視点からは、何度もプログラムゃィレース ができるユーザブロックからは分離する。すなわち、ゲートディスターブ、ドレインディ スターブを回避することが要求される。
[0075] また、ユーザブロックをライトビットブロックではなぐリードビットブロックとし、任意の セクタ単位でリードの制御を行うようにしてもよい。
[0076] また、上述した実施例では、ファクトリブロックとユーザブロックとの間でローカルビッ ト線の物理的な分離やグローバルビット線への電気的な分離を開示した力 これに限 らずファタリトブロックとユーザブロック間のグローバルビット線を物理的や電気的に分 離してもよい。
[0077] また通常用セルアレイと CAM用セルアレイとはデータバスを共有するように接続さ れていてもよいし、ユーザブロックとファクトリブロックのグローバルビット線を共有する ように接続してもよい。
[0078] また、ウエノレは、ユーザブロックとファクトリブロックとで分離してもよいし、共通でもよ レ、。共通であれば、ダイサイズを縮小することができる。なお、共通の場合には、ユー ザブロックでの消去動作時に、ファクトリブロックのワード線をフローティング制御する 実施例 2
[0079] まず、図 11を参照しながら本実施例の構成を説明する。図 11には、半導体装置 1 のデータを記憶するセルアレイ部 2(通常用セルアレイ 3と CAM用セルアレイ 4)と、セ ルアレイ部 2へのデータの書込み状態や、データの消去状態を確認するべリファイ回 路 13と、データ入出力回路 14内の期待値保持回路 32の構成が示されている。なお 、本実施例においても、 16ビットの同時書込みモードを備え、通常用セルアレイ 3又 は CAM用セルアレイ 4の 16メモリセルに同時アクセスしてプログラムすることができる
[0080] ベリファイ回路 13には、図 11に示すように WPビットセレクト回路 33と、データ比較 回路 34とが備えられている。データ入出力回路 14内の期待値保持回路 32とデータ 比較回路 34とは、 161/0に対応して、 16個ずつ設けられている。
[0081] WPビットセレクト回路 33には、図 11に示すようにインタフェースモード設定信号と、 各 I/Oから入力される信号と、ライトプロテクト用の CAM (以下、 WP— CAM)を指定 するアドレス (WP—CAMアドレス指定信号）とが入力される。
[0082] プログラムする CAMセルの指定方法には 2通りの方法がある。 1つは、プログラムし たい CAMセルに対応する I/Oに情報" 1"を、その他のプログラムしたくなレ、 CAM セルに対応する IZ〇には情報" 0"を入力することで指定する方法（以下、 IZ〇モー ドと呼ぶ）である。もう 1つは、プログラムしたい CAMセルに対して、対応するアドレス を入力する方法（以下、アドレスモードと呼ぶ）である。インタフェースモード設定信号 は、プログラムする CAMセルの指定方法を、この 2つで切り換える信号である。
[0083] 図 12に WPビットセレクト回路 33の詳細な構成を示す。図 12に示すように WPビット セレクト回路 33は、デコーダ 51と、 ANDゲート 53と、スィッチ 54とを主として備えて いる。 ANDゲート 53とスィッチ 54とは、 161/0に対応して 16個ずつ設けられている 。これらの構成により、擬似的にベリファイをパスさせるデータ比較回路 34を選択する
[0084] インタフェースモード設定信号によって、アドレスモードに設定されると、スィッチ 54 - (0)一 54- (15)は OFFし、入力した WP-CAMアドレス指定信号をデコーダ 51で デコードして、ベリファイコントロール信号を生成する。また、インタフェースモード設 定信号によって、 I/Oモードに設定されると、インバータ 52を介してデコーダ 51に入 力されるインタフェースモード設定信号によりデコーダ 51が OFFになり、スィッチ 54- (0)— 54—（15)が ONする。
[0085] ANDゲート 53_ (0)— 53_(15)には、各 lZ〇力も入力した信号（l/O_ (0)— 1/ 0 (15) )と、 CAMセルから予め読出したプレリードデータ（DAV)とが入力され、これ らの信号の論理積を ANDゲート 53_ (0)— 53_ (15)で取る。すなわち、 CAMセル のプログラム前のデータと、 IZ〇入力したデータとが共に" の時にハイレベルの信 号をべリファイコントロール信号として出力する。それ以外の時にはローレベルの信 号をべリファイコントロール信号として出力する。
[0086] 期待値保持回路 32— (0) 32_ (15)は、図 11に示すように各 lZ〇に対応して設 けられ、 I/O入力した情報を保持する。保持した情報は、通常用セルアレイ 3のプロ グラム後に期待値データとしてデータ比較回路 34に出力される。また期待値保持回 路 32_ (0)— 32— (15)は、 I/Oモードに設定され CAM用セルアレイ 4のプログラム 時に、 IZ〇入力した情報を保持する。保持した情報は、 CAM用セルアレイのプログ ラム後に期待値データとしてデータ比較回路 34に出力される。また期待値保持回路 32は、アドレスモードに設定され CAM用セルアレイ 4のプログラム時に、インタフエ一 スモード設定信号によりスィッチ 35が ONになると、 WPビットセレクト回路 33から出力 されるベリファイコントロール信号を入力して期待値を生成する。そのデータは、 CA M用セルアレイのプログラム後に期待値データとしてデータ比較回路 34に出力され る。
[0087] データ比較回路 34— (0)— 34—（15)も I/Oに対応してそれぞれ設けられ、通常用 セルアレイ 3や CAM用セルアレイ 4から読出したデータと、期待値保持回路 32_(0) 一 32- (15)に保持されたデータ（期待値）とを比較する。また、 CAM用セルアレイ 4 のプログラム時には、データ比較回路 34は、 WPビットセレクト回路 33からのべリファ イコントロール信号によって、プログラム非対象のセルはすべて擬似的にベリファイを パスさせる。
[0088] 次に、図 13に示すフローチャートと、図 14を参照しながら本実施例の I/Oモード に設定され CAM用セルアレイ 4のプログラム時の動作を説明する。なお、本実施例 では、書込みを保護するライトプロテクトの設定を、複数のセクタからなるセクタグルー プごとに行うことが可能であり、セクタグループごとに I/Oが割り振られている。書込 みを保護するライトプロテクトに設定するセクタグノレープを選択すると、該当するセク タグループの WP—CAMセルに保護データがプログラムされる。
[0089] まず、プログラムする WP—CAMセルを設定した CAMプログラム設定信号（I/O— 0, 1 · · · 15)を各 I/O力 入力する（ステップ S10)。プログラムする WP—CAMセル に該当する I/Oには、プログラム実行を指示する情報" 1 "が入力され、その他の 1/ Oには、プログラムを行わないように指示する情報" 0"が入力される（図 14の（B)参 照）。
[0090] 次に、 WP—CAMセルに既に記憶済みのデータを読出して、プレリードする（ステツ プ Sl l)。プレリードしたデータを判定して、各 WP— CAMセルのデータ書込み状態 を判定する。既にデータが書き込まれ、プログラムされた状態の場合には、情報" 0" が記憶されており、データが書き込まれていなレ、ィレース状態の場合には、情報' T' が記憶されてレ、る（図 14の (A)参照）。
[0091] 次に、 IZ〇入力信号によって書込みに設定され、現在の状態がィレース状態にあ る WP—CAMセルを検出する（ステップ S 12)。プレリードした WP—CAMセルのデー タカ 1"のィレース状態で、 IZ〇入力力 1"の WP—CAMセルを検出する。この判定 には、図 11に示す期待値保持回路 32、データ比較回路 34を使用することもできる。
[0092] そして検出した WP— CAMセルに対して、プログラムを実行する（ステップ S 13) (例 えば、図 14の（C)参照）。プログラムを実行すると、データが確かに WP—CAMセル に書き込まれたか否力、を判定するべリファイをべリファイ回路 13で実施する。この時、 I/Oモードに設定されたインタフェースモード設定信号により、 I/Oごとに設けられ たスィッチ 35—（0)— 35- (15)を OFFさせる。またインタフェースモード設定信号は 、WPビットセレクト回路 33にも入力され、スィッチ 54_ (0)— 54_ (15)を ONに設定 する。
[0093] WPビットセレクト回路 33は、各 WP—CAMセルからプレリード時に読出したデータ と、 I/O入力した信号（I/O— 0, l · · · 15)との論理積をANDゲート53- (0)—53- (15)で取り、ベリファイコントロール信号を生成する。 I/O入力力 S"l "でプログラムに 指定され、プレリードデータも "1 "でィレースセルであった場合にハイレベルのベリフ アイコントロール信号がデータ比較回路 34に出力される。それ以外の場合には、ロー レベルのベリファイコントロール信号がデータ比較回路 34に出力される。
[0094] 期待値保持回路 32_ (0) 32_ (15)は、入力した Ι/Ο_(0) , (1) · · · (15)の信 号をそのままラッチしており、ラッチしたデータを所定タイミングで DIN0, 1， 2， * · · 1 5としてデータ比較回路 34— (0)— 34—（15)に出力する。このデータを期待値デー タと呼ぶ。また各データ比較回路 34—（0) 34_ (15)には、 WPビットセレクト回路 3 3力、らのベリファイコントロール信号も入力される。
[0095] データ比較回路 34_ (0)— 34_ (15)は、 WP—CAMセルから読出したデータ、す なわちプログラム後のデータと、期待値保持回路 32— (0)— 32_(15)から読出した 期待値とを比較する。このとき、 WPビットセクレト回路 33からローレベルのベリファイ コントロール信号が入力されているデータ比較回路 34では、比較動作を行わずにハ ィレベルのマッチ信号を出力し、ベリファイを擬似的にパスさせる（図 14の（D)参照） 。また WPビットセクレト回路 33力、らハイレベルのベリファイコントロール信号が入力さ れているデータ比較回路 34では、対応する期待値保持回路 32から入力した期待値 データと、 WP—CAMセルのプログラム後のデータとを比較する。 I/O入力が" 1 "で 「プログラムする」に設定され、プログラム後に WP— CAMセルから読み込んだデータ 力 1 "でィレース状態であった場合には、 Failを示すローレベル信号を判定回路 12 に出力する。また、図 14 (D)に示すように IZ〇入力力 1"で、プログラム後に WP-C AMセルから読み込んだデータ力 0"でプログラム状態であった場合には、ベリファ ィがパスしたことを示すハイレベル信号を判定回路 12に出力する。
[0096] 判定回路 12は、各データ比較回路 34— (0) 34— (15)から出力されるマッチ信号 がすべて "Η' 'レベルの時に、データの書込み成功のベリファイ信号をコントローラに 出力する。
[0097] このように本実施例は、プログラムの行われていない CAMセルに害 ijり当てられたデ ータ比較回路の比較結果を、擬似的にパスさせる制御を行うので、プログラムされた CAMセルのプログラム結果をべリファイに反映させることができる。
[0098] 次に、外部からセクタグループアドレス（SGA)が指定された場合の動作を図 15に 示すフローチャートと図 16を参照しながら説明する。なお、図 16に示すように WP-C AMのプログラムコマンドを実行するためのシーケンスは、 5サイクルでコマンド認識 の手順を行レ、、 6サイクノレ目で情報を書き換える。すなわちプログラムしたい SGAを 指定して、合計 6サイクルで 1つの SGAのプログラムを実行する。
[0099] まず、プログラムする WP—CAMセルを設定した WP—CAMアドレス指定信号を入 力する。この WP—CAMアドレス指定信号をデコーダで解析し (ステップ S20)、実際 にプログラムする WP—CAMセルに対応するアドレスを発生する。ベリファイ回路 13 においても、 WP—CAMアドレス指定信号をデコーダ 51でデコードする。そして、プ ログラムする WP - CAMセルに対応する期待値保持回路 32と、データ比較回路 34 とにハイレベルのベリファイコントロール信号を出力する。その他の期待値保持回路 3 2とデータ比較回路 34には、ローレベルのベリファイコントロール信号を出力する。
[0100] 次に、デコード結果から割り出された WP— CAMセルに既に記憶されているデータ を読出してプレリードする（ステップ S21)。プレリードしたデータを判定して、該当 WP -CAMセルのデータ書込み状態を判定する。
[0101] 該当 WP—CAMセルがィレース状態であると判定した場合には（ステップ S22/Y ES)、そのセルにデータを書込み、プログラム状態とする（ステップ S23)。該当 WP— CAMセルがプログラム状態であった場合には（ステップ S22/NO)、すでにプログ ラム済みとして処理を終了する。
[0102] WP—CAMセルへのプログラムが終了すると、データが確かに WP—CAMセルに 書き込まれたか否力 ^判定するべリファイをべリファイ回路 13で実施する。
[0103] WPビットセレクト回路 33と、 IZ〇に対応して設けられたデータ比較回路 34— (0)— 34- (15)とはそれぞれ配線で接続され、 WPビットセレクト回路 33からべリファイコン トロール信号が出力されている。またアドレスモードの時には、インタフェースモード 設定信号によってスィッチ 35_(0)— 35_ (15)を ONさせている。このため、 "H"レ ベルのベリファイコントール信号が出力される配線に接続された期待値保持回路 32 だけべリファイコントロール信号が入力される。 "H"レベルのベリファイコントール信号 が入力される期待値保持回路 32は、該当する WP— CAMセルがプログラムされた場 合の期待値" 0"を生成してデータ比較回路 34に出力する（ステップ S24) (図 16参照 )。その他の" L"レベルのベリファイコントロール信号を入力する期待値保持回路 32 は、期待値の生成を行わない（ステップ S24)。従って、データ比較回路 34へは期待 値は出力されない。
[0104] 期待値保持回路 32から期待値" 0"を入力したデータ比較回路 34は、該当する WP —CAMセルに記憶されたデータを読出して、このデータ DAViと期待値" 0" (図 16に は ZDINiと表記する）とを比較する。その他のデータ比較回路 34は、ベリファイコン トール信号がローレベルであるので、強制的に" H' 'レベルのマッチ信号を出力する。 すなわち、擬似的にベリファイをパスさせる（図 16参照）。
[0105] 判定回路 12は、各データ比較回路 34から出力されるマッチ信号がすべで 'Η"レ ベルの時に、データの書込み成功のベリファイ信号をコントローラに出力する（ステツ プ S25)。すなわち、実際にプログラムされた WP—CAMセルのデータ比較結果を、 ベリファイの結果として出力することができる。
[0106] 図 17に、図 11に示す期待値保持回路 32及びデータ比較回路 34と、判定回路 12 の詳細な構成を示す。前述のようにデータ比較回路 34の出力を WPビットセレクト回 路 33からのべリファイコントロール信号によって制御し、判定回路 12に出力している 。また、 CAMセルを書き換えるモード信号である CAMモード信号によりデータ比較 回路 34の制御を行っている。さらにインタフェースモード設定信号により期待値保持 回路 32の制御を行っている。
実施例 3
[0107] 次に、図 18を参照しながら本発明の第 3実施例を説明する。 CAM用セルアレイ 4 に書き込まれた CAMデータは、パワーオン時、又はハードウェアリセット時にスィッチ 61を ONにしてリードされ、図 18に示す SRAM等の揮発性メモリ 11に転送される。 C AMデータの読出しの時には、この揮発性メモリ 11から読み出すことで通常用セルァ レイ 3のリードアクセスなどのスピードが遅れないようにしている。本実施例では CAM へのプログラム時、この揮発性メモリ 11に記憶してレ、るデータを期待値データとして 使用し、データ比較回路 34で CAMセルから読出したデータと比較する。
[0108] また、 CAM用セルアレイ 4にプログラムしたデータのベリファイ以外の時には、スィ ツチ 62を CAMモード信号によって切り換えて期待値保持回路 32とデータ比較回路 34とをつなぐ。これにより、通常用セルアレイ 3のべリファイ時には、期待値保持回路 32を使用したベリファイも可能となる。
[0109] 図 19に WPビットセレクト回路 33の構成を示す。本実施例では、実施例 2の AND ゲート 53を設けずに、インタフェースモード設定信号によって IZ〇モードに設定され ると、 I/O入力した信号 IZ〇（0) , (1)， · · ·（15)をそのままべリファイコントロール信 号として出力する。またアドレスモード時には、インタフェースモード設定信号によりス イッチ 54—（0)— 54_ (15)を OFFして、デコーダ 51からのデコード信号を出力する 。デコーダ 51は、アドレスモードに設定されると、 WP— CAMアドレス指定信号を入 力してこの信号を解析し、プログラムに指定された WP— CAMセルを割り出す。そし て、該当する WP—CAMセルがプログラムに指定されたことを示すハイレベルのベリ ファイコントロール信号を揮発性メモリ 11に出力する。プログラムに指定されてレ、なレヽ その他の WP—CAMセルに対応するべリファイコントロール信号は、ローレベルで出 力される。
[0110] 揮発性メモリ 11には、 CAMセルから読出したデータを保持する 2つの記憶領域が ある。第 1記憶領域は、ベリファイにより CAMセルにそのデータが確かに記憶されて レ、ると証明されたデータを記憶する領域である。つまり、 CAMセルへのプログラム（ ベリファイを含む）完了後の CAMセルアレイ内の不揮発性メモリ情報と同一性を保 持する。従って、通常セルアレイ 3の通常動作時にその動作上必要な回路などから C AMセルのデータを要求された時には、この第 1記憶領域のデータを出力する。また 第 2記憶領域は、一時的な記憶領域として使用され、プログラム時などにプレリードし た CAMセルのデータを記憶しておく領域である。
[0111] 揮発性メモリ 11は、 WPビットセレクト回路 33からべリファイコントロール信号を入力 すると、この信号により指示された WP— CAMセルの期待値として、プレリードにより 読み込んだデータではなく図 18に示すように" 0"を出力する。また、その他のローレ ベルのベリファイコントロール信号に該当する WP—CAMセルのデータとして、プレリ ード時に第 2記憶領域に記憶されたデータをそのまま出力（イニシャルパス)する。
[0112] 本実施例の I/Oモードに設定され CAM用セルアレイ 4のプログラム時の動作手順 を図 20に示すフローチャートと図 21を参照しながら説明する。まず、プログラムする WP— CAMセルを設定した CAMプログラム設定信号（1/〇_0, 1 · · · 15)を各 I/O 力 入力する（ステップ S30)。プログラムする WP-CAMセルに該当する I/Oには、 プログラム実行を指示する情報 "1 "が入力され、その他の I/Oには情報" 0"が入力 される。
[0113] 次に、 WP—CAMセルからデータをプレリードし、各 WP—CAMセルのデータ書込 み状態を判定する (ステップ S31)。既にデータが書き込まれ、プログラムされた状態 の場合には、情報" 0"が記憶されており、データが書き込まれていなレ、ィレース状態 の場合には、情報 "1 "が記憶されている。
[0114] 次に、 IZ〇入力信号によって書込みに設定され、現在の状態がィレース状態にあ る WP—CAMセルを検出する（ステップ S32)。プレリードした WP—CAMセルのデー タが" 1 "のィレース状態で、 I/O入力力 の WP-CAMセルを検出する。また書込 みに指定された WP— CAMセル力 すでにプログラム済みのものしかなかった場合 には、この処理を終了し、エラーを出力する。なお、ここまでの処理はコントローラ 8で 行われる。
[0115] 次に検出した WP— CAMセルに対して、プログラムを実行する（ステップ S33)。プ ログラムを実行すると、データが確力、に WP—CAMセルに書き込まれたか否かを判定 するベリファイをべリファイ回路 13で実施する。この時、インタフェースモード設定信 号により、 I/Oごとに設けられたスィッチ 54— (0)— 54—（15)を ONに設定する。また デコーダ 51は、インバータ 52を介して入力されるインタフェースモード設定信号によ り動作を停止する。
[0116] WPビットセレクト回路 33は、入力した I/O_ (0) , (1) · · · (15)の信号をそのまま 揮発性メモリ 11にべリファイコントロール信号として出力する。すなわち、プログラムに 指定された WP—CAMセルには、 "1 "が I/O入力されるため、ベリファイコントロール 信号としてハイレベルの信号を出力する。その他の WP— CAMセルに対応するベリ ファイコントロール信号はローレベルとなる。
[0117] 揮発性メモリ 11は、ハイレベルのベリファイコントロール信号で指定される WP— CA Mセルのデータとして期待値" 0"をデータ比較回路 34に出力する（図 21参照）。そ の他の WP-CAMセルの期待値データは、第 2記憶領域に記憶したプレリード時の データをそのまま出力する（図 21参照）。
[0118] 各データ比較回路 34_ (0)— 34_ (15)は、各 WP—CAMセルからプログラム後に 読み込んだデータと、揮発性メモリ 11から読み込んだ期待値とを比較する (ステップ S34)。プログラムが行われていない WP—CAMセルから読出したデータと期待値と は必ず一致するので、プログラムを行った WP—CAMセルのデータと期待値の一致 検出が、そのままべリファイの判定結果となる。 WP—CAMセルから読出したデータと 期待値とがー致しなかった場合には（ステップ S35/NO)、もう一度プログラムからや り直す (ステップ S33)。また、 WP— CAMセルから読出したデータと期待値とがー致 した場合には (ステップ S35ZYES)、一致を示すマッチ信号がデータ比較回路 34 力 判定回路 12に出力される。判定回路 12は、すべてのデータ比較回路 34からの マッチ信号が一致を示してレ、る場合には、ベリファイパスを示す信号をコントローラ 8 に出力する（ステップ S36)。ベリファイに成功すると、 WP—CAMセルまたはセンスァ ンプからデータを読み込んで、揮発性メモリ 11の第 1記憶領域に記憶し、正式な WP —CAMセルのデータとする（ステップ S37)。
[0119] 本実施例も、プログラムの行われていない CAMセルに害 ijり当てられたデータ比較 回路の比較結果を、擬似的にパスさせる制御を行うので、プログラムされた CAMセ ルのプログラム結果をべリファイに反映させることができる。
[0120] 次に、図 22のフローチャート、及び図 23を参照しながらアドレスモード時の動作手 順を説明する。まず、プログラムする WP—CAMセルを設定した WP—CAMアドレス 指定信号を入力する。この WP—CAMアドレス指定信号をデコーダで解析し (ステツ プ S40)、実際にプログラムする WP—CAMセルに対応するアドレスを発生する。ベリ フアイ回路 13においても、 WP—CAMアドレス指定信号をデコーダ 51でデコードす る。そして、プログラムする WP-CAMセルを指定するべリファイコントロール信号を 揮発性メモリ 11に出力する。
[0121] 次に、デコード結果から割り出された WP— CAMセルに既に記憶されているデータ を読出してプレリードする（ステップ S41)。プレリードしたデータを判定して、該当 WP -CAMセルのデータ書込み状態を判定する。
[0122] 該当 WP—CAMセルがィレース状態であると判定した場合には（ステップ S42/Y ES)、そのセルにデータを書込み、プログラム状態とする（ステップ S43)。該当 WP— CAMセルがプログラム状態であった場合には（ステップ S42/NO)、すでにプログ ラム済みとして処理を終了する。
[0123] 以降、上述した図 20に示すフローチャートと同様に、検出した WP— CAMセルに対 してプログラムが行われ、ベリファイが実施される。なお、ベリファイ時に、揮発性メモ リ 11はハイレベルのベリファイコントロール信号で指定される WP—CAMセルのデー タとして期待値" 0"をデータ比較回路 34に出力する（図 23参照）。その他の WP— C AMセルの期待値データは、第 2記憶領域に記憶したプレリード時のデータをそのま ま出力する（図 23参照）。各データ比較回路 34— (0) 34_ (15)は、各 WP—CAM セルからプログラム後に読み込んだデータと、揮発性メモリ 11から読み込んだ期待値 とを比較して、比較動作を行う。 WP-CAMセルからプログラム後に読み込んだデー タと期待値とがー致すると、ベリファイパスを示す信号がコントローラ 8に出力される。 ベリファイに成功すると、 WP—CAMセルまたはセンスアンプからデータを読み込ん で、揮発性メモリ 11の第 1記憶領域に記憶し、正式な WP—CAMセルのデータとする
[0124] 図 24に詳細な構成を示す。図 24に示す半導体装置は、 CAMモード信号によりデ ータ比較回路 34の入力を切り換えている。すなわち、 CAMモード時には、揮発性メ モリ 11からの出力をデータ比較回路 34に出力し、通常時には、期待値保持回路 32 の出力をデータ比較回路 34に出力している。
[0125] 上述した実施例は本発明の好適な実施例である。但しこれに限定されるものではな ぐ本発明の要旨を逸脱しなレ、範囲内にぉレ、て種々変形実施可能である。
例えば、揮発性メモリ 11は、 1つの記憶領域（第 1記憶領域）のみであっても実現で きる。 CAM用セルアレイ 4に書き込まれた CAMデータは、パワーオン時、又はハー ドウエアリセット時にスィッチ 61を ONにしてリードされ、揮発性メモリ 11 (第 1記憶領 域）に転送される。プレリードは、この揮発性メモリ 11の情報を読み出すことで WP-C AMセルのデータが " 1 "のィレース状態で、 I/O入力が " 1 "の WP—CAMセルを検 出する。次に検出した WP-CAMセルに対して、プログラムを実行する。プログラムを 実行すると、データが確力に WP— CAMセルに書き込まれたか否かを判定するベリ フアイをべリファイ回路 13で実施する。 WPビットセレクト回路 33は、揮発性メモリ 11 にべリファイコントロール信号としてプログラムに指定された WP—CAMセルにはハイ レベルの信号を出力し、その他の WP— CAMセルに対応するべリファイコントロール 信号はローレベルを出力する。揮発性メモリ 11は、ハイレベルのベリファイコントロー ル信号で指定される WP— CAMセルのデータとして第 1記憶領域の読み出し出力部 (図示せず）を第 1記憶領域の情報とは無関係に期待値" 0"をデータ比較回路 34に 出力する。簡易的には、第 1記憶領域の読み出し出力部にベリファイコントロール信 号によるクランプ回路を付加して出力を" 0"にクランプする。その他の WP— CAMセ ルの期待値データは、第 1記憶領域の情報を、前記クランプ部を作用させずにその まま出力する。各データ比較回路は、各 WP—CAMセルからプログラム後に読み込 んだデータと、揮発性メモリ 11から読み込んだ期待値とを比較する。ベリファイがー 致した場合には、 WP—CAMセルまたはセンスアンプ力 スィッチ 61を ONにしてデ ータを読み込んで、揮発性メモリ 11の第 1記憶領域に記憶し、正式な WP— CAMセ ルのデータとする。
尚、揮発性メモリ 11の素子構成は所謂スタティックメモリセルであっても良いし、周 辺回路に適用される論理素子で構成されたラッチ回路などであってもよい。

Claims

請求の範囲
[I] 半導体装置の動作設定情報を記憶するセルアレイと、
前記セルアレイの読出しと書込みを制御する制御部とを有し、
前記制御部は、前記動作設定情報の機能毎に異なるローアドレスを割り付けること を特徴とする半導体装置。
[2] 前記制御部は、前記動作設定情報の機能毎に異なるコラムアドレスを割り付けるこ とを特徴とする請求項 1記載の半導体装置。
[3] 前記制御部は、前記動作設定情報の複数の異なる機能に対して連続するコラムァ ドレスを割り付けることを特徴とする請求項 1記載の半導体装置。
[4] 前記制御部は、前記ローアドレスで選択される複数のコラムに前記動作設定情報 を割り付けることを特徴とする請求項 1記載の半導体装置。
[5] 前記制御部は、前記ローアドレスで選択される任意のコラムの全ての I/Oに前記 動作設定情報を割り付けることを特徴とする請求項 1記載の半導体装置。
[6] 前記ローアドレスの異なるメモリセル間で、ローカルビット線の配線パターンを切断 したことを特徴とする請求項 1記載の半導体装置。
[7] 前記ローアドレスの異なるメモリセルは、コラム対応に設けたビット線との接続を切り 換えるスィッチをそれぞれに有することを特徴とする請求項 1記載の半導体装置。
[8] 前記セルアレイはコラム毎に複数のメモリセルを有し、前記動作設定情報が格納さ れていない前記複数のメモリセルは、コラム対応に設けられているビット線力 切り離 されていることを特徴とする請求項 1記載の半導体装置。
[9] 前記制御部は、前記セルアレイ上の全ワード線を選択し、前記コラムアドレスを連 続的に切り換えてデータを読み出すことを特徴とする請求項 3記載の半導体装置。
[10] 前記制御部は、指定されたメモリセルの番号から、該当するメモリセルのアドレスに 変換する変換テーブルを有することを特徴とする請求項 1から 9のいずれか 1項記載 の半導体装置。
[II] 半導体装置の動作設定情報を記憶するセルアレイへのアドレス割り付け方法であ つて、
前記動作設定情報の機能毎に異なるローアドレスを割り付けることを特徴とするアド レス割り付け方法。
[12] 前記動作設定情報の機能毎に異なるコラムアドレスを割り付けることを特徴とする請 求項 11記載のアドレス割り付け方法。
[13] 前記動作設定情報の複数の異なる機能に対して連続するコラムアドレスを割り付け ることを特徴とする請求項 11記載のアドレス割り付け方法。
[14] 前記セルアレイ上の全ワード線を選択し、前記コラムアドレスを連続的に切り換えて データを読み出すことを特徴とする請求項 13記載のアドレス割り付け方法。
[15] 半導体装置の動作設定情報を記憶するセルアレイと、
前記セルアレイの複数のセルに同時にプログラムする書込み回路と、
前記複数のセルのうち、実際にプログラムが行われたセルのプログラム結果だけを 検証するべリファイ回路と、を有することを特徴とする半導体装置。
[16] 前記べリファイ回路は、正常にプログラムが行われた場合に得られる期待値データ と、前記プログラム後に前記セルまたはセンスアンプから読出したデータとを比較す る複数の比較回路と、
前記プログラムの行われていない前記セルに割り当てられた前記比較回路の比較 結果を、擬似的にパスさせる制御を行う制御手段とを有することを特徴とする請求項
15記載の半導体装置。
[17] 前記制御手段は、外部入力によってプログラムに指定されたセルであって、前記プ ログラム前にィレースビットであったセルを判定し、
前記制御手段からの指示により、前記セルがプログラムされた場合に得られる期待 値データを生成して、前記セルに割り振られた前記比較回路に出力する期待値保持 回路をさらに有することを特徴とする請求項 16記載の半導体装置。
[18] 半導体装置の動作設定情報を記憶するセルアレイと、
前記セルアレイの複数のセルに同時にプログラムする書込み回路と、
前記プログラム前の前記複数のセルの記憶データを記憶する揮発性記憶回路と、 前記複数のセルのうち、前記プログラムが行われていないセルには前記記憶デー タをそのまま用いて検証を行レ、、実際に前記プログラムが行われたセルには正常に プログラムが行われた場合に得られる期待値データを用いてプログラム結果を検証 するベリファイ回路と、を有することを特徴とする半導体装置。
[19] 前記べリファイ回路は、正常にプログラムが行われた場合に得られる期待値データ と、前記プログラム後に前記セルまたはセンスアンプから読出したデータとを比較す る複数の比較回路と、
実際にプログラムが行われたセルを判定し、当該セルに割り当てられた前記比較回 路に、前記正常にプログラムが行われた場合に得られる期待値データを用いてプロ グラム結果を検証させる制御手段と、を有することを特徴とする請求項 18記載の半導 体装置。
[20] 前記制御手段は、外部入力によってプログラムに指定されたセルであって、前記プ ログラム前にィレースビットであったセルに該当する前記揮発性記憶回路に記憶した 前記期待値データを、プログラムされた場合の期待値データに変更して、前記比較 回路に出力させることを特徴とする請求項 19記載の半導体装置。
[21] 前記制御手段は、前記複数のセルごとに、プログラム対象に設定するか否力を指 示する指示信号を外部入力し、前記プログラム対象に設定されたセル力 Sィレースビッ トのセルであるか否かを判定して実際にプログラムを行うセルを判定することを特徴と する請求項 16又は 19記載の半導体装置。
[22] 前記制御手段は、外部入力されるアドレス情報をデコードして、プログラム対象に設 定されたセルを判定し、前記プログラム対象に設定されたセル力 —スビットのセ ルであるか否力を判定して実際にプログラムを行うセルを判定することを特徴とする 請求項 16又は 19記載の半導体装置。
[23] 前記制御手段は、外部入力されるモード切換信号により、前記プログラム対象のセ ルを指定するインタフェースを切り換えることを特徴とする請求項 16又は 19記載の半 導体装置。
[24] 前記動作設定情報を記憶するセルアレイへのプログラム後のベリファイと、通常の データを記憶する通常用セルアレイへのプログラム後のベリファイとで、前記べリファ ィ回路を共有することを特徴とする請求項 15又は 18記載の半導体装置。
[25] 前記比較回路は、前記動作設定情報を記憶するセルアレイへのプログラムに切り 換えるモード信号が入力されて、前記期待値データと前記セルまたはセンスアンプか ら読出したデータの比較を行うことを特徴とする請求項 16又は 19記載の半導体装置
[26] 前記動作設定情報を記憶するセルアレイへのプログラム時には、前記揮発性記憶 回路の出力を使用して前記比較回路で比較動作を行レ、、通常のデータを記憶する 通常用セルアレイへのプログラム時には、前記セルがプログラムされた場合に得られ る期待値データを保持する期待値保持回路の出力を使用して前記比較回路の比較 動作を行うことを特徴とする請求項 19記載の半導体装置。
[27] 半導体装置の動作設定情報を記憶するセルアレイのベリファイ方法であって、 前記セルアレイの複数のセルのうち、実際にプログラムが行われたセルのプログラ ム結果だけを検証することを特徴とするベリファイ方法。
[28] 半導体装置の動作設定情報を記憶するセルアレイのベリファイ方法であって、 前記複数のセルのうち、前記プログラムが行われていないセルには、当該セルの前 記プログラム前のデータをそのまま用いて検証を行い、実際に前記プログラムが行わ れたセルには正常にプログラムが行われた場合に得られる期待値データを用いてプ ログラム結果を検証することを特徴とするベリファイ方法。
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US11/341,029 US7433219B2 (en) 2005-01-27 2006-01-27 Method and apparatus for address allotting and verification in a semiconductor device
TW102127390A TWI529717B (zh) 2005-01-27 2006-01-27 於半導體裝置中位址分配與驗證之方法及裝置
US12/199,684 US7813154B2 (en) 2005-01-27 2008-08-27 Method and apparatus for address allotting and verification in a semiconductor device
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011505649A (ja) * 2007-12-04 2011-02-24 マイクロン テクノロジー， インク． メモリセルの感知
JP2012185878A (ja) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd 半導体記憶装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006038678A1 (de) * 2006-08-17 2008-02-21 Bayerische Motoren Werke Ag Verfahren zur Vergabe von Adressen an die Speicherzellen eines wiederaufladbaren Energiespeichers
US7567461B2 (en) * 2006-08-18 2009-07-28 Micron Technology, Inc. Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells
US7895404B2 (en) * 2008-02-14 2011-02-22 Atmel Rousset S.A.S. Access rights on a memory map
KR101115637B1 (ko) * 2009-06-30 2012-03-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이의 동작 방법
KR101984796B1 (ko) 2012-05-03 2019-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR20150078165A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102496678B1 (ko) * 2016-02-19 2023-02-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP6473733B2 (ja) * 2016-12-13 2019-02-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置およびその動作設定方法
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
KR102587962B1 (ko) 2019-06-25 2023-10-11 삼성전자주식회사 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295098A (ja) * 1990-03-31 1991-12-26 Toshiba Corp 不揮発性半導体記憶装置
JPH06131886A (ja) * 1992-10-14 1994-05-13 Toshiba Corp 半導体ファイル装置
JPH06349285A (ja) * 1993-06-08 1994-12-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH10214489A (ja) * 1997-01-31 1998-08-11 Kawasaki Steel Corp 連想メモリ
JPH11126489A (ja) * 1997-10-21 1999-05-11 Toshiba Corp 半導体記憶装置
JPH11306770A (ja) * 1998-04-22 1999-11-05 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000235797A (ja) * 1999-02-10 2000-08-29 Nec Corp 半導体記憶装置
JP2003187599A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473435A (en) * 1987-09-16 1989-03-17 Hitachi Ltd Semiconductor integrated circuit device
JP2647321B2 (ja) 1991-12-19 1997-08-27 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた記憶システム
JPH0778106A (ja) * 1993-09-08 1995-03-20 Hitachi Ltd データ処理システム
US5818771A (en) 1996-09-30 1998-10-06 Hitachi, Ltd. Semiconductor memory device
TW419828B (en) * 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US6222779B1 (en) * 1998-04-24 2001-04-24 Kabushiki Kaisha Toshiba Semiconductor storage device with automatic write/erase function
JPH11306007A (ja) * 1998-04-24 1999-11-05 Nec Corp Ｂｉｏｓ書き換え方法及び方式
US6005790A (en) * 1998-12-22 1999-12-21 Stmicroelectronics, Inc. Floating gate content addressable memory
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
KR100674454B1 (ko) 2000-02-16 2007-01-29 후지쯔 가부시끼가이샤 비휘발성 메모리
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
JP4535563B2 (ja) * 2000-04-28 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6614685B2 (en) * 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
JP2003157680A (ja) 2001-11-21 2003-05-30 Sony Corp 不揮発性半導体メモリ装置とその検証方法
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
JP2003241730A (ja) * 2002-02-18 2003-08-29 Rohm Co Ltd 表示装置
US20030218913A1 (en) * 2002-05-24 2003-11-27 Le Binh Quang Stepped pre-erase voltages for mirrorbit erase
KR100460993B1 (ko) * 2002-12-27 2004-12-09 주식회사 하이닉스반도체 워드라인 리페어가 가능한 플래시 메모리 소자
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100610006B1 (ko) * 2004-05-04 2006-08-08 삼성전자주식회사 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를갖는 반도체 메모리 장치
WO2006011222A1 (ja) * 2004-07-30 2006-02-02 Spansion Llc 半導体装置および書き込み方法
KR100702300B1 (ko) * 2005-05-30 2007-03-30 주식회사 하이닉스반도체 테스트 제어 회로를 갖는 반도체 메모리 장치
KR100823169B1 (ko) * 2007-01-25 2008-04-18 삼성전자주식회사 향상된 동작 특성을 갖는 플래시 메모리 시스템 및 그것의액세스 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295098A (ja) * 1990-03-31 1991-12-26 Toshiba Corp 不揮発性半導体記憶装置
JPH06131886A (ja) * 1992-10-14 1994-05-13 Toshiba Corp 半導体ファイル装置
JPH06349285A (ja) * 1993-06-08 1994-12-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH10214489A (ja) * 1997-01-31 1998-08-11 Kawasaki Steel Corp 連想メモリ
JPH11126489A (ja) * 1997-10-21 1999-05-11 Toshiba Corp 半導体記憶装置
JPH11306770A (ja) * 1998-04-22 1999-11-05 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000235797A (ja) * 1999-02-10 2000-08-29 Nec Corp 半導体記憶装置
JP2003187599A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011505649A (ja) * 2007-12-04 2011-02-24 マイクロン テクノロジー， インク． メモリセルの感知
US8565024B2 (en) 2007-12-04 2013-10-22 Micron Technology, Inc. Sensing memory cells
US9093162B2 (en) 2007-12-04 2015-07-28 Micron Technology, Inc. Sensing memory cells
JP2012185878A (ja) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd 半導体記憶装置

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