WO2009079969A1 - Verfahren zum herstellen eines optoelektronischen bauelementes in dünnschichttechnik - Google Patents

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WO2009079969A1
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mesas
connection
carrier
epitaxial substrate
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Vincent Grolier
Andreas PLÖSSL
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Osram Opto Semiconductors Gmbh
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Definitions

  • the present invention relates to a method for transferring a thin-film structure of an optoelectronic component, in particular a thin-film LED structure, from an epitaxial substrate to a carrier.
  • the layer structure provided for this purpose is produced epitaxially on an epitaxial substrate.
  • the epitaxial substrate is, for example, sapphire, but may also be GaN, SiC, silicon, AlN or equivalent (for the growth of AlGaInN layer structures), GaAs, Ge or the like (for the growth of AlGaInP layer structures or AlGaAs layer structures) or InP (for the growth of InGaAsP layer structures).
  • the thin-film LED structure is placed on a support, e.g.
  • Germanium for example, by soldering terminal pads of the LED structure, which are usually formed by a layer of Ti / Pt / Au, on a corresponding contact surface of the carrier.
  • the epitaxial substrate can then be removed.
  • the thin-film LED is then permanently attached to the carrier and thus forms a device that in a planned manner z. B. can be mounted in a housing.
  • On the epitaxial substrate a plurality of individual LEDs is produced.
  • the layer structure of the thin-film LEDs must therefore be divided into the individual LEDs.
  • trenches are etched into the epitaxial layers, so that so-called mesas remain, each associated with an LED to be manufactured.
  • solder material can basically be applied to both contact surfaces to be connected to one another.
  • the carrier and the epitaxial substrate are pressed together with the mutually facing contact surfaces. In doing so, solder undesirably penetrates into the trench between the mesas, where it forms irregular ridges. These manufacturing irregularities cause sacrifices in the yield of viable components and increased expense in controlling mass production, which increases manufacturing costs. These difficulties can z. B. be avoided by the fact that the mesas are etched only after the connection with the carrier. It is instead also possible to structure the carrier according to the LED mesas and to keep the trench between the mesas lot-free in this way; however, this requires accurate adjustment of the carrier on the epitaxial substrate.
  • connection carrier assembly which has a plurality of component regions, in each of which at least one electrical connection region is provided, and a semiconductor body carrier, on which a plurality of separate semiconductor bodies connected to the semiconductor body carrier is arranged, wherein the semiconductor bodies each have a semiconductor layer sequence with one have active area.
  • the connection carrier assembly and the semiconductor body carrier are aligned relative to one another such that the semiconductor bodies face the device regions.
  • a plurality of semiconductor bodies are mechanically connected to the connection carrier assembly in a mounting region of a component region assigned to the respective semiconductor body, and the respective semiconductor body is electrically conductively connected to the connection region of the device region assigned to the semiconductor body.
  • connection carrier assembly The semiconductor body connected to the connection carrier assembly is separated from the semiconductor body carrier, and the connection carrier assembly is divided into a plurality of separate optoelectronic components which each have a connection carrier which has the component region and a semiconductor body arranged on the connection carrier and electrically conductively connected to the connection region.
  • the object of the present invention is to provide an improved method for transmitting the thin-film LEDs or other thin-film optoelectronic components.
  • a solder of one or more solder materials is applied to the mesa structure of the components, for example the LEDs, and a contact coating is applied to a carrier.
  • the mesa structure is permanently and optionally electrically conductively fixed on the terminal contact surface of the carrier, so that the components have been transferred to the carrier.
  • a solder material is to be understood as meaning a material which can be melted below an upper limit temperature, which is still permissible for the semiconductor material, and alloyed into a contact material which melts at a higher level (that is, at a higher temperature).
  • soldering In the soldering process, a low-melting component is used as the solder material and a high-melting component is used as the contact coating. Soldering can be eutectic bonding without increasing the melting point after the joining process or isothermal solidification. After brazing by isothermal solidification, the alloy thus produced has a higher melting point than the components of the solder joint.
  • low-melting component for example, pure tin, pure indium or pure gallium in question, but also eutectic mixtures such as gold and tin in the ratio of 80:20 weight percent. With a eutectic composition of the materials, a German low lowering of the melting temperature, so that the process temperature can remain as far below the melting temperatures of the individual components.
  • Vapor deposition of the solder material allows the application of a lift-off process for structuring the solder layer on the mesas of the LEDs, without affecting the solubility of a used paint by excessive process temperatures. Thus, even platinum-containing layers can be structured in good quality.
  • a solder material instead of a homogeneous alloy, it is preferable to apply a layer sequence which forms a mixture of the materials during the soldering process.
  • FIG. 1 shows an arrangement of an epitaxial substrate and a carrier with layers applied thereto in cross-section.
  • FIG. 2 shows the arrangement according to FIG. 1 in cross section after assembly of the components.
  • FIG. 3 shows an arrangement according to FIG. 1 for a further exemplary embodiment in cross section.
  • FIG. 4 shows a cross section according to FIG. 3 after the detachment of a part of the soldered components.
  • FIG. 5 shows a cross section according to FIG. 4 with an arrangement of a further carrier.
  • FIG. 1 shows in cross-section a substrate 1 with a layer of an optoelectronic semiconductor component produced in thin-film technology, such as a thin-film LED, thin-film IRED or thin-film laser diode, grown thereon, for which reason the substrate 1 is distinguished below from FIG Carrier is referred to as epitaxial substrate.
  • the epitaxial substrate 1 is z. Sapphire, GaN, SiC, silicon, AlN, GaAs, Ge or InP.
  • B. GaN which is used in particular for blue-emitting thin-film LEDs.
  • a mirror layer 6 is usually provided to reflect the generated light in the direction provided for the outcoupling, and may be metallic (and include, for example, Ag, Al, or Au), dielectric (for example, SiO x , SiN x, or the like). , metallic and dielectric (combined and, for example, provided with a lateral structuring) or with TCO (transparent conductive oxide) are produced.
  • a barrier layer 7 should be applied thereto, which prevents vertical mixing of the layer stack and may for example be Ti / Pt / Au or may comprise molybdenum, TiN, TiW (N) or the like.
  • This layer structure is structured by trenches into a plurality of mesas, each of which forms a device, in this example a thin-film LED.
  • the connecting layers are then pressed against one another and permanently connected to one another and, if necessary, electrically conductively connected by producing the solder connection.
  • the materials of the interconnect layers can be selected to be electrically conductive for this purpose; In addition, the materials should preferably be thermally conductive.
  • FIG. 2 shows the arrangement according to FIG. 1 after the connection of the first connection layer 2 and the second connection layer 3.
  • a third connection layer 31 is formed in each case from the solder material of the first connection layer 2 and the contact material of the second connection layer 3 in the areas above the mesas while a remaining portion 32 of the second connection layer 3 remains over the gaps 4.
  • the solder material of the first connection layer 2 is alloyed into the contact material of the second connection layer 3.
  • the epitaxial substrate 1 can then be removed, and the LEDs can be singulated and processed in the usual way.
  • An embodiment of the first interconnection layer 2 provides a layer sequence comprising on the barrier layer successively the materials titanium, platinum, tin, titanium and gold.
  • the second connection layer 3 is Ti / Pt / Au in this example.
  • the proportions of gold and tin are preferably selected such that an 80/20 eutectic of ⁇ - (Au 5 Sn) + ⁇ -AuSn is formed during the soldering process (Au and Sn approximately in the ratio of 80:20 weight percent). For this purpose, z. B.
  • molybdenum may additionally be provided in the barrier layer 7, which forms a ternary phase equilibrium with gold and tin.
  • a barrier of Ti: N, TiW: N or the like be provided in the barrier layer 7, a barrier of Ti: N, TiW: N or the like.
  • tin is used as an essential component of the solder material.
  • the invention is not limited to the use of a tin-containing compound layer, as the embodiments described below show.
  • the first bonding layer 2 uses as the first bonding layer 2 a bismuth layer which is covered with a thin Ti / Au layer or Au layer.
  • the bismuth can be patterned by etching with hot sulfuric acid or 5% silver nitrate solution.
  • a possible layer structure for example, 100 nm titanium / 1000 nm bismuth / 100 nm gold as a first interconnect layer 2 and 50 nm platinum / 200 nm TiW: N / 1000 nm gold as second 'connection layer. 3
  • a sufficiently thick first interconnect layer 2 made of gold is applied and used to form a gold-germanium eutectic, a carrier 10 made of germanium with a thin second bonding layer 3 made of gold.
  • the carrier 10 may be a germanium wafer or may comprise only one layer of germanium. Silicon can be used instead of germanium.
  • germanium a layer sequence of 100 nm of titanium, 100 nm of platinum and 1000 nm of gold would be applied as first interconnection layer 2, for example.
  • the second connection layer 3 on the carrier would be z. B. a layer of 50 nm gold.
  • the method z. B. is modified as follows.
  • a barrier layer 7 z. B. a layer sequence of TiW: N, platinum and gold are provided.
  • a suitable wetting layer can be applied, the z. B. 50 nm platinum and then 50 nm gold.
  • the gaps 4 are etched as trenches to form the mesas of the LEDs.
  • the mesaflanken are coated with a Passivitations- layer 8, z. B. SiN x provided.
  • the first interconnection layer 2 is formed by tin over the entire surface in a thickness of typically about 800 nm is applied.
  • This layer is covered with 10 nm of titanium and then 100 nm of gold as protection against diffusion and oxidation of the tin.
  • the carrier may, for. B. germanium, which is preferably provided on the upper side with a barrier layer.
  • As a second compound layer 3 gold is applied, for. In a typical thickness of about 1060 nm.
  • the tin layer melts and withdraws from the surfaces of the passivation layer 8 to the Au / Pt-containing layers or forms on the passivation layer 8 beads, which are later z.
  • B. with FeCl 3 solution or with HNO 3 / C 2 H 5 OH (1: 49) can be etched away.
  • a kind of self-adjustment of the first connection layer 2 on the barrier layer 7 is effected, so that the removal of the hatched in Figure 1 highlighted portions 9 can be omitted.
  • As Passivitations Mrs 8 also other silicon-containing compounds come into question, such as. As SiO x , SiNO x , SiC or the like.
  • the material of the passivation layer 8 is used for this embodiment chosen so that it is not wetted by tin or a tin-containing melt.
  • a reactive soldering process as in the example with tin, gold and platinum, makes it possible to etch away the solder balls forming on the passivation layer 8 selectively with respect to the solder material that has reacted chemically.
  • the stated ratios of the components of the solder material and the layer thicknesses can be varied within the scope of the invention.
  • the formation of a binary eutectic can be varied, such.
  • B. in the system of gold and tin B. the ⁇ - (Au 5 Sn) phase is provided as the main component of the solder.
  • B. typically choose about 2900 nm.
  • the process of transfer may optionally be carried out in several steps using multiple carriers, with only a certain proportion of the components is transmitted.
  • the detachment of the mesas from the epitaxial substrate can take place, for example, by means of laser radiation, which enables a locally limited detachment of a GaN layer from the epitaxial substrate, in particular in the production of GaN diodes.
  • the manufacturing process initially • specified in the prior art can be used analogously.
  • FIG. 3 shows an arrangement of a semiconductor layer 5 divided into mesas by interspaces 4 on an epitaxial substrate 1. Every second mesa of the series of mesas visible in the cross-section has been provided with a first bonding layer 2 of one or more brazing materials. These mesas are soldered to a second connection layer 3 on a support.
  • the semiconductor layer 5 can be provided for example for the production of UV light-emitting diodes (UV LEDs) and be AlGaN, epitaxially grown on a substrate 1 made of AlN.
  • UV LEDs UV light-emitting diodes
  • a barrier layer is applied, which can be done as in conventional methods and is not shown in FIG.
  • the subdivision of the mesas can be done photolithographically; the gaps 4 can be made by trench etching.
  • the relatively low-melting first interconnection layer 2 may be, for example, 50 nm Ti / 2000 nm Bi / 150 nm Au
  • the second interconnection layer 3 of the higher-melting contact material may be, for example, 400 nm TiW / 2000 nm Au over the entire surface.
  • the carrier 10 is marked at the in FIG. 3 by the dot-dash lines 11 Subdivided sites, and the soldered components are detached from the epitaxial substrate 1. This can be done by means of a selective laser lift-off method, with which the semiconductor layer 5 of the relevant components is lifted off the epitaxial substrate .1 in each case.
  • FIG. 4 shows the arrangement after the soldered components 12 have been lifted off. It can be seen in this cross section that the components not yet soldered remain as mesas on the epitaxial substrate 1 and are thus held in conjunction with the epitaxial substrate 1. The remaining mesas can also be transferred to carriers in further process steps.
  • FIG. 5 shows an arrangement of the epitaxial substrate 1 with the remaining portions of the semiconductor layer 5, which have now been provided with a further first connection layer 2 of relatively low melting solder material.
  • a further carrier 10a with a further second connection layer 3a made of a higher melting contact material is used. The remaining method steps correspond from here on from the embodiment described above.

Abstract

Auf einem Epitaxiesubstrat (1) wird eine für Leuchtdioden oder andere optoelektronische Bauelemente in Dünnschichttechnik vorgesehene Schichtstruktur (5, 6, 7) hergestellt und mit einer ersten Verbindungsschicht (2), die ein oder mehrere Lotmaterialien umfasst, versehen. Auf einem Träger (10) wird eine zweite Verbindungsschicht (3) ganzflächig aufgebracht und mit der ersten Verbindungsschicht (2) durch einen Lötprozess dauerhaft verbunden.

Description

Beschreibung
Verfahren zum Herstellen eines optoelektronischen Bauelementes in Dünnschichttechnik
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldungen 10 2007 061 471.5 und 10 2008 026 839.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die vorliegende Erfindung betrifft ein Verfahren zum Übertragen einer Dünnschichtstruktur eines optoelektronischen Bauelementes, insbesondere einer Dünnschicht-LED-Struktur, von einem Epitaxiesubstrat auf einen Träger.
Bei der Herstellung von Dünnschicht-LEDs (lichtemittierenden Dioden oder Leuchtdioden in Dünnschichttechik) wird die dafür vorgesehene Schichtstruktur epitaktisch auf einem Epitaxiesubstrat hergestellt. Das Epitaxiesubstrat ist zum Beispiel Saphir, kann aber auch GaN, SiC, Silizium, AlN oder Entsprechendes (für das Aufwachsen von AlGaInN-Schichtstrukturen) , GaAs, Ge oder Entsprechendes (für das Aufwachsen von AlGaInP- Schichtstrukturen oder AlGaAs-Schichtstrukturen) oder InP (für das Aufwachsen von InGaAsP-Schichtstrukturen) sein. Die Dünnschicht-LED-Struktur wird auf einen Träger, z. B. aus Germanium, übertragen, indem Anschlusskontaktflächen der LED- Struktur, die üblicherweise durch eine Schicht aus Ti/Pt/Au gebildet sind, auf einer entsprechenden Kontaktfläche des Trägers aufgelötet werden. Das Epitaxiesubstrat kann anschließend entfernt werden. Die Dünnschicht-LED ist dann auf dem Träger dauerhaft befestigt und bildet damit ein Bauelement, das in einer vorgesehenen Weise z. B. in einem Gehäuse montiert werden kann. Auf dem Epitaxiesubstrat wird eine Vielzahl einzelner LEDs hergestellt. Die Schichtstruktur der Dünnschicht-LEDs muss daher in die einzelnen LEDs unterteilt werden. Zu diesem Zweck werden Gräben in die Epitaxieschichten geätzt, so dass so genannte Mesas stehen bleiben, die jeweils einer herzustellenden LED zugeordnet sind. Zur Verbindung der Anschlusskontaktflächen dieser Mesas mit der Oberseite des Trägers wird üblicherweise eine Lotschicht ganzflächig auf den Träger aufgebracht. Bei einem derartigen Lötprozess kann Lotmaterial grundsätzlich auf beide miteinander zu verbindende Kontaktflächen aufgebracht werden.
Während des Lötens werden der Träger und das Epitaxiesubstrat mit den einander zugewandten Kontaktflächen aufeinander ge- presst. Dabei dringt Lot in unerwünschter Weise in den Graben zwischen den Mesas ein und bildet dort unregelmäßige Wülste. Diese Unregelmäßigkeiten bei der Herstellung verursachen Einbußen in der Ausbeute funktionsfähiger Bauelemente und einen erhöhten Aufwand bei der Kontrolle der Massenfertigung, was die Herstellungskosten erhöht. Diese Schwierigkeiten können z. B. dadurch vermieden werden, dass die Mesas erst nach der Verbindung mit dem Träger geätzt werden. Es ist statt dessen auch möglich, den Träger entsprechend den LED-Mesas zu strukturieren und auf diese Weise den Graben zwischen den Mesas lotfrei zu halten; das erfordert jedoch eine genaue Justage des Trägers auf dem Epitaxiesubstrat .
Materialien und Verfahren der isothermen Erstarrung, die für das Löten elektronischer Komponenten geeignet sind, werden in dem Artikel von Rainer Schmid-Fetzer : „Fundamentals of Bonding by Isothermal Solidification for High Temperature Semiconductor Applications" in R. Y. Lin et al . (eds.) : „Design Fundamentals of High Temperature Composites, Intermetallics, and Metal-Ceramics Systems", The Minerals, Metals & Materials Society, 1995, Seiten 75 bis 98, ausführlich beschrieben.
In der DE 10 2007 030 129 ist ein Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente angegeben. Es umfasst das Bereitstellen eines Anschlussträgerverbunds, der eine Mehrzahl von Bauelementbereichen aufweist, in denen jeweils zumindest ein elektrischer Anschlussbereich vorgesehen ist, sowie eines Halbleiterkörperträgers, auf dem eine Mehrzahl gesonderter und mit dem Halbleiterkörperträger verbundener Halbleiterkörper angeordnet ist, wobei die Halbleiterkörper jeweils eine Halbleiterschichtenfolge mit einem aktiven Bereich aufweisen. Der Anschlussträgerverbund und der Halbleiterkörperträger werden relativ zueinander derart ausgerichtet, dass die Halbleiterkörper den Bauelementbereichen zugewandt sind. Eine Mehrzahl von Halbleiterkörpern werden mit dem Anschlussträgerverbund in einem Montagebereich eines dem jeweiligen Halbleiterkörper zugeordneten Bauelementbereichs mechanisch verbunden, und der jeweilige Halbleiterkörper wird mit dem Anschlussbereich des dem Halbleiterkörper zugeordneten Bauelementbereichs elektrisch leitend verbunden. Der mit dem Anschlussträgerverbund verbundene Halbleiterkörper wird vom Halbleiterkörperträger getrennt, und der Anschlussträgerverbund wird in eine Mehrzahl von gesonderten optoelektronischen Bauelementen aufgeteilt, die jeweils einen Anschlussträger, der den Bauelementbereich aufweist, und einen auf dem Anschlussträger angeordneten und mit dem Anschlussbereich elektrisch leitend verbundenen Halbleiterkδrper aufweisen.
Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren zum Übertragen der für Dünnschicht-LEDs oder andere in Dünnschichttechnik hergestellte optoelektronische Bau- elemente vorgesehenen Epitaxieschichten auf einen Träger anzugeben .
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei diesem Herstellungsverfahren wird ein Lot aus einem oder mehreren Lotmaterialien auf der Mesastruktur der Bauelemente, zum Beispiel der LEDs, aufgebracht und eine Kontaktbeschich- tung auf einem Träger aufgebracht. Nach dem Herstellen einer Lotverbindung zwischen dem Lotmaterial und dem Material der Kontaktbeschichtung ist die Mesastruktur dauerhaft und gegebenenfalls elektrisch leitend auf der Anschlusskontaktfläche des Trägers befestigt, so dass die Bauelemente auf den Träger übertragen worden sind. Hierbei ist unter einem Lotmaterial ein Material zu verstehen, das unterhalb einer oberen Grenz- temperatur, die für das Halbleitermaterial noch zulässig ist, geschmolzen und in ein höher (d. h. , bei einer höheren Temperatur) schmelzendes Kontaktmaterial einlegiert werden kann.
In dem Lötprozess werden eine niedrig schmelzende Komponente als Lotmaterial und eine hoch schmelzende Komponente als Kontaktbeschichtung eingesetzt. Das Löten kann eutektisches Bonden ohne Erhöhung des Schmelzpunktes nach dem Fügeprozess oder eine isotherme Erstarrung sein. Nach dem Löten mittels isothermer Erstarrung weist die so hergestellte Legierung einen höheren Schmelzpunkt auf als die Komponenten der Lotverbindung. Als niedrig schmelzende Komponente kommen zum Beispiel reines Zinn, reines Indium oder reines Gallium in Frage, aber auch eutektische Mischungen wie zum Beispiel Gold und Zinn im Verhältnis von 80:20 Gewichtsprozenten. Mit einer eutektischen Zusammensetzung der Materialien wird eine deut- liehe Absenkung der Schmelztemperatur erreicht, so dass die Prozesstemperatur möglichst weit unterhalb der Schmelztemperaturen der einzelnen Komponenten bleiben kann.
Aufdampfen des Lotmaterials (PVD, physical vapor deposition) erlaubt die Anwendung eines Lift-Off-Prozesses zur Strukturierung der Lotschicht auf den Mesas der LEDs, ohne die Löslichkeit eines verwendeten Lacks durch zu hohe Prozesstemperaturen zu beeinträchtigen. Somit können auch platinhaltige Schichten in guter Qualität strukturiert werden. Als Lotmaterial kann statt einer homogenen Legierung vorzugsweise eine Schichtfolge aufgebracht werden, die während des Lotprozesses eine Mischung der Materialien bildet.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren.
Figur 1 zeigt eine Anordnung eines Epitaxiesubstrats und eines Trägers mit darauf aufgebrachten Schichten im Querschnitt .
Figur 2 zeigt die Anordnung gemäß Figur 1 im Querschnitt nach dem Zusammenfügen der Komponenten.
Figur 3 zeigt eine Anordnung gemäß der Figur 1 für ein weiteres Ausführungsbeispiel im Querschnitt.
Figur 4 zeigt einen Querschnitt gemäß der Figur 3 nach dem Ablösen eines Teils der aufgelöteten Bauelemente.
Figur 5 zeigt einen Querschnitt gemäß der Figur 4 mit einer Anordnung eines weiteren Trägers. Die Figur 1 zeigt im Querschnitt ein Substrat 1 mit einer darauf hergestellten, insbesondere epitaktisch aufgewachsenen Schicht eines in Dünnschichttechnik hergestellten optoelektronischen Halbleiterbauelementes wie zum Beispiel einer Dünnschicht-LED, Dünnschicht-IRED oder Dünnschicht-Laserdiode, weshalb das Substrat 1 im Folgenden zur Unterscheidung von dem Träger als Epitaxiesubstrat bezeichnet wird. Das Epitaxiesubstrat 1 ist z. B. Saphir, GaN, SiC, Silizium, AlN, GaAs, Ge oder InP. Darauf befindet sich eine Halbleiterschicht 5, die den wesentlichen Halbleiteranteil des Bauelementes bildet und z. B. GaN ist, das insbesondere für blau strahlende Dünnschicht-LEDs verwendet wird. Eine Spiegelschicht 6 wird üblicherweise vorgesehen, um das erzeugte Licht in die für die Auskopplung vorgesehene Richtung zu reflektieren, und kann metallisch sein (und zum Beispiel Ag, Al oder Au umfassen) , dielektrisch sein (zum Beispiel SiOx, SiNx oder dergleichen) , metallisch und dielektrisch sein (kombiniert und zum Beispiel mit einer lateralen Strukturierung versehen) oder auch mit TCO (transparent conductive oxide) hergestellt werden. Darauf sollte eine Sperrschicht 7 aufgebracht sein, die eine vertikale Durchmischung des Schichtstapels verhindert und zum Beispiel Ti/Pt/Au sein kann oder Molybdän, TiN, TiW(N) oder dergleichen umfassen kann. Diese Schichtstruktur ist durch Gräben in eine Vielzahl von Mesas strukturiert, von denen jede ein Bauelement, in diesem Beispiel eine Dünnschicht-LED, bildet. In der Figur 1 sind links und rechts Anteile zweier Mesas dargestellt . Zwischen den Mesas sind Zwischenräume 4 vorhanden, die durch die geätzten Gräben gebildet werden. Die Flanken der Mesas können mit einer PassivierungsSchicht 8, z. B. aus SiNx, versehen sein. Auf diese Struktur wird eine erste VerbindungsSchicht 2 aufgebracht, die bei dem erfindungsgemäßen Verfahren ein oder mehrere Lotmaterialien umfasst. Ein Träger 10, der z. B. Germanium sein kann, wird ganzflächig mit einer zweiten Verbindungsschicht 3 versehen. Diese zweite Verbindungsschicht 3 ist als Lotkontaktbeschichtung vorgesehen und kann z. B. Ti/Pt/Au sein. Das Epitaxiesubstrat 1 und der Träger 10 werden in der dargestellten Weise so zueinander ausgerichtet, dass die erste Verbindungsschicht 2 und die zweite Verbindungsschicht 3 einander gegenüberliegend angeordnet sind. Die Verbindungsschichten werden dann aufeinander gepresst und durch Herstellen der Lotverbindung dauerhaft und gegebenenfalls elektrisch leitend miteinander verbunden. Die Materialien der Verbindungsschichten können zu diesem Zweck elektrisch leitfähig gewählt werden; außerdem sollen die Materialien vorzugsweise thermisch leitfähig sein.
Die Figur 2 zeigt die Anordnung gemäß der Figur 1 nach der Verbindung der ersten Verbindungsschicht 2 und der zweiten Verbindungsschicht 3. Aus dem Lotmaterial der ersten Verbindungsschicht 2 und dem Kontaktmaterial der zweiten Verbindungsschicht 3 wird in den Bereichen oberhalb der Mesas jeweils eine dritte Verbindungsschicht 31 gebildet, während über den Zwischenräumen 4 ein Restanteil 32 der zweiten Verbindungsschicht 3 übrig bleibt. In der dritten Verbindungsschicht 31 ist das Lotmaterial der ersten Verbindungsschicht 2 in das Kontaktmaterial der zweiten Verbindungsschicht 3 einlegiert. Das Epitaxiesubstrat 1 kann dann entfernt werden, und die LEDs können vereinzelt und in der üblichen Weise weiterverarbeitet werden.
Es folgen weitere Beschreibungen einer Reihe von Ausführungsbeispielen . Eine Ausführungsform der ersten Verbindungsschicht 2 sieht eine Schichtfolge vor, die auf der Sperrschicht aufeinander folgend die Materialien Titan, Platin, Zinn, Titan und Gold umfasst. Die zweite VerbindungsSchicht 3 ist in diesem Beispiel Ti/Pt/Au. Vorzugsweise werden die Anteile an Gold und Zinn so gewählt, dass beim Lötprozess ein 80/20-Eutek- tikum aus ζ- (Au5Sn) + δ-AuSn gebildet wird (Au und Sn etwa im Verhältnis von 80:20 Gewichtsprozenten) . Zu diesem Zweck können z. B. auf die Sperrschicht 7 der LED 50 nm Titan, 100 nm Platin, 1000 nm Zinn, 10 nm Titan und abschließend 100 nm Gold aufgebracht und durch Ätzen oder in Abhebetechnik (lift-off) entsprechend den LED-Mesas strukturiert werden. Bei dieser Ausführungsform wird daher etwa der in Figur 1 schraffiert eingezeichnete Anteil 9 der ersten Verbindungsschicht 2 entfernt. Als zweite VerbindungsSchicht 3 auf dem Träger 10 werden z. B. 100 nm Titan, 100 nm Platin und abschließend 1400 nm Gold aufgebracht. Die hauptsächlichen Anteile dieses Beispiels, nämlich das Zinn auf der LED- Struktur und das Gold auf dem Träger, bilden im Lötprozess das vorgesehene Eutektikum, das einen wesentlich niedrigeren Schmelzpunkt aufweist als dessen Komponenten. Statt einer (vorzugsweise eutektischen) Mischung aus Gold und Zinn kann auch eine Mischung aus Blei und Zinn, Wismut und Zinn, Indium und Zinn oder anderen Metallen zusammen mit Zinn vorgesehen werden .
Um eine hinreichend gute Sperre zwischen den Metallen der Spiegelschicht 6 und der ersten VerbindungsSchicht 2 zu erreichen, kann z. B. in der Sperrschicht 7 zusätzlich Molybdän vorgesehen werden, das mit Gold und Zinn ein ter- näres Phasengleichgewicht bildet. Statt dessen kann in der Sperrschicht 7 eine Sperre aus Ti: N, TiW: N oder dergleichen vorgesehen werden. Bei dem beschriebenen Ausführungsbeispiel wird als wesentlicher Bestandteil des Lotmateriales Zinn verwendet. Die Erfindung ist aber nicht auf die Verwendung einer zinnhaltigen Verbindungsschicht beschränkt, wie die nachfolgend beschriebenen Ausführungsbeispiele zeigen.
Ein weiteres Ausführungsbeispiel verwendet als erste Verbindungsschicht 2 eine Wismut-Schicht, die mit einer dünnen Ti/Au-Schicht oder Au-Schicht abgedeckt wird. Das Wismut kann durch Ätzen mit heißer Schwefelsäure oder 5%-iger Silbernitratlösung strukturiert werden. Ein möglicher Schichtaufbau ist beispielsweise 100 nm Titan / 1000 nm Wismut / 100 nm Gold als erste Verbindungsschicht 2 und 50 nm Platin / 200 nm TiW:N / 1000 nm Gold als zweite' Verbindungsschicht 3.
In einem weiteren Ausführungsbeispiel wird eine ausreichend dicke erste Verbindungsschicht 2 aus Gold aufgebracht und zur Ausbildung eines Gold-Germanium-Eutektikums ein Träger 10 aus Germanium mit einer dünnen zweiten VerbindungsSchicht 3 aus Gold verwendet. Der Träger 10 kann ein Germanium-Wafer sein oder auch nur eine Schicht aus Germanium umfassen. Statt Germanium kann Silizium verwendet werden. Auch hierbei ist es möglich, einen Silizium-Wafer als Träger 10 zu verwenden oder einen Träger mit einer ausreichend dicken Siliziumschicht. Bei Verwendung von Germanium würde als erste Verbindungs- Schicht 2 beispielsweise eine Schichtfolge aus 100 nm Titan, 100 nm Platin und 1000 nm Gold aufgebracht. Die zweite Verbindungsschicht 3 auf dem Träger wäre z. B. eine Schicht von 50 nm Gold. Im Falle eines Siliziumträgers würde man beispielsweise etwa 100 nm Gold auf dem Silizium als zweite Verbindungsschicht 3 aufbringen und als erste Verbindungs - Schicht 2 eine Schichtfolge aus 100 nm Titan, 100 nm Platin und 2000 nm Gold herstellen. Auf eine Abhebetechnik zur Strukturierung der ersten Verbindungsschicht 2 entsprechenden den LED-Mesas kann verzichtet werden, wenn das Verfahren z. B. wie folgt abgewandelt wird. Als Sperrschicht 7 könnte z. B. eine Schichtfolge aus TiW: N, Platin und Gold vorgesehen werden. Darauf kann vorzugsweise eine geeignete Benetzungsschicht aufgebracht werden, die z. B. 50 nm Platin und darauf 50 nm Gold umfasst. Dann werden die Zwischenräume 4 als Gräben geätzt, um die Mesas der LEDs auszubilden. Die Mesaflanken werden mit einer Passivierungs- schicht 8, z. B. aus SiNx, versehen.
Dann wird die erste Verbindungsschicht 2 ausgebildet, indem ganzflächig Zinn in einer Dicke von typisch etwa 800 nm aufgebracht wird. Diese Schicht wird abgedeckt mit 10 nm Titan und darauf 100 nm Gold als Schutz vor einer Diffusion und einer Oxidation des Zinns . Der Träger kann z. B. Germanium sein, das vorzugsweise oberseitig mit einer Sperrschicht versehen ist. Als zweite Verbindungsschicht 3 wird Gold aufgebracht, z. B. in einer typischen Dicke von etwa 1060 nm.
Beim Löten schmilzt die Zinnschicht und zieht sich von den Oberflächen der Passivierungsschicht 8 auf die Au/Pt-haltigen Schichten zurück oder bildet auf der Passivierungsschicht 8 Perlen, die später z. B. mit FeCl3-Lösung oder mit HNO3/C2H5OH ( 1 : 49 ) weggeätzt werden können. Damit wird eine Art Selbstjustage der ersten VerbindungsSchicht 2 auf der Sperrschicht 7 bewirkt, so dass das Entfernen der in der Figur 1 schraffiert hervorgehobenen Anteile 9 entfallen kann.
Als Passivierungsschicht 8 kommen auch andere siliziumhaltige Verbindungen in Frage, wie z. B. SiOx, SiNOx, SiC oder ähnliche. Das Material der Passivierungsschicht 8 wird für dieses Ausführungsbeispiel so gewählt, dass es von Zinn oder einer zinnhaltigen Schmelze nicht benetzt wird. Ein reaktiver Lötprozess, wie in dem Beispiel mit Zinn, Gold und Platin, ermöglicht es, die sich auf der Passivierungsschicht 8 bildenden Lotperlen selektiv bezüglich des Lotmaterials, das chemisch reagiert hat, wegzuätzen.
Die angegebenen Verhältnisse der Komponenten des Lotmaterials und der Schichtdicken können im Rahmen der Erfindung variiert werden. Insbesondere kann die Bildung eines binären Eutekti- kums variiert werden, so z . B . im System von Gold und Zinn, indem z. B. die ζ- (Au5Sn) -Phase als Hauptbestandteil des Lots vorgesehen wird. In diesem Ausführungsbeispiel würde man ein größeres Au: Sn-Verhältnis wählen und die Dicke der Goldschicht auf dem Träger z. B. typisch etwa 2900 nm wählen.
Es ist nicht notwendig, gleich alle vorhandenen Mesas mit Lotmaterial für eine erste Verbindungsschicht zu versehen. Statt dessen ist es auch möglich, schrittweise jeweils nur eine Auswahl der Mesas durch Löten auf einen Träger zu übertragen, zum Beispiel in jeder Reihe von Mesas nur jede zweite Mesa. Die Schichten der betreffenden Bauelemente werden nach dem Unterteilen des Trägers ΎOΏ. dem Epitaxiesubstrat abgelöst, während die restlichen Bauelemente noch als Mesas aus Epitaxieschichten auf dem Epitaxiesubstrat bleiben. Dann wird ein weiterer Träger mit einer weiteren zweiten Verbindungsschicht verwendet und nochmals ein Lötprozess durchgeführt, so dass eine weitere Auswahl von Bauelementen, zum Beispiel bereits alle übrigen Bauelemente, von dem Epitaxiesubstrat auf einen Träger übertragen werden. Der Prozess des Übertragens kann gegebenenfalls in mehreren Schritten unter Verwendung mehrerer Träger durchgeführt werden, wobei immer nur ein bestimmter Anteil der Bauelemente übertragen wird. Das Ablösen der Mesas von dem Epitaxiesubstrat kann zum Beispiel mittels Laserstrahlung erfolgen, die insbesondere bei der Herstellung von GaN-Dioden ein lokal begrenztes Ablösen einer GaN-Schicht vom Epitaxiesubstrat ermöglicht. Bei diesem Verfahrensschritt können die eingangs •angegebenen Herstellungsverfahren aus dem Stand der Technik analog eingesetzt werden.
Ein Ausführungsbeispiel eines solchen Verfahrens wird anhand der Figuren 3 bis 5 beschrieben, in denen jeweils abgewandelte Anordnungen gemäß den Figuren 1 und 2 im Querschnitt dargestellt sind. In der Figur 3 ist eine Anordnung einer durch Zwischenräume 4 in Mesas unterteilten Halbleiterschicht 5 auf einem Epitaxiesubstrat 1 dargestellt. Jede zweite Mesa der in dem Querschnitt sichtbaren Reihe von Mesas ist mit einer ersten VerbindungsSchicht 2 aus einem oder mehreren Lotmaterialien versehen worden. Diese Mesas werden mit einer zweiten Verbindungsschicht 3 auf einem Träger verlötet. Die Halbleiterschicht 5 kann zum Beispiel zur Herstellung von UV- Lumineszenzdioden (UV-LEDs) vorgesehen und AlGaN sein, epi- taktisch aufgewachsen auf einem Substrat 1 aus AlN. Nach dem Applizieren einer elektrischen Kontakt- und optischen Spiegelbeschichtung wird eine Sperrschicht aufgebracht, was wie bei herkömmlichen Verfahren geschehen kann und in der Figur 3 nicht dargestellt ist. Die Unterteilung der Mesas kann photolithographisch geschehen; die Zwischenräume 4 können durch eine Grabenätzung hergestellt werden. Die relativ niedrig schmelzende erste Verbindungsschicht 2 kann hier beispielsweise 50 nm Ti / 2000 nm Bi / 150 nra Au sein, und die zweite Verbindungsschicht 3 aus dem höher schmelzenden Kontaktmaterial kann ganzflächig beispielsweise 400 nm TiW / 2000 nm Au sein. Nach dem Löten wird der Träger 10 an den in der Figur 3 durch die strichpunktierten Schnittlinien 11 markierten Stellen unterteilt, und die verlöteten Bauelemente werden von dem Epitaxiesubstrat 1 abgelöst. Das kann mittels eines selektiven Laser-Lift-off-Verfahrens geschehen, mit dem die Halbleiterschicht 5 der betreffenden Bauelemente jeweils von dem Epitaxiesubstrat .1 abgehoben wird.
Die Figur 4 zeigt die Anordnung nach dem Abheben der verlöteten Bauelemente 12. Es ist in diesem Querschnitt erkennbar, dass die noch nicht verlöteten Bauelemente als Mesas auf dem Epitaxiesubstrat 1 bleiben und so im Verbund mit dem Epitaxiesubstrat 1 gehalten werden. Die restlichen Mesas können in weiteren Verfahrensschritten ebenfalls auf Träger übertragen werden .
Die Figur 5 zeigt eine Anordnung aus dem Epitaxiesubstrat 1 mit den verbliebenen Anteilen der Halbleiterschicht 5 , die jetzt mit einer weiteren ersten Verbindungsschicht 2 aus relativ niedrig schmelzendem Lotmaterial versehen worden sind. Um auch diese Bauelemente zu übertragen, wird ein weiterer Träger 10a mit einer weiteren zweiten Verbindungs- schicht 3a aus einem höher schmelzenden Kontaktmaterial verwendet. Die übrigen Verfahrensschritt entsprechen von hier ab dem zuvor beschriebenen Ausführungsbeispiel.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines optoelektronischen Bauelementes in Dünnschichttechnik, bei dem
- eine für ein optoelektronisches Bauelement vorgesehene Schichtstruktur (5, 6, 7) auf einem Epitaxiesubstrat (1) hergestellt wird,
- die Schichtstruktur (5, 6, 7) entsprechend einer vorgesehenen Aufteilung in einzelne Bauelemente zu Mesas strukturiert wird,
- eine erste Verbindungsschicht (2) auf Oberseiten der Mesas aufgebracht wird,
- eine zweite VerbindungsSchicht (3) auf einem Träger (10) aufgebracht wird,
- die erste Verbindungsschicht (2) und die zweite Verbindungsschicht (3) miteinander in Kontakt gebracht und dauerhaft miteinander verbunden werden und
- das Epitaxiesubstrat (1) entfernt wird, dadurch gekennzeichnet, dass
- die erste Verbindungsschicht (2) ein Lotmaterial oder mehrere Lotmaterialien umfasst.
2. Verfahren nach Anspruch 1, bei dem die zweite Verbindungsschicht (3) ein im Vergleich zu dem Lotmaterial höher schmelzendes Material umfasst.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Lotmaterial eine eutektische Mischung ist.
4. Verfahren nach einem der Ansprüche 1 bis 3 , bei dem die erste Verbindungsschicht (2) mittels einer Abhebetechnik entsprechend den Mesas strukturiert wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die erste Verbindungsschicht (2) Zinn umfasst.
6. Verfahren nach Anspruch 5 , bei dem die erste Verbindungsschicht (2) Gold und Zinn umfasst.
7. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die erste Verbindungsschicht (2) Gold und Wismut umfasst
8. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Träger (10) Germanium ist und die erste Verbindungsschicht (2) und die zweite VerbindungsSchicht (3) Gold umfassen.
9. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Träger (10) Silizium ist und die erste Verbindungsschicht (2) und die zweite Verbindungsschicht (3) Gold umfassen.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die erste VerbindungsSchicht (2) auf einer Sperrschicht
(7) aufgebracht wird und die Sperrschicht (7) Ti oder TiW enthält.
11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem die zweite Verbindungsschicht (3) Ti/Pt/Au umfasst.
12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem Flanken der Mesas mit einer siliziumhaltigen Passivierungsschicht (8) abgedeckt werden.
13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem die erste Verbindungsschicht (2) nur auf einer Auswahl der Mesas hergestellt wird und nach der Verbindung der ersten Verbindungsschicht (2) und der zweiten Verbindungsschicht (3) miteinander nur die so verbundenen Mesas von dem Epitaxiesubstrat (1) entfernt werden .
14. Verfahren nach Anspruch 13 , bei dem die Gesamtheit der auf dem Epitaxiesubstrat (1) verbliebenen Mesas oder eine weitere Auswahl der auf dem Epitaxiesubstrat (1) verbliebenen Mesas nachträglich mit der ersten Verbindungsschicht (2) versehen wird und auf einen mit einer weiteren zweiten Verbindungsschicht (3a) versehenen weiteren Träger (10a) übertragen wird.
15. Verfahren nach Anspruch 13 oder 14 , bei dem die auf einen Träger (10, 10a) übertragenen Mesas mittels eines Laser-Lift-off-Verfahrens von dem Epitaxiesubstrat (1) abgelöst werden.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
CN103081128B (zh) 2010-06-18 2016-11-02 西奥尼克斯公司 高速光敏设备及相关方法
KR101144482B1 (ko) 2010-10-06 2012-05-11 (주)제너진 엔진의 직분사 인젝터
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US20130016203A1 (en) 2011-07-13 2013-01-17 Saylor Stephen D Biometric imaging devices and associated methods
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
JP6466346B2 (ja) 2013-02-15 2019-02-06 サイオニクス、エルエルシー アンチブルーミング特性を有するハイダイナミックレンジｃｍｏｓ画像センサおよび関連づけられた方法
WO2014151093A1 (en) 2013-03-15 2014-09-25 Sionyx, Inc. Three dimensional imaging utilizing stacked imager devices and associated methods
CN105849907B (zh) * 2013-06-29 2019-11-15 西奥尼克斯股份有限公司 浅槽纹理区域和相关方法
WO2014209421A1 (en) 2013-06-29 2014-12-31 Sionyx, Inc. Shallow trench textured regions and associated methods
KR101767078B1 (ko) 2013-07-29 2017-08-10 에피스타 코포레이션 반도체 소자를 선택적으로 전이하는 방법
JP2018506166A (ja) * 2015-08-18 2018-03-01 ゴルテック．インク マイクロ発光ダイオードの事前排除方法、製造方法、装置及び電子機器
FR3041148A1 (fr) 2015-09-14 2017-03-17 Valeo Vision Source lumineuse led comprenant un circuit electronique
JP2019140400A (ja) * 2019-04-08 2019-08-22 ゴルテック．インク マイクロ発光ダイオードの事前排除方法、製造方法、装置及び電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905797A2 (de) * 1997-09-29 1999-03-31 Siemens Aktiengesellschaft Halbleiterlichtquelle und Verfahren zu ihrer Herstellung
WO2004068567A1 (de) * 2003-01-31 2004-08-12 Osram Opto Semiconductors Gmbh Dünnfilmhalbleiterbauelement und verfahren zu dessen herstellung
US20060289875A1 (en) * 2005-06-22 2006-12-28 United Epitaxy Company, Ltd. Light emitting diode and method making the same
EP1768193A2 (de) * 2005-09-27 2007-03-28 Nichia Corporation Leuchtdiode
US20070096130A1 (en) * 2005-06-09 2007-05-03 Philips Lumileds Lighting Company, Llc LED Assembly Having Maximum Metal Support for Laser Lift-Off of Growth Substrate

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19531158A1 (de) * 1995-08-24 1997-02-27 Daimler Benz Ag Verfahren zur Erzeugung einer temperaturstabilen Verbindung
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
US6214733B1 (en) * 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
US6214646B1 (en) * 2000-02-29 2001-04-10 Lucent Technologies Inc. Soldering optical subassemblies
WO2002084631A1 (fr) 2001-04-11 2002-10-24 Sony Corporation Procede de transfert d'element, procede de disposition d'element mettant en oeuvre ce procede et procede de production d'un appareil d'affichage d'image
DE10240355B4 (de) * 2002-08-27 2008-01-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verbundbauteil und Verfahren zur Herstellung eines Verbundbauteiles
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
DE10309677B4 (de) * 2003-02-27 2008-07-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mikroelektromechanisches Bauteil und Verfahren zur Herstellung eines mikroelektromechanischen Bauteils
DE102004016697B4 (de) 2004-02-27 2007-10-11 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von Halbleiterchips umfassend ein Verbindungsverfahren, das Löten mit einem Lot umfasst, und Halbleiterchip
JP5166017B2 (ja) * 2005-02-07 2013-03-21 株式会社東芝 セラミックス配線基板の製造方法、およびそれを用いた半導体装置の製造方法
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
DE102005029246B4 (de) 2005-03-31 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip mit einer Lötschichtenfolge und Verfahren zum Löten eines Halbleiterchips
US7754507B2 (en) 2005-06-09 2010-07-13 Philips Lumileds Lighting Company, Llc Method of removing the growth substrate of a semiconductor light emitting device
DE102005048408B4 (de) * 2005-06-10 2015-03-19 Osram Opto Semiconductors Gmbh Dünnfilm-Halbleiterkörper
DE112006002083T5 (de) * 2005-08-03 2008-06-12 Stanley Electric Co. Ltd. Halbleiter-Leuchtvorrichtung und ihr Herstellungsverfahren
DE102005046942A1 (de) * 2005-09-30 2007-04-05 Osram Opto Semiconductors Gmbh Verfahren zur Verbindung von Schichten, entsprechendes Bauelement und organische Leuchtdiode
TWI311806B (en) 2006-05-12 2009-07-01 Chipmos Technologies Inc Cob type ic package for improving bonding of bumps embedded in substrate and method for fabricating the same
CN100499189C (zh) * 2006-09-05 2009-06-10 武汉迪源光电科技有限公司 纯金Au的合金键合LED倒装芯片的制备方法
DE102007030129A1 (de) 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
DE102008050538B4 (de) 2008-06-06 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und Verfahren zu dessen Herstellung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905797A2 (de) * 1997-09-29 1999-03-31 Siemens Aktiengesellschaft Halbleiterlichtquelle und Verfahren zu ihrer Herstellung
WO2004068567A1 (de) * 2003-01-31 2004-08-12 Osram Opto Semiconductors Gmbh Dünnfilmhalbleiterbauelement und verfahren zu dessen herstellung
US20070096130A1 (en) * 2005-06-09 2007-05-03 Philips Lumileds Lighting Company, Llc LED Assembly Having Maximum Metal Support for Laser Lift-Off of Growth Substrate
US20060289875A1 (en) * 2005-06-22 2006-12-28 United Epitaxy Company, Ltd. Light emitting diode and method making the same
EP1768193A2 (de) * 2005-09-27 2007-03-28 Nichia Corporation Leuchtdiode

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"Design Fundamentals of High Temperature Composites, Intermetallics, and Metal-Ceramics Systems", THE MINERALS, METALS & MATERIALS SOCIETY, 1995, pages 75 - 98
RAINER SCHMID-FETZER ET AL.: "Fundamentals of Bonding by Isothermal Solidification for High Temperature Semiconductor Applications", article "Fundamentals of Bonding by Isothermal Solidification for High Temperature Semiconductor Applications"
See also references of EP2223348A1 *

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Publication number Publication date
KR20100097215A (ko) 2010-09-02
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EP2223348A1 (de) 2010-09-01

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