WO2014097725A1 - 積層型電子装置およびその製造方法 - Google Patents

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WO2014097725A1
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喜人 大坪
伸明 小川
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株式会社村田製作所
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Definitions

  • the present invention relates to a multilayer electronic device in which a substrate layer on which a substrate is arranged and a component layer on which a component is arranged are alternately laminated, and a method for manufacturing the same.
  • FIG. 6 a wiring board having a wiring pattern formed on the surface and inside thereof as shown in FIG. And a multilayer electronic device in which component layers in which components are arranged are alternately stacked (see Patent Document 1).
  • a plurality of substrate layers 101 each composed of a wiring substrate on which a wiring pattern constituting an electric circuit is formed on the surface and inside, respectively, and a semiconductor element 103 are each coated with a thermosetting resin composition 104.
  • the wiring board 101 and the component layers 102 are alternately stacked on top of each other with the substrate layer 101 having a plurality of component layers 102 formed on the lower surface of which the connection terminals 105 for external connection are formed.
  • each semiconductor element 103 arranged in each component layer 102 is mounted on one main surface of both wiring boards on the upper and lower sides of the component layer 102.
  • Each component layer 102 is formed with an interlayer connection conductor 106 that connects the two wiring boards arranged on the upper and lower sides, and the wiring substrate of each substrate layer 101, the semiconductor element 103 of each component layer 102, and the interlayer An electric circuit or the like having a three-dimensional wiring structure is formed by the connection conductor 106. Therefore, the area of the main surface of the wiring substrate of the substrate layer 101 is reduced as compared with a conventional multilayer electronic device in which components such as semiconductor elements are arranged on a single-layer wiring substrate to form an electric circuit two-dimensionally. Therefore, the stacked electronic device 100 can be downsized.
  • JP 2006-120935 A (refer to paragraph 0023, paragraph 0117, paragraph 0118, FIG. 16, etc.)
  • the component layer can be reduced by reducing the distance between the wiring substrates of both substrate layers 101 located above and below the component layer 102.
  • the stray capacitance between the semiconductor element 103 disposed on the ground 102 and the ground electrode increases, or the stray capacitance between the wiring pattern formed on the wiring substrate of the substrate layer 101 located on the lower side and the ground electrode increases. In some cases, therefore, the distance between the upper and lower substrate layers 101 must be increased intentionally.
  • the conventional multilayer electronic device 100 has many design restrictions for reducing the thickness.
  • the present invention has been made in view of the above-described problems, and has as its first object to improve the degree of freedom in designing a multilayer electronic device.
  • a second object is to reduce the thickness of the multilayer electronic device.
  • a multilayer electronic device is a multilayer electronic device in which a substrate layer on which a substrate is disposed and a component layer on which at least one component is disposed are alternately stacked one above the other.
  • the substrate of the upper substrate layer that is the substrate layer located above the component layer and / or the substrate of the lower substrate layer that is the substrate layer located below the component layer are mutually in plan view. It is characterized in that non-polymerized regions that do not overlap are formed.
  • a non-polymerized region in which the two substrates do not overlap each other in a plan view is formed on at least one of the upper substrate layer and the lower substrate layer.
  • the lower substrate layer When the non-polymerized region is formed on the substrate, the substrate (the substrate of the upper substrate layer) is not disposed in the region of the upper substrate layer corresponding to the non-polymerized region. Space can be secured. That is, without changing the interval between the upper and lower substrate layers, a component having a height higher than the interval between the upper and lower substrate layers is arranged in the component layer, or one of the substrate on the lower substrate layer and the upper substrate layer is on one. Since it is possible to directly connect the substrate of the substrate layer with the interlayer connection conductor without passing through the substrate of the upper substrate layer, it is possible to improve the design flexibility of the multilayer electronic device, and thereby The first object can be achieved.
  • the area of one of the upper substrate layer and the lower substrate layer in plan view may be smaller than the other.
  • the space necessary for the design is ensured on the substrate of the other substrate layer.
  • a non-polymerized region can be formed.
  • the component layer has at least one component arranged at the position of the non-polymerized region, and the height of the component in the stacking direction is the substrate of the upper substrate layer and the substrate of the lower substrate layer. You may make it become larger than the space
  • the component layer may include at least one component arranged at a position of a superposed region where the substrate of the upper substrate layer and the substrate of the lower substrate layer overlap each other in plan view.
  • the components can be arranged also at the position of the overlapping region of the component layer, so that high-density mounting of the components can be achieved.
  • the component arranged in the overlap region is an IC, and the IC is mounted on one of the substrate of the upper substrate layer and the substrate of the lower substrate layer, and is a side surface opposite to the mounting surface of the IC. However, it may be in contact with the other of the substrate of the upper substrate layer and the substrate of the lower substrate layer. In this way, even if the heat generation of the IC is high, the generated heat is conducted and radiated to the wiring electrode formed on the substrate of the other substrate layer, so that the heat dissipation characteristics of the IC are improved. .
  • the apparatus further includes a plurality of columnar conductors for interlayer connection connected to one of the substrate of the upper substrate layer and the substrate of the lower substrate layer, and each columnar conductor surrounds the component of the component layer. It may be arranged so as to surround. By disposing each columnar conductor in this way, each columnar conductor can be used as a shield member that blocks unnecessary electromagnetic waves from the outside to the IC or chip component.
  • the substrate of the upper substrate layer, the substrate of the lower substrate layer, the component and each of the columnar conductors are covered with resin, and one of the upper substrate layer and the lower substrate layer
  • the non-polymerized region is formed on a substrate, and at least one of the columnar conductors is disposed in the non-polymerized region of the substrate of the one substrate layer, and one end thereof is connected to the substrate of the one substrate layer, The other end may be exposed from the surface of the resin.
  • the columnar conductor can be used as an external connection terminal for connection to an external mother board or the like.
  • the columnar conductor has one end connected to the non-polymerized region of the substrate of one substrate layer and the other end is exposed to the surface of the resin without being connected to the substrate of the other substrate layer.
  • the connection resistance at the connection point between the other end of the columnar conductor and the substrate of the other substrate layer is compared with the case of being drawn out to the surface of the resin through the wiring pattern or via conductor formed on the substrate of the other substrate layer. It can be eliminated, and an increase in parasitic inductance due to a long lead path can be prevented.
  • the substrate of the other substrate layer has a main surface opposite to the main surface opposite to the substrate of the one substrate layer exposed from the surface of the resin, and the exposed main surface is connected for external connection.
  • a terminal may be provided. By comprising in this way, it can connect with the exterior using both the columnar conductor which the other end exposed to the surface of resin, and the connecting terminal provided in the board
  • the connection terminals provided on the substrate are hardly affected by the thermal expansion / contraction of the resin, the connection reliability with the outside can be improved.
  • the first substrate and each one end thereof are connected to one main surface of the first substrate and arranged so as to surround a predetermined region of the one main surface.
  • a first preparation step of preparing a first member including a plurality of first columnar conductors, a second substrate having an area of the main surface smaller than an area of the main surface of the first substrate, and one end of each of the second substrate A second member is provided that includes a plurality of second columnar conductors connected to one main surface of the second substrate and arranged so as to surround a component mounted on the one main surface of the second substrate.
  • a non-polymerized region that does not overlap with the second substrate in a plan view can be easily formed on the first substrate, so that a design-necessary space is ensured therein.
  • a multilayer electronic device that can be manufactured can be easily manufactured.
  • Each of the first columnar conductors has one end connected to one main surface of the first substrate and arranged so as to surround a predetermined region of the one main surface, and the surrounding region by each of the first columnar conductors Since the second member is disposed inside, the other end of each first columnar conductor is not connected to the second substrate of the second member. Accordingly, a multilayer electronic device is manufactured in which the first substrate and an external mother substrate can be directly connected by the first columnar conductors without using the wiring pattern or via conductor formed on the second substrate. be able to.
  • the second member may be arranged so that the other main surface of the second substrate faces the one main surface of the first substrate.
  • the other end of each first columnar conductor and the other end of each second columnar conductor are connected to the outside, thereby connecting each first columnar conductor and each second columnar conductor for external connection.
  • a multilayer electronic device that can be used as a conductor can be manufactured.
  • the second member is arranged so that the one main surface of the first substrate and the one main surface of the second substrate face each other, and the other end of each of the second columnar conductors is arranged. You may make it connect with the one main surface of the said 1st board
  • each first columnar conductor can be used as a connection conductor for external connection
  • each second columnar conductor serves as a connection conductor that connects the first substrate and the second substrate.
  • a functioning stacked electronic device can be manufactured.
  • the substrate of the upper substrate layer and the substrate of the lower substrate layer is formed with a non-polymerized region where the two substrates do not overlap each other in plan view, for example, the substrate of the lower substrate layer
  • the substrate is not disposed in the region of the upper substrate layer corresponding to the non-polymerized region.
  • FIG. 1 is a cross-sectional view of a multilayer electronic device according to a first embodiment of the present invention. It is a figure for demonstrating the manufacturing method of the multilayer electronic device of FIG. It is sectional drawing of the multilayer electronic apparatus concerning 2nd Embodiment of this invention. It is a figure for demonstrating the manufacturing method of the multilayer electronic device of FIG. It is sectional drawing of the multilayer electronic apparatus concerning 3rd Embodiment of this invention. It is sectional drawing of the conventional laminated type electronic device.
  • FIG. 1 is a cross-sectional view of the multilayer electronic device according to the first embodiment.
  • a substrate layer on which a substrate is arranged and a component layer on which at least one component is arranged are alternately stacked on the top and bottom, and is mounted on a mother substrate of an electronic device. And constitutes a part of an electric circuit formed in the electronic device.
  • the multilayer electronic device 1 includes a first substrate layer 2a (corresponding to an “upper substrate layer” in the present invention) on which a substrate 2a1 is disposed, and a semiconductor element formed of Si, GaAs, or the like as a component.
  • a first component layer 3a (corresponding to “the component layer” in the present invention) in which an IC 4a and a chip component 5 made of a chip capacitor, a chip inductor, or the like are arranged, and a second substrate layer 2b in which a substrate 2b1 is arranged ( Equivalent to the “lower substrate layer” in the present invention) and the second component layer 3b in which the IC 4b is arranged as a component.
  • the substrate 2a1 of the first substrate layer 2a may be referred to as “first substrate 2a1”
  • the substrate 2b1 of the second substrate layer 2b may be referred to as “second substrate 2b1”.
  • each of the stacked electronic devices 1 has one end at the lower main surface of the substrate 2a1 of the first substrate layer 2a (corresponding to “one main surface of the first substrate” in the present invention).
  • a plurality of first columnar conductors 6a connected to each other, and one end of each of them is equivalent to the lower main surface of the substrate 2b1 disposed on the second substrate layer 2b (corresponding to “one main surface of the second substrate” in the present invention) )
  • the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b can be formed of glass epoxy resin, glass, ceramic, etc., respectively, and wiring patterns are formed on both main surfaces thereof. Via conductors and the like are formed inside.
  • the area of the second substrate layer 2b in plan view of the substrate 2b1 is smaller than the area of the substrate 2a1 of the first substrate layer 2a, and the first substrate layer 2a, 2b, 3a and 3b are stacked.
  • a non-polymerized region that does not overlap with the substrate 2b1 of the second substrate layer 2b is formed on the substrate 2a1 of 2a in plan view.
  • the area of the first substrate layer 2a in the plan view of the substrate 2a1 is smaller than the area of the substrate 2b1 of the second substrate layer 2b, and a non-polymerized region is formed in the substrate 2b1 of the second substrate layer 2b. May be. Further, for example, both the substrates 2a1 and 2b1 are formed so that the area of the substrate 2a1 of the first substrate layer 2a and the area of the substrate 2b1 of the second substrate layer 2b in the plan view are the same, and perpendicular to the stacking direction. A configuration may be employed in which non-polymerized regions are formed in both the substrates 2a1 and 2b1, respectively, by disposing the substrates 2a1 and 2b1 in the direction.
  • the IC 4a and the chip component 5 arranged on the first component layer 3a are respectively mounted on the lower main surface of the substrate 2a1 of the first substrate layer 2a, and the IC 4b arranged on the second component layer 3b is a second substrate.
  • the layer 2b is mounted on the lower main surface of the substrate 2b1.
  • These components 4a, 4b, and 5 are mounted by a known surface mounting technique.
  • the height of the chip component 5 mounted on the first component layer 3a is the distance between the main surface below the substrate 2a1 of the first substrate layer 2a and the main surface above the substrate 2b1 of the second substrate layer 2b.
  • the chip component 5 is disposed at the position of the non-polymerized region of the substrate 2a1 of the first substrate layer 2a, so that the chip component 5 is disposed in the second substrate layer 2b. Interference with the substrate 2b1 is prevented.
  • Each of the first columnar conductors 6a is a pin-shaped conductor formed by processing a wire made of Cu or the like, and one end of each of the first columnar conductors 6a is non-polymerized on the lower main surface of the substrate 2a1 of the first substrate layer 2a.
  • the IC 4a and the chip component 5 are arranged so as to surround the IC component 4a and the chip component 5 disposed in the first component layer 3a. Further, the other end of each is exposed from the surface of the resin 7.
  • the first columnar conductors 6a do not necessarily have to be arranged so as to surround the components 4a and 5, and one end thereof is connected to the non-polymerized region of the substrate 2a1 of the first substrate layer 2a. As long as it is disposed anywhere.
  • Each of the second columnar conductors 6b is a pin-shaped conductor formed by processing a wire made of Cu or the like, and one end of each second columnar conductor 6b is connected to the lower main surface of the substrate 2b1 of the second substrate layer 2b. And arranged so as to surround the IC 4b arranged in the second component layer 3b. Further, the other end of each is exposed from the surface of the resin 7.
  • the second columnar conductors 6b do not necessarily have to be arranged so as to surround the IC 4b arranged in the second component layer 3b. Further, as each of the columnar conductors 6a and 6b, a via conductor formed by filling a conductive paste into a post electrode or a via hole may be formed.
  • the surface opposite to the mounting surface of the IC 4a mounted on the substrate 2a1 of the first substrate layer 2a is connected to the other main surface of the substrate 2b1 of the second substrate layer 2b (one end of each of the IC 4b and each of the second columnar conductors 6b).
  • the length of each of the first columnar conductors 6a and each of the second columnar conductors 6b may be adjusted so as to be in contact with the surface opposite to the main surface.
  • the resin 7 covers the ICs 4a and 4b, the chip component 5, the substrate 2b1 of the second substrate layer 2b, and the columnar conductors 6a and 6b located on the lower side of the substrate 2a1 of the first substrate layer 2a.
  • FIG. 2 is a diagram for explaining a manufacturing method of the multilayer electronic device 1, and (a) to (f) show each step of the manufacturing method.
  • an IC 4a and a chip component 5 are placed on one main surface of a first substrate 2a1 having a wiring pattern or via conductor formed on the surface or inside thereof using a known surface mounting technique.
  • the plurality of first columnar conductors 6a are enclosed so as to surround a predetermined region on one main surface of the first substrate 2a1, that is, the mounted IC 4a and the chip component 5 are enclosed.
  • the first member 8a including the first substrate 2a1, the IC 4a, the chip component 5, and the first columnar conductors 6a is obtained by connecting each one end to one main surface of the first substrate 2a1.
  • Prepare (first preparation step) At this time, each first columnar conductor 6a forms an enclosing region for arranging a second member 8b described later.
  • the order of mounting the IC 4a and the chip component 5 and connecting each first columnar conductor 6a to the substrate 2a1 may be reversed. That is, the first member 8a may be prepared by mounting the IC 4a and the chip component 5 on the first substrate 2a1 including the first columnar conductors 6a.
  • a plurality of The second columnar conductors 6b are arranged so as to surround the mounted IC 4b, and one end of each is connected to one main surface of the second substrate 2b1, whereby the second substrate 2b1, the IC 4b, and each of the second columnar conductors.
  • the 2nd member 8b provided with 6b is prepared (2nd preparation process). In this case, the order of mounting the IC 4b and connecting the second columnar conductors 6b to the second substrate 2b1 may be reversed.
  • each of the second columnar conductors 6b of the second member 8b is provided on one main surface of the support 9 having an adhesive sheet (not shown) or the like attached to one main surface.
  • the first member 8a is disposed so that the second member 8b is disposed in the surrounding region of each first columnar conductor 6a of the first member 8a, and the first columnar conductors 6a are respectively bonded. Is bonded to one main surface of the support 9 (arrangement step).
  • the first member 8a and the second member are positioned so that the chip component 5 whose height is larger than the distance between the opposing main surfaces of the first substrate 2a1 and the second substrate 2b1 does not interfere with the second substrate 2b1. 8b is arranged.
  • the first substrate 2a1 is formed with a non-polymerized region that does not overlap the second substrate 2b1 in plan view, and each first member 8a of the first member 8a is located at the position of the non-polymerized region.
  • the columnar conductor 6a and the chip component 5 are arranged.
  • a resin is filled between one main surface of the first substrate 2a1 and one main surface of the support 9, and the resin is cured at a temperature of about 180 ° C., for example.
  • the IC 4a, the chip component 5, each first columnar conductor 6a, and the second member 8b mounted on the first substrate 2a1 of the first member 8a are covered with the resin.
  • the multilayer electronic device 1 is manufactured by peeling the support 9. At this time, the other ends of the first columnar conductors 6a and the second columnar conductors 6b are exposed from the resin surface. In addition, the interface between the support 9 and the resin 7 is polished or ground to adjust the lengths of the first columnar conductors 6a and the second columnar conductors 6b, and the other ends of the first columnar conductor 6a and the other end are surely exposed. Or you may.
  • the non-polymerized region that does not overlap with the substrate 2b1 of the second substrate layer 2b in the plan view is formed on the substrate 2a1 of the first substrate layer 2a.
  • a space that is not obstructed by the substrate 2b1 of the second substrate layer 2b can be secured in the lower region of the non-polymerized region of the substrate 2a1. Therefore, without changing the distance between the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b, the tall chip component 5 is arranged in the space, or each first columnar conductor 6a is connected to the first columnar conductor 6a. Since the two substrate layers 2b can be directly connected to the outside without going through the substrate 2b1, the degree of design freedom of the multilayer electronic device 1 can be improved.
  • the area of the second substrate layer 2b in plan view of the substrate 2b1 smaller than the substrate 2a1 of the first substrate layer 2a, a non-polymerized region can be easily formed in the substrate 2a1 of the first substrate layer 2a. it can.
  • the chip component 5 of the first component layer 3a whose height is larger than the distance between the opposing main surfaces of the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b is changed to the first component layer 3a.
  • a ground electrode is formed in the non-polymerized region of the substrate 2a1 of the first substrate layer 2a.
  • stray capacitance generated between the ground electrode and the IC 4a arranged at the position of the overlapping region of the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b can be reduced.
  • the multilayer electronic device 1 can be reduced in height as compared with the conventional multilayer electronic device in which both the upper and lower substrate layers of the component layer have to be separated by a predetermined distance in order to avoid the influence of these stray capacitances. Can be achieved.
  • the IC 4a is arranged at the position of the overlapping region where the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b overlap each other in plan view, and the second component layer Since the IC 4b is also arranged at the position of the overlapping region in 3b, the parts 4 and 5 can be mounted with high density.
  • Each first columnar conductor 6a is arranged so as to surround the IC 4a and the chip component 5 arranged in the first component layer 3a, and each second columnar conductor is arranged in the IC 4b arranged in the second component layer 3b. Therefore, each of the first columnar conductors 6a and each of the second columnar conductors 6b can be used as a shield member that blocks unnecessary electromagnetic waves from the outside to the IC 4a, IC 4b, and the chip component 5.
  • each 1st columnar conductor 6a and each 2nd columnar conductor 6b have each other end exposed from the surface of the resin 7, each 1st columnar conductor 6a and each 2nd columnar conductor 6b are externally connected, respectively. It can be used as a connection conductor.
  • each first columnar conductor 6a is a single conductor of the same material, and is directly drawn out to the surface of the resin 7 without passing through a wiring pattern or via conductor formed on the substrate 2b1 of the second substrate layer 2b. The connection resistance between the second substrate layer 2b and the substrate 2b1 can be eliminated, and an increase in parasitic inductance due to the extension of the lead-out path can be prevented.
  • the multilayer electronic device 1 uses the well-known surface mounting technology, respectively, for the IC 4 a, the chip component 5, and each of the first electronic devices.
  • the first member 8a on which the columnar conductor 6a is mounted, the IC 4b, and the second member 8b on which each second columnar conductor 6b is mounted are arranged at predetermined positions and manufactured by bonding to the support 9 can do. Therefore, the first substrate 2a1 (the substrate 2a1 of the first substrate layer 2a) has a non-polymerized region that does not overlap with the second substrate 2b1 (the substrate 2b1 of the second substrate layer 2b) in plan view. It is possible to easily manufacture the multilayer electronic device 1 that can secure a space necessary for design.
  • the first member so that the chip component 5 whose height is larger than the distance between the opposing main surfaces of the first substrate 2a1 and the second substrate 2b1 does not interfere with the second substrate 2b1 of the second member 8b.
  • the distance between the opposing main surfaces of the first substrate 2a1 of the first member 8a and the second substrate 2b1 of the first member 8b is increased according to the height of the chip component 5. Therefore, it is possible to manufacture the multilayer electronic device 1 with a reduced height.
  • each first columnar conductor 6a is formed on the second substrate 2b1 with one conductor of the same material. Since it can be directly drawn out on the surface of the resin 7 without using a wiring pattern or via conductor, the connection resistance with the second substrate 2b1 can be eliminated, and an increase in parasitic inductance due to an extended drawing path can be prevented.
  • the stacked electronic device 1 can be manufactured.
  • each first columnar conductor 6a is arranged so as to surround the IC 4a of the first member 8a and each second columnar conductor 6b is arranged so as to surround the IC 4b of the second member 8b, the shield specification of the IC 4a, IC4b is specified. Can be manufactured.
  • FIG. 3 is a cross-sectional view of the multilayer electronic device 1a.
  • the multilayer electronic device 1a according to this embodiment is different from the multilayer electronic device 1 of the first embodiment described with reference to FIG. 1 in place of the second component layer 3b as shown in FIG.
  • the lower main surface is exposed from the surface of the resin 7. Since other configurations are the same as those of the first embodiment, the description thereof is omitted by attaching the same reference numerals.
  • the IC 4c and the two chip components 5 are arranged on the third component layer 3c, and these components 4c and 5 are covered with the resin 7.
  • the IC 4c and both chip components 5 are mounted on the substrate 2a1 of the first substrate layer 2a using a well-known surface mounting technique.
  • an IC 4d mounted on the substrate 2b1 of the second substrate layer 2b is disposed.
  • Each of the second columnar conductors 6b arranged in the first component layer 3a has one end connected to the substrate 2b1 of the second substrate layer 2b and the other end connected to the substrate 2a1 of the first substrate layer 2a. Is done.
  • the substrate 2b1 of the second substrate layer 2b has a main surface opposite to the main surface on which the IC 4d of the first component layer 3a is mounted exposed from the surface of the resin 7, and a plurality of external connections are provided on the exposed main surface.
  • Connection terminals 10 are provided. Each connection terminal 10 is formed by performing a printing technique or a plating process using a conductive paste such as Ag.
  • Each first columnar conductor 6a is connected to the non-polymerized region of the substrate 2a1 of the first substrate layer 2a and the other end is the surface of the resin 7 as in the multilayer electronic device 1 of the first embodiment. Is exposed from.
  • each second columnar conductor 6b by adjusting the length of each second columnar conductor 6b, the surface opposite to the mounting surface of the IC 4d disposed on the first component layer 3a is in contact with the lower main surface of the substrate 2a1 of the first substrate layer 2a. You may do it.
  • positioned at the 1st component layer 3a improves.
  • FIG. 4 is a diagram for explaining a manufacturing method of the multilayer electronic device 1a, and (a) to (f) show each step of the manufacturing method.
  • each of the plurality of first columnar conductors 6a is connected to one main surface of the first substrate 2a1, and ICs 4c and 2 are connected to the other main surface of the first substrate 2a1.
  • the first columnar conductors 6a are arranged so as to surround a predetermined region on one main surface of the first substrate 2a1, thereby forming an enclosing region for accommodating a fourth member 8d described later.
  • a plurality of second columnar conductors 6b are arranged so as to surround the second substrate 2b, and one end of each is connected to one main surface of the second substrate 2b1, whereby the second substrate 2b1, the IC 4d, and each of the second columnar conductors 6b are connected.
  • a fourth member 8d provided is prepared.
  • a connection terminal 10 for external connection is formed in advance on the other main surface of the second substrate 2b1 by a printing technique using a conductive paste such as Ag or a plating process.
  • the fourth member 8d is arranged in the surrounding region of the third member 8c by the first columnar conductors 6a, and the other ends of the second columnar conductors 6b are connected to the second ends.
  • the three members 8c are connected to one main surface of the first substrate 2a1.
  • a non-polymerized region that does not overlap the first substrate 2a1 of the third member 8c with the second substrate 2b1 of the fourth member 8d in plan view.
  • the first columnar conductors 6a are formed at positions corresponding to the non-polymerized regions.
  • each first columnar shape of the third member 8c is formed on the one main surface of the support 9 having an adhesive sheet (not shown) or the like attached to one main surface thereof.
  • the third member 8c and the fourth member 8d are fixed to the support 9 by bonding the other end of each conductor 6a and the other main surface of the fourth member 8d on which the connection terminals 10 of the second board 2b1 are formed. To do.
  • the resin 7 is filled so as to cover the third member 8c and the fourth member 8d, and the resin 7 is cured at a temperature of 180 ° C., for example.
  • the multilayer electronic device 1 a is manufactured by peeling the support 9. At this time, the other end of each first columnar conductor 6a and the other main surface of the second substrate 2b1 of the fourth member 8d are exposed from the surface of the resin 7.
  • each of the first columnar conductors 6a and the other main surface on which the connection terminals 10 of the substrate 2b1 of the second substrate layer 2b are formed are exposed from the surface of the resin 7, It is possible to connect to the outside using both the first columnar conductors 6a and the connection terminals 10.
  • each connection terminal 10 formed on the substrate 2b1 of the second substrate layer 2b is not easily affected by the thermal expansion / contraction of the resin 7 (for example, positional displacement of the connection terminal 10), the connection reliability with the outside Can be improved.
  • Each first columnar conductor 6a is connected to the substrate 2a1 of the first substrate layer 2a.
  • the second substrate layer 2b By disposing at the position of the non-polymerized region, the second substrate layer 2b can be directly connected to the outside without going through the substrate 2b1, so that the substrate of the second substrate layer 2b is the same as in the first embodiment. It is possible to eliminate the connection resistance with 2b1 and to prevent an increase in parasitic inductance due to a long extraction path.
  • the heat dissipation characteristics of heat generated from the components 4c, 4d, 5 and the like of the multilayer electronic device 1a are improved.
  • each second columnar conductor 6b is used as an interlayer connection conductor between the first substrate layer 2a and the second substrate layer 2b. can do.
  • each second columnar conductor 6b of the fourth member 8d is connected to one of the first substrates 2a1 of the third member 8c.
  • a non-polymerized region that does not overlap with the second substrate 2b1 of the fourth member 8d in a plan view can be formed on the first substrate 2a1 of the third member 8c.
  • the stacked electronic device 1a having the necessary space can be manufactured.
  • FIG. 5 is a cross-sectional view of the multilayer electronic device 1b.
  • the multilayer electronic device 1b differs from the multilayer electronic device 1 of the first embodiment described with reference to FIG. 1 in that the substrate 2a1 of the first substrate layer 2a is different as shown in FIG.
  • the area of the second substrate layer 2b is smaller than the substrate 2b1 of the second substrate layer 2b, and a non-polymerized region that does not overlap with the substrate 2a1 of the first substrate layer 2a is formed on the substrate 2b1 of the second substrate layer 2b.
  • the main surface opposite to the main surface in contact with the first component layer 3a is exposed from the surface of the resin 7. . Since other configurations are the same as or correspond to those of the first embodiment, the description thereof is omitted by attaching the same reference numerals.
  • the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b are positioned below the substrate 2a1 of the first substrate layer 2a at the position of the overlapping region in plan view.
  • the IC 4e mounted on the main surface of the first substrate and the IC 4f mounted on the main surface on the upper side of the substrate 2b1 of the second substrate layer 2b are arranged to face each other, and the first substrate surrounds both the ICs 4e and 4f.
  • a plurality of third columnar conductors 6c that connect the substrate 2a1 of the layer 2a and the substrate 2b1 of the second substrate layer 2b are arranged.
  • the main surface opposite to the main surface in contact with the first component layer 3a is exposed from the surface of the resin 7, and the second A connection terminal 10 for external connection is formed on the exposed main surface of the substrate 2b1 of the substrate layer 2b.
  • the IC 4e and the IC 4f are mounted on the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b in the overlapping region of the substrate 2a1 of the first substrate layer 2a and the substrate 2b1 of the second substrate layer 2b, respectively.
  • high-density mounting of the components 4e, 4f, and 5 can be achieved.
  • the third columnar conductors 6c are arranged so as to surround the ICs 4e and IC4f, the third columnar conductors 6c are practical for improving the shield characteristics of the ICs 4e and IC4f that are particularly susceptible to unnecessary electromagnetic waves from the outside.
  • a connection terminal for external connection can be provided on the exposed main surface of the substrate 2a1 of the first substrate layer 2a to be connected to the outside.
  • another columnar conductor is provided at the position of the non-polymerized region of the substrate 2b1 of the second substrate layer 2b of the first component layer 3a, and one end thereof is connected to the upper main surface of the substrate 2b1 of the second substrate layer 2b, The other end may be exposed from the surface of the resin 7.
  • the other columnar conductor connected to the substrate 2b1 of the second substrate layer 2b can be directly connected to the outside without passing through the substrate 2a1 of the first substrate layer 2a.
  • the number of substrate layers 2a, 2b and component layers 3a, 3b, 3c forming the multilayer electronic devices 1, 1a, 1b is not limited to the above, and more A structure in which these layers are laminated may also be used.
  • the substrates 2a1 and 2b1 arranged on the substrate layers 2a and 2b may be multilayer substrates.
  • the present invention can be applied to various stacked electronic devices in which a substrate layer on which a substrate is arranged and a component layer on which a component is arranged are alternately laminated.

Abstract

　積層型電子装置の設計自由度の向上を図ることを目的とする。　基板が配置された基板層と部品が配置された部品層とが交互に上下に積層されてなる積層型電子装置１は、第１部品層３ａの上側に位置する第１基板層２ａの基板２ａ１に、第１部品層３ａの下側に位置する第２基板層２ｂの基板２ｂ１と平面視で相互に重ならない非重合領域が形成されるため、積層型電子装置１の内部における第１基板層２ａの基板２ａ１の非重合領域の下側の領域に第２基板層２ｂの基板２ｂ１がないスペースを形成することができる。したがって、当該スペースを利用することにより、積層型電子装置１の設計自由度の向上を図ることができる。

Description

積層型電子装置およびその製造方法
本発明は、基板が配置された基板層と部品が配置された部品層とが交互に積層された積層型電子装置およびその製造方法に関する。
　近年の電子機器の小型化に伴い、これに搭載される電子装置の小型化が要求されているため、従来では、図６に示すように、その表面および内部に配線パターンが形成された配線基板と、部品が配置された部品層とが交互に積層された積層型電子装置が提案されている（特許文献１参照）。
　この積層型電子装置１００は、それぞれ表面および内部に電気回路を構成する配線パターンが形成された配線基板からなる複数の基板層１０１と、それぞれ半導体素子１０３が熱硬化性樹脂組成物１０４で被覆されてなる複数の部品層１０２とを備え、その下面に外部接続用の接続端子１０５が形成された基板層１０１を最下層として、配線基板１０１と部品層１０２とが交互に上下に積層される。
　この場合、各部品層１０２に配置される各半導体素子１０３は、各々、部品層１０２の上下側の両配線基板の一方の主面に実装される。そして、各部品層１０２には、各々、上下側に配置された両配線基板どうしを接続する層間接続導体１０６が形成され、各基板層１０１の配線基板、各部品層１０２の半導体素子１０３および層間接続導体１０６により３次元的な配線構造を有する電気回路等が形成される。したがって、単層の配線基板に半導体素子等の部品を配置して２次元的に電気回路を形成する従来の積層型電子装置と比較して、基板層１０１の配線基板の主面の面積を小さくすることができるため、積層型電子装置１００の小型化を図ることができる。
特開２００６－１２０９３５号公報（段落００２３、段落０１１７、段落０１１８、図１６等参照）
　ところで、近年の電子機器に搭載される電子装置には、上記したような基板層１０１の配線基板の主面の面積を小さくすることによる小型化のみならず、積層方向の高さを抑える薄型化も要求されている。しかしながら、上記特許文献１に記載の積層型電子装置１００では、部品層１０２の上下側には必ず基板層１０１の配線基板があるため、当該部品層１０２に配置される半導体素子１０３の高さよりも上下側の両配線基板１０１の間隔を小さくすることができない。
　また、例えば、一の部品層１０２の上側に位置する配線基板１０１にグランド電極を形成した場合、当該部品層１０２の上下側に位置する両基板層１０１の配線基板の間隔を小さくすると、部品層１０２に配置された半導体素子１０３とグランド電極との間の浮遊容量が増大したり、下側に位置する基板層１０１の配線基板に形成された配線パターンとグランド電極との間の浮遊容量が増大したりするため、意図的に上下側の両基板層１０１の間隔を大きくせざるを得ない場合もある。このように、従来の積層型電子装置１００は、薄型化を図る上での設計上の制約が多い。
　さらに、例えば、最上層の配線基板１０１に形成された配線パターンと最下層の配線基板１０１の外部接続用の接続端子１０５とを接続させたい場合であっても、１つの層間接続導体１０６で直接接続させることができず、それら最上下層の間の基板層１０１の配線基板に形成された配線パターンやビア導体等を介して接続する必要があり、寄生インダクタンスが増大するという問題も生じる。
　本発明は、上記した課題に鑑みてなされたものであり、積層型電子装置の設計自由度の向上を図ることを第１の目的とする。また、積層型電子装置の薄型化を図ることを第２の目的とする。
　上記した目的を達成するために、本発明の積層型電子装置は、基板が配置された基板層と、少なくとも１つの部品が配置された部品層とが交互に上下に積層されて成る積層型電子装置において、当該部品層の上側に位置する基板層である上側基板層の基板および／または当該部品層の下側に位置する基板層である下側基板層の基板には、平面視で相互に重ならない非重合領域が形成されていることを特徴としている。
　このように構成することにより、上側基板層の基板および下側基板層の基板の少なくとも一方に、平面視で両基板が相互に重ならない非重合領域が形成されるため、例えば、下側基板層の基板に非重合領域が形成される場合、その非重合領域に対応する上側基板層の領域には基板（上側基板層の基板）が配置されないため、当該非重合領域の上側に設計上必要なスペースを確保することができる。すなわち、上下側基板層の間隔を変えずに、当該部品層にその高さが上下基板層の間隔よりも大きい部品を配置したり、下側基板層の基板と上側基板層の１つ上の基板層の基板とを上側基板層の基板を介さずに直接層間接続導体で接続したりすることができるため、積層型電子装置の設計自由度の向上を図ることができ、これにより本発明の第１の目的を達成することができる。
　また、前記上側基板層の基板および前記下側基板層の基板のうち、いずれか一方の平面視における面積が他方よりも小さくてもかまわない。このように、上側基板層の基板および下側基板層の基板のうちの一方の平面視における面積を他方よりも小さくすることにより、この他方の基板層の基板に設計上必要なスペースを確保するための非重合領域を形成することができる。
　また、当該部品層は、前記非重合領域の位置に配置された少なくとも１つの前記部品を有し、積層方向における当該部品の高さが、前記上側基板層の基板および前記下側基板層の基板の対向主面どうしの間隔よりも大きくなるようにしてもよい。このように構成することにより、その高さが上側基板層の基板と下側基板層の基板の対向主面どうしの間隔よりも大きな部品を部品層に配置しても、上側基板層と下側基板層との間隔を部品に合わせて大きくする必要がないため、積層型電子装置の低背化を図ることができ、これにより本発明の第２の目的を達成することができる。
　また、当該部品層は、前記上側基板層の基板と前記下側基板層の基板とが平面視で相互に重なる重合領域の位置に配置された少なくとも１つの前記部品を有するようにしてもよい。このように構成することにより、部品層の重合領域の位置にも部品を配置することができるため、部品の高密度実装化を図ることができる。
　また、前記重合領域に配置された前記部品はＩＣであり、前記ＩＣは、前記上側基板層の基板および前記下側基板層の基板のうちの一方に実装され、前記ＩＣの実装面と反対側面が、前記上側基板層の基板および前記下側基板層の基板のうちの他方に接していてもよい。このようにすると、ＩＣの発熱性が高い場合であっても、その発生熱が他方の基板層の基板に形成された配線電極等に伝導して放熱されるため、ＩＣの放熱特性が向上する。
　また、前記上側基板層の基板および前記下側基板層の基板のうちの一方に接続された層間接続用の複数の柱状導体をさらに備え、前記各柱状導体が、当該部品層の前記部品の周囲を囲うように配置されていてもよい。このように各柱状導体を配置することにより、各柱状導体をＩＣやチップ部品に対する外部からの不要な電磁波を遮断するシールド部材として利用することができる。
　また、前記上側基板層の基板、前記下側基板層の基板、前記部品および前記各柱状導体が樹脂により被覆されており、前記上側基板層および前記下側基板層のうちの一方の基板層の基板に前記非重合領域が形成され、前記各柱状導体の少なくとも１つは、前記一方の基板層の基板の前記非重合領域に配置されてその一端が前記一方の基板層の基板に接続され、その他端が前記樹脂の表面から露出していてもよい。
　このように柱状導体の他端を樹脂の表面から露出させることにより、この柱状導体を外部のマザー基板等との接続用の外部接続端子として利用することができる。また、この柱状導体は、その一端が一方の基板層の基板の非重合領域に接続された状態で、その他端が他方の基板層の基板に接続されずに樹脂の表面に露出するため、他方の基板層の基板に形成された配線パターンやビア導体を介して樹脂の表面に引き出される場合と比較して、柱状導体の他端と他方の基板層の基板との接続箇所での接続抵抗を無くすことができ、引き出し経路が長くなることに起因した寄生インダクタンスの増加を防止することができる。
　また、前記他方の基板層の基板は、前記一方の基板層の基板との対向主面と反対側の主面が前記樹脂の表面から露出され、当該露出された主面に外部接続用の接続端子が設けられていてもよい。このように構成することにより、その他端が樹脂の表面に露出した柱状導体および他方の基板層の基板に設けられた接続端子の両方を用いて外部と接続することができる。また、基板に設けられた接続端子は、樹脂の熱膨張・収縮の影響を受けにくいため、外部との接続信頼性の向上を図ることができる。
　また、本発明にかかる積層型電子装置の製造方法は、第１の基板と、それぞれ一端が前記第１の基板の一方主面に接続され前記一方主面の所定領域を囲むように配列された複数の第１柱状導体とを備える第１部材を準備する第１準備工程と、その主面の面積が前記第１の基板の主面の面積よりも小さい第２の基板と、それぞれ一端が前記第２の基板の一方主面に接続され、前記第２の基板の一方主面に実装される部品を囲うように配列された複数の第２柱状導体とを備える第２部材を準備する第２準備工程と、前記各第１柱状導体による囲繞領域内に前記第２部材を配置する配置工程と、前記第１部材および前記第２部材を樹脂により封止する樹脂封止工程とを備えることを特徴としている。
　このように構成することにより、第１の基板に、平面視で第２の基板と相互に重ならない非重合領域を容易に形成することができるため、その内部に設計上必要なスペースを確保することができる積層型電子装置を容易に製造することができる。
　また、各第１柱状導体は、それぞれ一端が第１の基板の一方主面に接続されるとともに、当該一方主面の所定領域を囲むように配列され、これらの各第１柱状導体による囲繞領域内に前記第２部材が配置されるため、各第１柱状導体それぞれの他端は第２部材の第２の基板に接続されない。したがって、第１の基板と外部のマザー基板等とを第２の基板に形成された配線パターンやビア導体を介さずに各第１柱状導体により直接接続することができる積層型電子装置を製造することができる。
　また、第２の基板に実装された部品は、各第２柱状導体により囲まれているため、部品のシールド特性が優れた積層型電子装置を製造することができる。
　また、前記配置工程において、前記第２の基板の他方主面と前記第１の基板の一方主面とが対向するように、前記第２部材を配置するようにしてもよい。このように構成することにより、各第１柱状導体の他端および各第２柱状導体の他端を外部と接続することにより、各第１柱状導体および各第２柱状導体を外部接続用の接続導体として利用することができる積層型電子装置を製造することができる。
　また、前記配置工程において、前記第１の基板の一方主面と前記第２の基板の一方主面とが対向するように第２部材を配置し、前記各第２柱状導体それぞれの他端を前記第１の基板の一方主面に接続するようにしてもよい。このように構成することにより、各第１柱状導体を外部接続用の接続導体として利用することができるとともに、各第２柱状導体が第１の基板と第２の基板とを接続する接続導体として機能する積層型電子装置を製造することができる。
　本発明によれば、上側基板層の基板および下側基板層の基板の少なくとも一方に、平面視で両基板が相互に重ならない非重合領域が形成されるため、例えば、下側基板層の基板に非重合領域が形成される場合、その非重合領域に対応する上側基板層の領域には基板（上側基板層の基板）が配置されないため、当該非重合領域の上側に設計上必要なスペースを確保することができ、これにより、積層型電子装置の設計自由度の向上を図ることができる。
本発明の第１実施形態にかかる積層型電子装置の断面図である。 図１の積層型電子装置の製造方法を説明するための図である。 本発明の第２実施形態にかかる積層型電子装置の断面図である。 図３の積層型電子装置の製造方法を説明するための図である。 本発明の第３実施形態にかかる積層型電子装置の断面図である。 従来の積層型電子装置の断面図である。
　＜第１実施形態＞
　本発明の第１実施形態にかかる積層型電子装置の構成について、図１を参照して説明する。なお、図１は第１実施形態にかかる積層型電子装置の断面図である。
　この実施形態にかかる積層型電子装置１は、基板が配置された基板層と、少なくとも１つの部品が配置された部品層とが交互に上下に積層されてなり、電子機器のマザー基板等に実装されて、当該電子機器に形成される電気回路の一部を構成するものである。
　具体的には、積層型電子装置１は、基板２ａ１が配置された第１基板層２ａ（本発明における「上側基板層」に相当）と、部品としてＳｉやＧａＡｓ等で形成された半導体素子であるＩＣ４ａとチップコンデンサやチップインダクタ等からなるチップ部品５とが配置された第１部品層３ａ（本発明における「当該部品層」に相当）と、基板２ｂ１が配置された第２基板層２ｂ（本発明における「下側基板層」に相当）と、部品としてＩＣ４ｂが配置された第２部品層３ｂとで形成される。なお、以下では、第１基板層２ａの基板２ａ１を「第１の基板２ａ１」と、第２基板層２ｂの基板２ｂ１を「第２の基板２ｂ１」という場合もある。
　また、積層型電子装置１は、上記構成に加えて、それぞれの一端が第１基板層２ａの基板２ａ１の下側の主面（本発明における「第１の基板の一方主面」に相当）に接続された複数の第１柱状導体６ａと、それぞれの一端が第２基板層２ｂに配置された基板２ｂ１の下側の主面（本発明における「第２の基板の一方主面」に相当）に接続された複数の第２柱状導体６ｂと、第１基板層２ａの基板２ａ１の下側に位置する両ＩＣ４ａ，４ｂ、チップ部品５、第２基板層２ｂの基板２ｂ１、各柱状導体６ａ，６ｂを被覆する樹脂７とを備えている。
　第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１は、それぞれガラスエポキシ樹脂、ガラス、セラミック等で形成することができ、その両主面には配線パターンが形成されるとともに、その内部にビア導体等が形成される。また、第２基板層２ｂの基板２ｂ１の平面視における面積は、第１基板層２ａの基板２ａ１の面積よりも小さく、各層２ａ，２ｂ，３ａ，３ｂが積層された状態で、第１基板層２ａの基板２ａ１には、平面視で第２基板層２ｂの基板２ｂ１と相互に重ならない非重合領域が形成される。なお、第１基板層２ａの基板２ａ１の平面視における面積を第２基板層２ｂの基板２ｂ１の面積よりも小さくして、第２基板層２ｂの基板２ｂ１に非重合領域を形成する構成であってもよい。また、例えば、平面視における第１基板層２ａの基板２ａ１の面積と第２基板層２ｂの基板２ｂ１面積とが同じ面積になるように両基板２ａ１，２ｂ１を形成して、積層方向と垂直な方向に両基板２ａ１，２ｂ１をずらして配置することにより、両基板２ａ１，２ｂ１それぞれに非重合領域を形成する構成であってもよい。
　第１部品層３ａに配置されるＩＣ４ａおよびチップ部品５は、それぞれ第１基板層２ａの基板２ａ１の下側の主面に実装され、第２部品層３ｂに配置されるＩＣ４ｂは、第２基板層２ｂの基板２ｂ１の下側の主面に実装される。これらの各部品４ａ，４ｂ，５の実装は、周知の表面実装技術により行われる。このとき、第１部品層３ａに実装されるチップ部品５の高さは、第１基板層２ａの基板２ａ１の下側の主面および第２基板層２ｂの基板２ｂ１の上側の主面の間隔、すなわち、両基板２ａ１，２ｂ１の対向主面どうしの間隔よりも大きいが、第１基板層２ａの基板２ａ１の非重合領域の位置に配置されることで、チップ部品５が第２基板層２ｂの基板２ｂ１に干渉するのが防止されている。
　各第１柱状導体６ａは、各々、Ｃｕ等からなる線材を加工して形成されたピン状の導体であり、それぞれの一端が第１基板層２ａの基板２ａ１の下側の主面の非重合領域に接続されるとともに、第１部品層３ａに配置されるＩＣ４ａおよびチップ部品５を囲うように配列される。また、それぞれの他端が樹脂７の表面から露出している。なお、各第１柱状導体６ａは、必ずしも上記部品４ａ，５を囲うように配列されていなくてもよく、その一端が第１基板層２ａの基板２ａ１の非重合領域に接続されるものであれば、どこに配設されていてもよい。
　各第２柱状導体６ｂは、各々、Ｃｕ等からなる線材を加工して形成されたピン状の導体であり、それぞれの一端が第２基板層２ｂの基板２ｂ１の下側の主面に接続されるとともに、第２部品層３ｂに配置されるＩＣ４ｂを囲うように配列される。また、それぞれの他端が樹脂７の表面から露出している。なお、各第２柱状導体６ｂも、必ずしも第２部品層３ｂに配置されるＩＣ４ｂを囲うように配列されていなくてもよい。また、各柱状導体６ａ，６ｂとして、ポスト電極やビアホールに導電性ペーストを充填してなるビア導体を形成する構成であってもかまわない。
　また、第１基板層２ａの基板２ａ１に実装されるＩＣ４ａの実装面と反対面を、第２基板層２ｂの基板２ｂ１の他方主面（ＩＣ４ｂおよび各第２柱状導体６ｂそれぞれの一端が接続される一方主面と反対面）に接するように、各第１柱状導体６ａおよび各第２柱状導体６ｂそれぞれの長さを調整してもよい。このように構成することにより、第１基板層２ａの基板２ａ１に実装されるＩＣ４ａから発生する熱が第２基板層２ｂの基板２ｂ１に形成された配線パターン等を伝導して放熱されるため、第１基板層２ａの基板２ａ１に実装されるＩＣ４ａの放熱特性が向上する。
　樹脂７は、第１基板層２ａの基板２ａ１の下側に位置する各ＩＣ４ａ，４ｂ、チップ部品５、第２基板層２ｂの基板２ｂ１、各柱状導体６ａ，６ｂを被覆するものであり、例えばエポキシ樹脂で形成される。
　次に、積層型電子装置１の製造方法について、図２を参照して説明する。なお、図２は、積層型電子装置１の製造方法を説明するための図であり、（ａ）～（ｆ）は製造方法の各工程を示している。
　まず、図２（ａ）に示すように、その表面や内部に配線パターンやビア導体が形成された第１の基板２ａ１の一方主面にＩＣ４ａおよびチップ部品５を周知の表面実装技術を用いて実装する。
　次に、図２（ｂ）に示すように、複数の第１柱状導体６ａを、第１の基板２ａ１の一方主面の所定領域を囲うように、すなわち、実装したＩＣ４ａおよびチップ部品５を囲うように配列して、それぞれの一端を第１の基板２ａ１の一方主面に接続することにより、第１の基板２ａ１、ＩＣ４ａ、チップ部品５および各第１柱状導体６ａを備える第１部材８ａを準備する（第１準備工程）。このとき、各第１柱状導体６ａにより、後述する第２部材８ｂを配置するための囲繞領域が形成される。なお、ＩＣ４ａおよびチップ部品５の実装および各第１柱状導体６ａの基板２ａ１への接続の順番は、逆であってもかまわない。すなわち、各第１柱状導体６ａを備える第１の基板２ａ１にＩＣ４ａおよびチップ部品５を実装して第１部材８ａを準備してもよい。
　次に、図２（ｃ）に示すように、その主面の面積が第１の基板２ａ１の主面の面積よりも小さい第２の基板２ｂ１の一方主面にＩＣ４ｂを実装した後、複数の第２柱状導体６ｂを、実装したＩＣ４ｂを囲うように配列して、それぞれの一端を第２の基板２ｂ１の一方主面に接続することにより、第２の基板２ｂ１、ＩＣ４ｂおよび各第２柱状導体６ｂを備える第２部材８ｂを準備する（第２準備工程）。なお、この場合もＩＣ４ｂの実装および各第２柱状導体６ｂの第２の基板２ｂ１への接続の順番が逆であってもかまわない。
　次に、図２（ｄ）に示すように、一方主面に接着シート（図示せず）等が貼り付けられた支持体９の一方主面に第２部材８ｂの各第２柱状導体６ｂそれぞれの他端を接着するとともに、第１部材８ａの各第１柱状導体６ａによる囲繞領域内に第２部材８ｂが配置されるように第１部材８ａを配置して、各第１柱状導体６ａそれぞれの他端を支持体９の一方主面に接着する（配置工程）。このとき、その高さが第１の基板２ａ１および第２の基板２ｂ１の対向主面どうしの間隔よりも大きいチップ部品５が第２の基板２ｂ１に干渉しない位置に第１部材８ａおよび第２部材８ｂを配置する。このように配置することで、第１の基板２ａ１には、平面視で第２の基板２ｂ１に重ならない非重合領域が形成され、当該非重合領域の位置に、第１部材８ａの各第１柱状導体６ａおよびチップ部品５が配置されることになる。
　次に、図２（ｅ）に示すように、第１の基板２ａ１の一方主面と支持体９の一方主面との間に樹脂を充填し、例えば、１８０℃程度の温度で樹脂を硬化させる。これにより、第１部材８ａの第１の基板２ａ１に実装されたＩＣ４ａ、チップ部品５および各第１柱状導体６ａ並びに第２部材８ｂが樹脂により被覆される。
　最後に、図２（ｆ）に示すように、支持体９を剥離することにより積層型電子装置１を製造する。このとき、各第１柱状導体６ａおよび各第２柱状導体６ｂそれぞれの他端が樹脂の表面から露出する。なお、支持体９と樹脂７との境界面を研磨または研削して、各第１柱状導体６ａおよび各第２柱状導体６ｂの長さを調節したり、それぞれの他端が確実に露出させるようにしたりしてもよい。
　したがって、上記した実施形態によれば、第１基板層２ａの基板２ａ１に、平面視で第２基板層２ｂの基板２ｂ１と相互に重ならない非重合領域が形成されるため、第１基板層２ａの基板２ａ１の非重合領域の下側の領域に、第２基板層２ｂの基板２ｂ１に邪魔されないスペースを確保することができる。したがって、第１基板層２ａの基板２ａ１と第２基板層２ｂの基板２ｂ１との間隔を変えずに、当該スペース内に背の高いチップ部品５を配置したり、各第１柱状導体６ａを第２基板層２ｂの基板２ｂ１を介さずに直接外部と接続したりすることができるため、積層型電子装置１の設計自由度の向上を図ることができる。
　また、第２基板層２ｂの基板２ｂ１の平面視における面積を第１基板層２ａの基板２ａ１よりも小さくすることにより、第１基板層２ａの基板２ａ１に容易に非重合領域を形成することができる。
　また、その高さが第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１の対向主面どうしの間隔よりも大きい第１部品層３ａのチップ部品５を、第１部品層３ａにおける第１基板層２ａの基板２ａ１の非重合領域の位置に配置することにより、チップ部品５の高さに応じて第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１の対向主面どうしの間隔を大きくする必要がないため、一の部品層の上下側に配置される両基板層の基板どうしが平面視で重ならない非重合領域を有さない従来の積層型電子装置と比較して、積層型電子装置１の低背化を図ることができる。
　また、第１基板層２ａの基板２ａ１と第２の基板層２ｂの基板２ｂ１との間隔を小さくした場合であっても、第１基板層２ａの基板２ａ１の非重合領域にグランド電極を形成すれば、第１部品層３ａにおける第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１の重合領域の位置に配置されたＩＣ４ａと当該グランド電極との間に生じる浮遊容量や、第２基板層２ｂの基板２ｂ１に形成された配線パターンと当該グランド電極との間に生じる浮遊容量を小さくすることができる。したがって、これらの浮遊容量の影響を避けるために部品層の上下側の両基板層どうしを所定距離離す必要があった従来の積層型電子装置と比較して、積層型電子装置１の低背化を図ることができる。
　また、第１部品層３ａにおける第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１どうしが平面視で相互に重なる重合領域の位置にもＩＣ４ａが配置されるとともに、第２部品層３ｂにおける当該重合領域の位置にもＩＣ４ｂが配置されるため、部品４，５の高密度実装化を図ることができる。
　また、各第１柱状導体６ａは、第１部品層３ａに配置されるＩＣ４ａおよびチップ部品５を囲むように配列されるとともに、各第２柱状導体は、第２部品層３ｂに配置されるＩＣ４ｂを囲むように配列されるため、各第１柱状導体６ａおよび各第２柱状導体６ｂをＩＣ４ａ、ＩＣ４ｂやチップ部品５に対する外部からの不要な電磁波を遮断するシールド部材として利用することができる。
　また、各第１柱状導体６ａおよび各第２柱状導体６ｂは、それぞれの他端が樹脂７の表面から露出しているため、各第１柱状導体６ａおよび各第２柱状導体６ｂそれぞれを外部接続用の接続導体として利用することができる。また、各第１柱状導体６ａは、各々、同じ材質の１つの導体で、第２基板層２ｂの基板２ｂ１に形成された配線パターンやビア導体を介さずに直接樹脂７の表面に引き出されるため、第２基板層２ｂの基板２ｂ１との接続抵抗をなくすことができたり、引き出し経路が長くなることによる寄生インダクタンスの増加を防止したりすることができる。
　また、図２を参照して説明した積層型電子装置１の製造方法によれば、積層型電子装置１は、それぞれ周知の表面実装技術を用いて、ＩＣ４ａと、チップ部品５と、各第１柱状導体６ａとが実装された第１部材８ａ、および、ＩＣ４ｂと、各第２柱状導体６ｂとが実装された第２部材８ｂを所定の位置に配置して支持体９に接着することにより製造することができる。したがって、第１の基板２ａ１（第１基板層２ａの基板２ａ１）に第２の基板２ｂ１（第２基板層２ｂの基板２ｂ１）と平面視で重ならない非重合領域を有し、これにより内部に設計上必要なスペースを確保することができる積層型電子装置１を容易に製造することができる。
　また、第１の基板２ａ１および第２の基板２ｂ１の対向主面どうしの間隔よりもその高さが大きいチップ部品５を、第２部材８ｂの第２の基板２ｂ１と干渉しないように第１部材８ａおよび第２部材８ｂを配置することにより、第１部材８ａの第１の基板２ａ１および第部材８ｂの第２の基板２ｂ１の対向主面どうしの間隔をチップ部品５の高さに応じて大きくする必要がないため、低背化が図られた積層型電子装置１を製造することができる。
　また、各第１柱状導体６ａによる囲繞領域内に第２部材８ｂを配置することにより、各第１柱状導体６ａを、各々、同じ材質の１つの導体で、第２の基板２ｂ１に形成された配線パターンやビア導体を介さずに直接樹脂７の表面に引き出すことができるため、第２の基板２ｂ１との接続抵抗をなくし、引き出し経路が長くなることによる寄生インダクタンスの増加を防止することができる積層型電子装置１を製造することができる。
　また、各第１柱状導体６ａを第１部材８ａのＩＣ４ａを囲むように配列するとともに、各第２柱状導体６ｂを第２部材８ｂのＩＣ４ｂを囲むように配列するため、ＩＣ４ａ，ＩＣ４ｂのシールド特定が優れた積層型電子装置１を製造することができる。
　＜第２実施形態＞
　本発明の第２実施形態にかかる積層型電子装置１ａについて、図３を参照して説明する。なお、図３は積層型電子装置１ａの断面図である。
　この実施形態にかかる積層型電子装置１ａが、図１を参照して説明した第１実施形態の積層型電子装置１と異なるところは、図３に示すように、第２部品層３ｂの代わりに第１基板層２ａの上側に第３部品層３ｃが積層されている点と、第１部品層３ａに各第２柱状導体６ｂが設けられている点と、第２基板層２ｂの基板２ｂ１の下側の主面が樹脂７の表面から露出している点である。その他の構成は、第１実施形態と同じであるため、同一符号を付すことにより説明を省略する。
　この場合、第３部品層３ｃには、ＩＣ４ｃと２つのチップ部品５が配置され、これらの部品４ｃ，５が樹脂７により被覆される。なお、ＩＣ４ｃおよび両チップ部品５は、周知の表面実装技術を用いて第１基板層２ａの基板２ａ１に実装される。
　また、第１部品層３ａには、第２基板層２ｂの基板２ｂ１に実装されたＩＣ４ｄが配置される。また、第１部品層３ａに配置された各第２柱状導体６ｂそれぞれは、その一端が第２基板層２ｂの基板２ｂ１に接続されるとともに、その他端が第１基板層２ａの基板２ａ１に接続される。
　第２基板層２ｂの基板２ｂ１は、第１部品層３ａのＩＣ４ｄが実装される主面と反対側の主面が樹脂７の表面から露出しており、その露出した主面に複数の外部接続用の接続端子１０が設けられる。各接続端子１０は、Ａｇ等の導電性ペーストを用いた印刷技術やめっき処理を施すことにより形成される。
　各第１柱状導体６ａは、各々、第１実施形態の積層型電子装置１と同様に、その一端が第１基板層２ａの基板２ａ１の非重合領域に接続され、その他端が樹脂７の表面から露出している。
　なお、各第２柱状導体６ｂの長さを調整することにより、第１部品層３ａに配置されるＩＣ４ｄの実装面と反対面を第１基板層２ａの基板２ａ１の下側の主面と接するようにしてもよい。このように構成することで、第１部品層３ａに配置されるＩＣ４ｄの放熱特性が向上する。
　次に、この実施形態にかかる積層型電子装置１ａの製造方法について、図４を参照して説明する。なお、図４は積層型電子装置１ａの製造方法を説明するための図であり、（ａ）～（ｆ）は製造方法の各工程を示している。
　まず、図４（ａ）に示すように、第１の基板２ａ１の一方主面に複数の第１柱状導体６ａそれぞれの一端を接続するとともに、第１の基板２ａ１の他方主面にＩＣ４ｃおよび２つのチップ部品５を実装することにより、第１の基板２ａ１、各第１柱状導体６ａ、ＩＣ４ｃおよび２つのチップ部品５を備える第３部材８ｃを準備する。このとき、各第１柱状導体６ａを第１の基板２ａ１の一方主面の所定領域を囲むように配列し、後述する第４部材８ｄを収納するための囲繞領域を形成する。
　次に、図４（ｂ）に示すように、その主面の面積が第１の基板２ａ１の主面の面積よりも小さい第２の基板２ｂ１の一方主面にＩＣ４ｄを実装した後、このＩＣ４ｄを囲むように複数の第２柱状導体６ｂを配列して、それぞれの一端を第２の基板２ｂ１の一方主面に接続することにより、第２の基板２ｂ１、ＩＣ４ｄおよび各第２柱状導体６ｂを備える第４部材８ｄを準備する。なお、第２の基板２ｂ１の他方主面には、予め外部接続用の接続端子１０がＡｇ等の導電性ペーストを用いた印刷技術やめっき処理等により形成されている。
　次に、図４（ｃ）に示すように、第４部材８ｄを第３部材８ｃの各第１柱状導体６ａによる囲繞領域内に配置して、各第２柱状導体６ｂそれぞれの他端を第３部材８ｃの第１の基板２ａ１の一方主面に接続する。このように、第３部材８ｃおよび第４部材８ｄを配置することにより、第３部材８ｃの第１の基板２ａ１に第４部材８ｄの第２の基板２ｂ１と平面視で重ならない非重合領域が形成され、該非重合領域に対応する位置に各第１柱状導体６ａが配置されることになる。
　次に、図４（ｄ）に示すように、その一方主面に接着シート（図示せず）等が貼り付けられた支持体９の当該一方主面に、第３部材８ｃの各第１柱状導体６ａそれぞれの他端および第４部材８ｄの第２の基板２ｂ１の各接続端子１０が形成された他方主面を接着することにより、支持体９に第３部材８ｃおよび第４部材８ｄを固定する。
　次に、図４（ｅ）に示すように、第３部材８ｃおよび第４部材８ｄが被覆されるように樹脂７を充填し、例えば、１８０℃の温度で樹脂７を硬化させる。
　最後に、図４（ｆ）に示すように、支持体９を剥離することにより積層型電子装置１ａを製造する。このとき、各第１柱状導体６ａそれぞれの他端および第４部材８ｄの第２の基板２ｂ１の他方主面が樹脂７の表面から露出する。
　この実施形態によれば、各第１柱状導体６ａそれぞれの他端および第２基板層２ｂの基板２ｂ１の各接続端子１０が形成された他方主面が樹脂７の表面から露出しているため、各第１柱状導体６ａおよび各接続端子１０の両方を用いて外部と接続することができる。また、第２基板層２ｂの基板２ｂ１に形成された各接続端子１０は、樹脂７の熱膨張・収縮の影響（例えば、接続端子１０の位置ずれ）を受けにくいため、外部との接続信頼性の向上を図ることができる。また、各第１柱状導体６ａを第１基板層２ａの基板２ａ１
の非重合領域の位置に配置することにより、第２基板層２ｂの基板２ｂ１を介さずに、直接外部と接続することができるため、第１実施形態と同様に、第２基板層２ｂの基板２ｂ１との接続抵抗をなくしたり、引き出し経路が長くなることによる寄生インダクタンスの増加を防止したりすることができる。
　また、第２基板層２ｂの基板２ｂ１の他方主面が樹脂７の表面から露出しているため、積層型電子装置１ａの部品４ｃ，４ｄ，５等から発生する熱の放熱特性が向上する。
　また、各第２柱状導体６ｂの他端を第１基板層２ａの基板２ａ１に接続させることにより、各第２柱状導体６ｂを第１基板層２ａおよび第２基板層２ｂの層間接続導体として利用することができる。
　また、図４を参照して説明した積層型電子装置１ａの製造方法によれば、第４部材８ｄの各第２柱状導体６ｂそれぞれの他端を第３部材８ｃの第１の基板２ａ１の一方主面に接続することにより、第３部材８ｃの第１の基板２ａ１に第４部材８ｄの第２の基板２ｂ１と平面視で重ならない非重合領域を形成することができるため、その内部に設計上必要なスペースを有する積層型電子装置１ａを製造することができる。
　＜第３実施形態＞
　本発明の第３実施形態にかかる積層型電子装置１ｂについて、図５を参照して説明する。なお、図５は積層型電子装置１ｂの断面図である。
　この実施形態にかかる積層型電子装置１ｂが、図１を参照して説明した第１実施形態の積層型電子装置１と異なるところは、図５に示すように、第１基板層２ａの基板２ａ１の平面視における面積が第２基板層２ｂの基板２ｂ１よりも小さく、第２基板層２ｂの基板２ｂ１に第１基板層２ａの基板２ａ１と平面視で重ならない非重合領域が形成されている点と、第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１それぞれにおいて、第１部品層３ａに接する主面と反対側の主面が樹脂７の表面から露出している点である。その他の構成は、第１実施形態と同じであるかこれに相当するものであるため、同一符号を付すことにより説明を省略する。
　この場合、第１部品層３ａにおける第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１が平面視で相互に重なる重合領域の位置に、第１基板層２ａの基板２ａ１の下側の主面に実装されたＩＣ４ｅと、第２基板層２ｂの基板２ｂ１の上側の主面に実装されたＩＣ４ｆとが対向するように配置され、これらの両ＩＣ４ｅ，４ｆを囲むように第１基板層２ａの基板２ａ１と第２基板層２ｂの基板２ｂ１とを接続する複数の第３柱状導体６ｃが配列される。
　また、第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１それぞれにおいて、第１部品層３ａに接する主面と反対側の主面が樹脂７の表面から露出しており、第２基板層２ｂの基板２ｂ１の露出した主面には、外部接続用の接続端子１０が形成される。
　このように、第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１の重合領域において、第１基板層２ａの基板２ａ１および第２基板層２ｂの基板２ｂ１にそれぞれＩＣ４ｅ、ＩＣ４ｆを実装することで、部品４ｅ，４ｆ，５の高密度実装化を図ることができる。また、各第３柱状導体６ｃは、ＩＣ４ｅ、ＩＣ４ｆを囲むように配列されるため、特に外部からの不要な電磁波の影響を受けやすいＩＣ４ｅ、ＩＣ４ｆのシールド特性を向上させる上で実用的である。また、第１基板層２ａの基板２ａ１の露出した主面にも外部接続用の接続端子を設けて外部と接続させることもできる。
　また、第１部品層３ａの第２基板層２ｂの基板２ｂ１の非重合領域の位置に他の柱状導体を設け、その一端を第２基板層２ｂの基板２ｂ１の上側の主面に接続させ、その他端を樹脂７の表面から露出させるようにしてもよい。このように構成することで、第２基板層２ｂの基板２ｂ１に接続する当該他の柱状導体を、第１基板層２ａの基板２ａ１を介さずに直接外部と接続させることができる。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。
　例えば、上記した各実施形態において、積層型電子装置１，１ａ，１ｂを形成する各基板層２ａ，２ｂおよび各部品層３ａ，３ｂ，３ｃの層数は、上記したものに限らず、さらに多くの層を積層する構成であってもかまわない。
　また、各基板層２ａ，２ｂに配置される基板２ａ１，２ｂ１は多層基板であってもよい。
　また、本発明は、基板が配置された基板層と部品が配置された部品層とが交互に積層されてなる種々の積層型電子装置に通用することができる。
　１，１ａ，１ｂ　積層型電子装置
　２ａ　第１基板層（上側基板層）
　２ａ１　基板（上側基板層の基板：第１の基板）
　２ｂ　第２基板層（下側基板層）
　２ｂ１　基板（下側基板層の基板：第２の基板）
　３ａ　第１部品層（部品層）
　３ｂ　第２部品層（部品層）
　３ｃ　第３部品層（部品層）
　４ａ～４ｆ　ＩＣ（部品）
　５　チップ部品（部品）
　６ａ　第１柱状導体（柱状導体）
　６ｂ　第２柱状導体（柱状導体）
　６ｃ　第３柱状導体（柱状導体）
　７　樹脂
　８ａ　第１部材
　８ｂ　第２部材
　８ｃ　第３部材
　８ｄ　第４部材
　１０　接続端子
 

Claims (11)

  1. 　基板が配置された基板層と、少なくとも１つの部品が配置された部品層とが交互に上下に積層されて成る積層型電子装置において、
    　当該部品層の上側に位置する基板層である上側基板層の基板および／または当該部品層の下側に位置する基板層である下側基板層の基板には、平面視で相互に重ならない非重合領域が形成されている
    　ことを特徴とする積層型電子装置。
  2. 　前記上側基板層の基板および前記下側基板層の基板のうち、いずれか一方の平面視における面積が他方よりも小さいことを特徴とする請求項１に記載の積層型電子装置。
  3. 　当該部品層は、前記非重合領域の位置に配置された少なくとも１つの前記部品を有し、
    　積層方向における当該部品の高さが、前記上側基板層の基板および前記下側基板層の基板の対向主面どうしの間隔よりも大きいことを特徴とする請求項１または２に記載の積層型電子装置。
  4. 　当該部品層は、前記上側基板層の基板と前記下側基板層の基板とが平面視で相互に重なる重合領域の位置に配置された少なくとも１つの前記部品を有することを特徴とする請求項１ないし３のいずれかに記載の積層型電子装置。
  5. 　前記重合領域に配置された前記部品はＩＣであり、
    　前記ＩＣは、前記上側基板層の基板および前記下側基板層の基板のうちの一方に実装され、
    　前記ＩＣの実装面と反対側面が、前記上側基板層の基板および前記下側基板層の基板のうちの他方に接していることを特徴とする請求項４に記載の積層型電子装置。
  6. 　前記上側基板層の基板および前記下側基板層の基板のうちの一方に接続された層間接続用の複数の柱状導体をさらに備え、
    　前記各柱状導体が、当該部品層の前記部品の周囲を囲うように配置されていることを特徴とする請求項１ないし５のいずれかに記載の積層型電子装置。
  7. 　前記上側基板層の基板、前記下側基板層の基板、前記部品および前記各柱状導体が樹脂により被覆されており、
    　前記上側基板層および前記下側基板層のうちの一方の基板層の基板に前記非重合領域が形成され、
    　前記各柱状導体の少なくとも１つは、
    　前記一方の基板層の基板の前記非重合領域に配置されてその一端が前記一方の基板層の基板に接続され、その他端が前記樹脂の表面から露出していることを特徴とする請求項６に記載の積層型電子装置。
  8. 　前記他方の基板層の基板は、前記一方の基板層の基板との対向主面と反対側の主面が前記樹脂の表面から露出され、
    　当該露出された主面に外部接続用の接続端子が設けられていることを特徴とする請求項７に記載の積層型電子装置。
  9. 　第１の基板と、それぞれ一端が前記第１の基板の一方主面に接続され前記一方主面の所定領域を囲むように配列された複数の第１柱状導体とを備える第１部材を準備する第１準備工程と、
    　その主面の面積が前記第１の基板の主面の面積よりも小さい第２の基板と、それぞれ一端が前記第２の基板の一方主面に接続され、前記第２の基板の一方主面に実装される部品を囲うように配列された複数の第２柱状導体とを備える第２部材を準備する第２準備工程と、
    　前記各第１柱状導体による囲繞領域内に前記第２部材を配置する配置工程と、
    　前記第１部材および前記第２部材を樹脂により封止する樹脂封止工程とを備える
    　ことを特徴とする積層型電子装置の製造方法。
  10. 　前記配置工程において、前記第２の基板の他方主面と前記第１の基板の一方主面とが対向するように、前記第２部材を配置することを特徴とする請求項９に記載の積層型電子装置の製造方法。
  11. 　前記配置工程において、前記第１の基板の一方主面と前記第２の基板の一方主面とが対向するように第２部材を配置し、前記各第２柱状導体それぞれの他端を前記第１の基板の一方主面に接続することを特徴とする請求項９に記載の積層型電子装置の製造方法。
     
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