WO2006093201A1 - メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法 - Google Patents

メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法 Download PDF

Info

Publication number
WO2006093201A1
WO2006093201A1 PCT/JP2006/303899 JP2006303899W WO2006093201A1 WO 2006093201 A1 WO2006093201 A1 WO 2006093201A1 JP 2006303899 W JP2006303899 W JP 2006303899W WO 2006093201 A1 WO2006093201 A1 WO 2006093201A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
read
data
nonvolatile
ram
Prior art date
Application number
PCT/JP2006/303899
Other languages
English (en)
French (fr)
Inventor
Masahiro Nakanishi
Tomoaki Izumi
Tetsushi Kasahara
Kazuaki Tamura
Kiminori Matsuno
Manabu Inoue
Masayuki Toyama
Kunihiro Maki
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/817,532 priority Critical patent/US8327068B2/en
Priority to JP2007505989A priority patent/JP4871260B2/ja
Publication of WO2006093201A1 publication Critical patent/WO2006093201A1/ja

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1666Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • G06F12/0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7201Logical to physical mapping or translation of blocks or pages

Definitions

  • MEMORY MODULE MEMORY CONTROLLER
  • NONVOLATILE STORAGE DEVICE NONVOLATILE STORAGE SYSTEM
  • MEMORY READ / WRITE METHOD MEMORY MODULE, MEMORY CONTROLLER, NONVOLATILE STORAGE DEVICE, NONVOLATILE STORAGE SYSTEM, AND MEMORY READ / WRITE METHOD
  • the present invention relates to a memory module, a memory controller, a nonvolatile storage device, a nonvolatile storage system, and a memory read / write method.
  • the demand for nonvolatile memory devices including a rewritable nonvolatile main memory has been increasing mainly in the semiconductor memory mode.
  • semiconductor memory cards there are various types of powerful semiconductor memory cards, one of which is the SD memory card.
  • This SD memory card includes a flash memory as a nonvolatile main memory and a memory controller for controlling the flash memory. This memory controller performs read / write control on the flash memory in accordance with the read / write instructions of the access device power of the digital still camera body and the like.
  • the flash memory adopted as the main memory of the SD memory card has a limitation of about 100,000 times of guaranteed rewrite times, so that rewriting is not concentrated in a specific area. “Belling” and the other mechanism have been introduced.
  • Wear leveling is a mechanism that prevents rewriting from being concentrated in a specific area of the flash memory by converting the logical address given by the access device to the physical address to access the flash memory. Normally, conversion of logical address power to physical address is performed based on the address management table.
  • the nonvolatile storage device disclosed in Patent Document 1 also has an address management table, and the address management table is assigned to a fixed area of the main memory including a flash memory.
  • Patent Document 2 A technique described in Patent Document 2 is known as a technique for solving this problem.
  • information that is frequently rewritten such as an address management table, has a larger number of rewrite guarantees than a flash memory that is not stored in a main memory composed of a flash memory !, a ferroelectric memory (FeRAM), etc.
  • FeRAM FeRAM generally has the characteristics that the number of guaranteed rewrites is much larger than that of flash memory and the write speed of a small capacity is faster.
  • FIG. 1 is a block diagram of the nonvolatile memory device disclosed in Patent Document 2.
  • the nonvolatile storage device 101 can be accessed from an access device 100 provided outside, and includes a memory controller 102 and a nonvolatile main memory 103 formed of a flash memory.
  • the access device 100 performs a read / write command of data (user data) in the main memory 103 and a logical address for performing read / write to the memory controller 102, and Data is transmitted and received between them.
  • the memory controller 102 In response to the read / write command from the access device 100, the memory controller 102 writes data to the main memory 103 or reads data from the main memory 103.
  • the memory controller 102 is a CPU 1 that controls the host IZF unit 111 and the entire memory controller 102. 12, RAMI 13, which is the work area of the CPU 112, ROM 114 storing the program executed by the CPU 112, and nonvolatile RAMI 17 (nonvolatile auxiliary memory) such as a ferroelectric memory (FeRAM) Have.
  • This non-volatile RAMI 17 stores a physical area management table 115 and a logical physical conversion table 116 which are access data used when accessing the main memory 103.
  • the physical area management table 115 stores the status of a physical block that is an erase unit in the main memory 103, that is, a status flag indicating whether or not valid data is stored.
  • the logical / physical conversion table 116 is a table for converting the logical address transferred by the access device 100 into a physical address in the main memory 103.
  • the memory controller 102 is based on a buffer 118 composed of volatile RAM such as SRAM, a read / write control unit 119 that reads and writes data in the main memory 103, a physical area management table 115, and a logical physical conversion table 116. And an address management information control unit 120 for managing the address of the main memory 103.
  • the main memory 103 is composed of a large number of physical blocks.
  • a physical block is a unit of erasure, and for example, a 32-page force is configured as shown in FIG.
  • Each page consists of a data area for one sector (512 bytes) and a redundant management area (16 bytes).
  • FIG. 3 shows a format of a logical address given from the access device 100 when the capacity of the main memory 103 is 1 Gbyte.
  • the page address and logical block address are in order from the lower bits as shown in the figure, and 16 bits corresponding to the logical block address correspond to the address conversion target, that is, the address of the logical physical conversion table 116.
  • the LSB of the cluster number corresponds to bit 5 (b5) of the logical address format.
  • FIG. 4 is a diagram showing the format of the physical area management table 115 when the capacity of the main memory 103 is 1 Gbyte.
  • the address of the physical area management table 115 corresponds to the physical block address of the main memory 103.
  • the physical area management table 115 is a binary number for each physical Stores the block status. That is, in the physical area management table 115, the value 00 indicates a valid block in which valid data is stored, the value 11 indicates an invalid block that has been erased or data is written but is unnecessary, and the value 10 is This indicates a bad block that can no longer be used due to the solid error etc. on the memory cell.
  • FIG. 5 is a diagram showing the format of the logical-physical conversion table 116 when the capacity of the main memory 103 is 1 Gbyte.
  • the address of the logical-physical translation table 116 corresponds to the logical block address of the logical address (Fig. 3) specified by the access device 100, and the contents of the logical-physical translation table 116 become the physical block address! / .
  • the contents of the main memory 103, the physical area management table 115, the logical-physical conversion table 116, etc. of the nonvolatile storage device in an initial state such as immediately after shipment will be described.
  • the description of the system area allocated to the main memory 103 and storing the manufacturer code and security information is omitted, and only the normal area, that is, the area where the user reads and writes data will be described.
  • the initial state all good blocks in the main memory 103 are erased.
  • the good block is set to an invalid block state, that is, a value of 11 in binary
  • the initial bad block is set to a bad block, that is, a value of 10 in binary.
  • Each address in the logical-physical conversion table 116 is set to the hexadecimal value FFFF! Note that the value FFFF is not the physical address FFFF address of the main memory 103, and means that no physical address is set. Therefore, the physical address of the main memory 103 cannot be used at the FFFF address, and the logical address space managed by the access device 100 is smaller than the 65536 address from the 0000 address to the FFFF address.
  • the CPU 112 After powering on the nonvolatile storage device, the CPU 112 performs an initialization process based on the program stored in the ROM 114. After this initialization process, a command reception state such as reading / writing from the access device 600 is entered.
  • an instruction to write to an arbitrary logical address from the access device 600 is a cluster unit.
  • the address management information control unit is based on this logical address.
  • the 120 searches invalid physical blocks in descending order from a predetermined address in the physical area management table 115, and designates the invalid physical block that is first found as the physical block to be written. For the write target block, erase the data that already exists in the block, and then write the data for one cluster.
  • the predetermined address described above is an address that the CPU 112 sequentially sets in the address management information control unit 120, and is processed so that the address becomes random each time it is set. For this reason, wear leveling is realized in which the blocks to be written are not concentrated on a specific physical block.
  • the status flag of the physical block in which the data is written is set to “valid block” in the physical area management table 115.
  • the value of the physical address of the corresponding physical block is written at the position of the logical address where the write instruction is given.
  • the nonvolatile RAMI 17 storing the tables 115 and 116 is composed of FeRAM, and is a memory device whose guaranteed number of rewrites is 10 billion. Therefore, in the past, even under the circumstances of V, when the nonvolatile RAMI 17 reaches the guaranteed number of times of rewriting before the main memory 103, it was considered that no inconvenience occurred.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-142774
  • Patent Document 2 Japanese Patent Laid-Open No. 07-219720
  • FeRAM is a destructive read type memory device, immediately after reading access data (such as logical-physical conversion table 116) stored in nonvolatile RAMI 17 composed of FeRAM, The access data will be lost. In order to avoid this loss of access data, it is necessary to write the same access data back to the non-volatile RAM again after reading. In fact, the reading process is also added to the number of rewrites.
  • Patent Document 2 in the nonvolatile memory device in which the nonvolatile RAMI 17 is configured by a destructive read type memory device, it is necessary to determine the number of rewrites including the number of reads.
  • the physical area management table 115 is used to search for invalid blocks in the main memory 103, and is searched in descending order from a randomly selected address.
  • the earliest search case is when the selected address is an invalid block.
  • the latest searched case is when the following addresses including the selected address are also valid blocks in succession, and the address immediately before the selected address is an invalid block. In this case, 1 cluster Every time data is rewritten, all addresses in the physical area management table 115 are read out, which is the worst case.
  • the capacity of the main memory 103 is G bytes, and the capacity of physical blocks is 16k bytes.
  • the nonvolatile RAMI 17 is read out about 2.56 X 10 5 times. Furthermore, since this read is performed 100,000 times, the read count of an arbitrary address in the physical area management table 115 is approximately 2.56 X 10 1C> , which is 10 billion times the FeRAM rewrite guarantee count ( 10 1 (> ) will be overwritten.
  • the life of the non-volatile RAM 117 realized by FeRAM is earlier than the life of the main memory 103 realized by flash memory.
  • FeRAM which is said to have a large number of rewrite guarantees, is used, there is a problem that the life of the entire device is deteriorated.
  • the nonvolatile RAMI 17 nonvolatile auxiliary memory
  • the nonvolatile storage device is a player for playing music. It can be used when playing music with a powerful player.
  • the music data is recorded in the main memory 103, and the music playback is only the reading of the music data from the main memory 103, but at the same time, access data such as the physical area management table 115 in the nonvolatile RAM 117 must be referred to. There is always a situation in which read-out destruction of the non-volatile RAM 117 and subsequent rewrite are performed.
  • the present invention solves the above-described problems.
  • a memory module using a destructive read-type non-volatile RAM such as FeRAM or a memory control incorporating the same
  • the nonvolatile RAM power is used.
  • the objective is to reduce your destructive read-out and the associated write-back, and to extend the life of the entire device as much as possible.
  • the present invention takes the following technical means.
  • the memory module according to the present invention includes a destructive read-type nonvolatile RAM and a volatile RAM, a memory unit in which the same data is stored in the nonvolatile RAM and the volatile RAM, and the memory unit A read / write control unit that reads data from a volatile RAM card at the time of reading and writes the same data to both the volatile RAM and the nonvolatile RAM at the time of writing. It is characterized by being.
  • the read / write control unit may write the data read from the nonvolatile RAM to the volatile RAM and write the data to the nonvolatile RAM again as an initialization process of the memory unit.
  • Destructive readout type non-volatile RAM should be composed of ferroelectric memory (FeRAM)! /.
  • the memory controller reads data in a nonvolatile main memory or writes data given to the main memory according to a logical address given from the outside
  • the memory controller includes a first read / write control unit that reads and writes data stored in the main memory, a destructive read type nonvolatile RAM, and a volatile RAM.
  • the first read / write controller reads and writes access data stored in the auxiliary memory, which is used when accessing the main memory, and volatile RAM card when reading. Read the access data, and write the same access data to both volatile and non-volatile RAM when writing And 2 write control unit, characterized in that it has a.
  • the second read / write control unit writes the access data read from the nonvolatile RAM to the volatile RAM and writes the access data to the nonvolatile RAM again as an initialization process of the auxiliary memory.
  • the destructive read-type nonvolatile RAM is a ferroelectric memory (FeRAM)!
  • the access data includes a physical area management table for managing the state in the main memory and a logical physical conversion table for converting the logical address to the physical address of the main memory. It is preferable to do.
  • the second read / write control unit reads the access data (physical area management table and logical physical conversion table) only from the volatile RAM, and destructively reads the nonvolatile RAM. And the data write-back process associated therewith is eliminated. Therefore, it is possible to prevent the number of rewrites of the nonvolatile RAM from reaching the guaranteed number in a short period of time, and to extend the life of the entire memory controller. By writing data to both nonvolatile RAM and volatile RAM, the contents of access data stored in both will not be flawed.
  • the nonvolatile memory device reads data in the main memory or data externally applied to the main memory in accordance with a nonvolatile main memory and a logical address given from the outside.
  • the memory controller includes a first read / write control unit that reads and writes data stored in the main memory, a destructive read type nonvolatile RAM, and a volatile RAM. Access data used when the first read / write control unit accesses the main memory is stored in the nonvolatile RAM and the volatile RAM, and is held in the auxiliary memory. Access data is read and written, volatile RAM power is read when reading, and volatile RAM and nonvolatile RAM are written when writing. Both have the second write control unit for writing the same access data, the wherein the Ru.
  • the second read / write control unit writes the access data read from the nonvolatile RAM card to the volatile RAM and initializes the access data again as the auxiliary memory initialization process. You should write to Destructive readout type non-volatile RAM power Ferroelectric memory (FeRAM)!
  • the access data preferably includes a physical area management table for managing a state in the main memory and a logical physical conversion table for converting a logical address into a physical address of the main memory.
  • the second read / write control unit reads the access data (physical area management table and logical-physical conversion table) only from the volatile RAM card, and to read and destroy the nonvolatile RAM. No need to execute the accompanying data write-back process Become. Therefore, it is possible to prevent the number of rewrites of the nonvolatile RAM from reaching the guaranteed number in a short time, and to extend the life of the entire nonvolatile memory device. By writing data to both nonvolatile RAM and volatile RAM, the contents of access data stored in both will not be flawed.
  • the nonvolatile storage system reads data in the main memory or data externally applied to the main memory in accordance with a nonvolatile main memory and a logical address given from the outside.
  • a non-volatile storage device having a memory controller for writing, and an access device for assigning a logical address and data to the non-volatile storage device, wherein the memory controller stores in the main memory
  • a first read / write control unit for reading and writing the read data, a destructive read type nonvolatile RAM and a volatile RAM, and the first read / write control unit is provided in the nonvolatile RAM and the volatile RAM.
  • Auxiliary memory that stores access data used to access main memory and read / write access data held in the auxiliary memory
  • a second read / write control unit that reads access data from a volatile RAM card at the time of reading and writes the same access data to both the volatile RAM and the nonvolatile RAM at the time of writing. It is characterized by being.
  • the second read / write control unit writes the access data read from the nonvolatile RAM card to the volatile RAM and initializes the access data again as the auxiliary memory initialization process. You should write to Destructive readout type non-volatile RAM power Ferroelectric memory (FeRAM)!
  • the access data preferably includes a physical area management table for managing a state in the main memory and a logical physical conversion table for converting a logical address into a physical address of the main memory.
  • the second read / write controller reads access data (physical area management table and logical-physical conversion table) only from the volatile RAM card, and performs destructive read of the nonvolatile RAM and The accompanying data write-back process does not have to be executed. Therefore, it is possible to prevent the number of rewrites of the nonvolatile RAM from reaching the guaranteed number in a short time, and to extend the life of the entire nonvolatile storage system. In addition, By writing data to both non-volatile RAM and volatile RAM, the contents of access data stored in both will not be flawed.
  • the memory read / write method includes a destructive read-type nonvolatile RAM and a volatile RAM, and the same data is stored in the nonvolatile RAM and the volatile RAM.
  • data is read from the volatile RAM card when reading data, and data is written to both the volatile RAM and the nonvolatile RAM when writing data.
  • nonvolatile storage device According to the memory module and the memory controller, nonvolatile storage device, and nonvolatile storage system incorporating the memory module according to the present invention, only the volatile RAM power is read out. The number of reads and writebacks associated with it can be reduced. Therefore, it is possible to prevent the number of rewrites of the nonvolatile RAM from reaching the guaranteed number in a short time, and to extend the lifetime of the entire device.
  • FIG. 1 is a block diagram of a conventional nonvolatile memory device.
  • FIG. 2 is a diagram showing physical blocks of main memory.
  • FIG. 3 is a diagram showing a format of a logical address.
  • FIG. 4 is a diagram showing a physical management area table.
  • FIG. 5 is a diagram showing a logical-physical conversion table.
  • FIG. 6 is a block diagram of a nonvolatile memory device according to the present invention.
  • FIG. 7A is a diagram showing an access mode to an auxiliary memory at the time of initialization.
  • FIG. 7B is a diagram showing a form of access to the auxiliary memory during normal operation.
  • FIG. 8 is a flowchart showing a read / write process for a read / write control unit.
  • nonvolatile memory device such as an SD memory card.
  • the non-volatile storage device of the present embodiment is composed of a memory controller 102 and a non-volatile main memory 103 made up of a flash memory, and from an access device 100 provided outside. It is accessible. This situation is equivalent to inserting an SD card memory into a digital still camera (access device) and recording image data.
  • the same components as those of the conventional nonvolatile memory device (FIG. 1) are denoted by the same reference numerals.
  • the memory controller 102 is newly provided with a volatile RAM 600 and a second read / write control unit 601 that also have SRAM power, in addition to a memory controller of a conventional nonvolatile storage device. Further, as in the prior art, the nonvolatile RAM 117 made of FeRAM is provided. The nonvolatile RAM AMI 17 and the volatile RAM 600 have substantially the same capacity, and store the same access data.
  • the access data here refers to the physical area management table and the logical-physical conversion table used when the first read / write control unit 119 (hereinafter simply referred to as the first control unit V) accesses the main memory 103. It is.
  • the format of both tables is the same as that used in conventional non-volatile storage devices (Figs. 4 and 5).
  • the volatile RAM 600 and the nonvolatile RAM 117 are collectively referred to as an auxiliary memory 602 (memory unit). Further, the rewrite guarantee number of FeRAM constituting the nonvolatile RAM I 17 is about 10 1 (>, rewriting the guaranteed number of SRAM composing the volatile RAM600 is about 10 1 5.
  • the second read / write control unit 601 accesses the auxiliary memory 602 and reads / writes access data stored therein.
  • the second read / write control unit 601 and the auxiliary memory 602 constitute a memory module.
  • Other components are the same as those of the conventional nonvolatile memory device.
  • the second read / write control unit 601 accesses the auxiliary memory 602 in a powerful non-volatile auxiliary storage device
  • the second read / write control unit 601 reads the volatile RAM 600 (volatile) at the time of reading.
  • the auxiliary memory reads the data and writes the data to both the volatile RAM600 and the nonvolatile RAMI 17 (nonvolatile auxiliary memory) when writing.
  • FIG. 7A shows an access mode to the auxiliary memory 602 when the memory controller 102 is initialized
  • FIG. 7B shows an access mode to the auxiliary memory 602 during normal operation
  • FIG. 8 is a flowchart showing the read / write process.
  • the basic operation of the nonvolatile memory device of the present embodiment is substantially the same as that of the conventional nonvolatile memory device shown in FIG. 1, and only the differences will be described.
  • the CPU 112 executes initialization processing based on the program stored in the ROM 114! /. After the initialization process to be performed by the CPU 112 is completed, the control is transferred to the address management information control unit 120, and the address management information control unit 120 transfers the second read / write control unit 60. An instruction to initialize the auxiliary memory 602 is transmitted to 1.
  • the second read / write control unit 601 Upon receiving the initialization instruction, the second read / write control unit 601 stores the access data such as the status flag stored in the physical area management table 115 from the nonvolatile RAM 117 and the physical address stored in the logical-physical conversion table 116. (S801, S802
  • non-volatile RAMI 17 is a destructive read type memory device, access data is lost after reading, and therefore the access data is written back to the non-volatile RAMI 17 again (S803).
  • the read access data is copied to the volatile RAM 600 (S804).
  • the physical area management table 115 is copied to the physical area management table 604 and the logical / physical conversion table 116 is copied to the logical / physical conversion table 605.
  • a schematic representation of the above process is shown in Fig. 7A.
  • the second read / write control unit 601 When the initialization process is completed, the second read / write control unit 601 notifies the CPU 112 of the end of the initialization process, and the CPU 112 switches various controls in the memory controller 102 to the normal operation mode.
  • the access device 100 side also recognizes the switching of the memory controller 102 to the normal operation mode and enters the normal operation mode.
  • the access device 100 transmits a write command or read command to the memory controller 102
  • the CPU 112 recognizes which command it is, and the second read / write control unit via the address management information control unit 120.
  • the instruction corresponding to each command is transferred to 601.
  • the access device transfers data, and the memory controller 600 holds the data in the buffer 118.
  • the CPU 112 issues a write command to the second read / write control unit 601 via the address management information control unit 120. Then, the second read / write control unit 601 recognizes that the auxiliary memory 602 needs to be referenced (S805), and the volatile RAM 6 instead of the nonvolatile RAM I 17 is recognized. 00 Force Access data is read (S806).
  • the corresponding physical address is read from the logical-physical conversion table 605 based on the logical address Z transferred by the access device 100. If the physical address is hexadecimal and FFFF, it recognizes that the physical address has been set, and recognizes that it is a write process, as in the case of a conventional nonvolatile storage device.
  • the second read / write control unit 601 searches the physical area management table 604 force invalid block in the volatile RAM 600 to determine the physical block to be written, here, the physical address X.
  • the second read / write control unit 601 writes the access data updated with the information of the physical address X in both the nonvolatile RAM 117 and the volatile RAM 600 (S808, S809). Specifically, the logical-physical conversion table in which the logical address Z and the physical address X are newly associated is written in the logical-physical conversion tables 116 and 605 in both the nonvolatile RAM 117 and the volatile RAM 600. Similarly, the status flag of the address corresponding to the physical address X is validated and written to the physical area management tables 115 and 604 of both the nonvolatile RAM 117 and the volatile RAM 600.
  • the second read / write control unit 601 transfers the physical address X to the first read / write control unit 119 via the address management information control unit 120.
  • the first read / write control unit 119 writes the data held in the buffer 118 to the physical block at the physical address X in the main memory 103.
  • a force schematically representing the above processing is an arrow marked with a light in FIG. 7B.
  • the rewriting process is a process in which old data is stored in the physical block of the main memory 103 and new data is recorded instead. This process is almost the same as the data writing process described above, and is not different. The difference is that the old data is invalidated.
  • the second read / write control unit 601 performs the volatile RA
  • the physical address corresponding to the logical address Z transferred by the access device 100 is read with reference to the logical-physical conversion table 605 of the M600.
  • the read physical address is a hexadecimal number other than the FFFF address (for example, physical address Y), indicating that the old data has been written to the physical address Y. Yes.
  • the second read / write control unit 601 searches the physical area management table 604 force invalid block in the volatile RAM 600 to determine the invalid block (physical address X) as the write destination.
  • the second read / write control unit 601 sends the access data updated with the information of the physical address X to both the nonvolatile RAMI 17 and the volatile RAM 600.
  • Write (S808, S809).
  • the logical physical conversion table in which the logical address Z and the physical address X are newly associated is written in the logical physical conversion tables 116 and 605 of the nonvolatile RAM 117 and the volatile RAM 600, respectively.
  • the status flag of physical address Y is set to the invalid state. That is, the status flag of the physical address X is valid and the status flag of the physical address Y is invalid, and the status flag is written in the physical area management tables 115 and 604 of the nonvolatile RAM 117 and the volatile RAM 600, respectively.
  • the second read / write control unit 601 transfers the physical address X to the first read / write control unit 119 via the address management information control unit 120.
  • the first read / write control unit 119 writes the data held in the buffer 118 to the physical block at the physical address X in the main memory 103.
  • a force schematically representing the above processing is an arrow marked with a light in FIG. 7B.
  • the CPU 112 instructs the second read / write control unit 601 to “reference the logical / physical conversion table 605” via the address management information control unit 120. That is, the access device 100 notifies the logical address Z force physical address X transferred that it is necessary to perform address conversion.
  • Step S805 advances to S806, and the logical-physical conversion table 605 is read from the volatile I4RAM 600 without reading the nonvolatile I4RAM 117.
  • a schematic representation of this process The lead arrow in Figure 7B.
  • the read physical address X is transferred to the address management information control unit 120.
  • the first read / write control unit 119 is stored at the physical address X of the main memory 103. Data can be read out.
  • the read data is transferred to the access device 100 via the noffer 118 and the host IZF unit 111.
  • the configuration corresponds to the following two points.
  • a volatile RAM 600 corresponding to the zero-destructive read-type nonvolatile RAM I 17 is provided, and the auxiliary memory 602 is configured by both.
  • a second read / write controller 601 for reading / writing data in the auxiliary memory 602 is provided.
  • the second read / write control unit 601 has the following features.
  • write-back processing is performed because destructive reading is performed.
  • the auxiliary memory 602 is substantially the same as that configured using the “non-destructive read type memory device”. Therefore, there is no need for rewriting by reading data. It will be. For this reason, even if the entire area (4 Gbytes) of the nonvolatile main memory 103 is rewritten one by one for each cluster, the auxiliary memory 602 is rewritten only about 100,000 times.
  • each address of the nonvolatile RAMI 17 is read out one by one, and the write back process is performed accordingly. Therefore, only in the initialization process, the number of times the nonvolatile RAM 117 is rewritten is equal to the number of times of initialization, that is, the number of times the power is turned on / off.
  • the number of rewrites of the nonvolatile RAMI 17 is the same as that at the time of initialization. Even when both the normal operation and the normal operation are combined, it is “100,000 times + the number of times the power is turned on and off”.
  • Non-volatile auxiliary memory 117 rewrite count
  • the number of times the power is turned on and off depends on how the non-volatile storage device is used, but it is considered that the frequency is sufficiently lower than 10 billion times in consideration of normal product usage and product life. Absent. Therefore, it can be said that there is no problem at all in terms of the lifetime of the nonvolatile memory device, and it is far less than the 10 billion guaranteed number of times of rewriting of FeRAM.
  • the present invention has been described by exemplifying the nonvolatile memory device including the memory controller and the nonvolatile main memory.
  • the present invention is not limited to these.
  • a nonvolatile storage system including a nonvolatile storage device and an access device also belongs to the technical category of the present invention.
  • the nonvolatile memory device is a nonvolatile memory such as a flash memory as a main memory.
  • a nonvolatile memory such as a flash memory as a main memory.
  • a device that uses a memory and uses a destructive readout type non-volatile RAM as an auxiliary memory we have proposed a technology that extends the life of the entire device. It is useful as a recording medium for portable AV devices such as mobile phones and portable communication devices such as mobile phones.

Abstract

 破壊読み出し型の不揮発性RAMを備える記憶装置において、不揮発性RAMのデータ読み出しに起因する書き戻しの回数を減少させ、記憶装置全体の寿命を長くする。破壊読み出し型の不揮発性RAMならびに揮発性RAMを有し、該不揮発性RAMと揮発性RAMとに同一のデータが記憶されていている記憶装置において、リード時には揮発性RAMからデータを読み出し、ライト時には揮発性RAMと不揮発性RAMとの両方にデータを書き込むようにする。

Description

明 細 書
メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶 システム、及びメモリの読み書き方法
技術分野
[0001] 本発明は、メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記 憶システム、及びメモリの読み書き方法に関する。
背景技術
[0002] 書き換え可能な不揮発性の主メモリを備えた不揮発性記憶装置は、半導体メモリ力 ードを中心にその需要が広まっている。力かる半導体メモリカードには様々な種類が あり、その一つとして SDメモリカードがある。この SDメモリカードは、不揮発性の主メ モリとしてフラッシュメモリを備え、それを制御するメモリコントローラを有している。この メモリコントローラは、デジタルスチルカメラ本体等のアクセス装置力 の読み書き指 示に応じて、フラッシュメモリに対する読み書き制御を行うものとなっている。
[0003] SDメモリカードの主メモリとして採用されているフラッシュメモリは、書き換え保証回 数に関し約 10万回と 、つた制約があり、特定の領域に書換が集中しな 、ように「ゥ ァレべリング」と 、つた仕組みが導入されて 、る。
ウェアレべリングとは、フラッシュメモリにアクセスするためにアクセス装置から与えら れる論理アドレスを物理アドレスに変換することによって、フラッシュメモリの特定領域 に書き換えが集中しないようにする仕組みである。通常、論理アドレス力も物理アドレ スへの変換は、アドレス管理テーブルに基づ 、て行われる。
[0004] 例えば、特許文献 1に開示された不揮発性記憶装置もアドレス管理テーブルを有し 、当該アドレス管理テーブルはフラッシュメモリからなる主メモリの固定領域に割り付 けられている。
この構造であると、ウェアレべリング自体はうまく行われる力 データの書き換え頻度 に対してアドレス管理テーブルの書き換え頻度が高 、場合、アドレス管理テーブルが 割り付けられた領域が早く書き換え保証回数を上回ってしまって、記憶装置全体とし ての寿命が短くなつてしまうという問題があった。 [0005] この問題を解決する技術として、特許文献 2に記載されたものが知られている。 特許文献 2では、アドレス管理テーブルのような書き換え頻度の高い情報は、フラッ シュメモリからなる主メモリに記憶させるのではなぐフラッシュメモリよりも書き換え保 証回数の多!、強誘電体メモリ (FeRAM)等カゝらなる不揮発性の補助メモリに記憶さ せる。一般的に FeRAMは、表 1に示すとおり、フラッシュメモリよりも書換保証回数が 格段に多ぐ小容量の書き込み速度が速 、と 、う特徴を有して 、るからである。
[0006] [表 1]
Figure imgf000004_0001
[0007] ここで、特許文献 2に示された従来の不揮発性記憶装置について、図 1〜図 5を用 い、その構成、動作説明を説明し、さらに問題点について述べる。
図 1は、特許文献 2の不揮発性記憶装置のブロック図である。
本不揮発性記憶装置 101は、外部に設けられたアクセス装置 100からアクセス可 能であり、メモリコントローラ 102と、フラッシュメモリからなる不揮発性の主メモリ 103と で構成されている。
[0008] アクセス装置 100は、メモリコントローラ 102に対して、主メモリ 103内のデータ(ュ 一ザデータ)の読み書き命令と、読み書きを行うための論理アドレスの送信とを行い、 当該メモリコントローラ 102との間でデータの送受信を行うものである。
メモリコントローラ 102は、アクセス装置 100からの読み書き命令を受けて、主メモリ 103にデータを書き込んだり、主メモリ 103からデータを読み出したりする。メモリコン トローラ 102は、ホスト IZF部 111と、メモリコントローラ 102全体の制御を行う CPU1 12と、この CPU112の作業領域である RAMI 13と、 CPU112が実行するプログラム を格納した ROM114と、強誘電体メモリ (FeRAM)カゝらなる不揮発性 RAMI 17 (不 揮発性の補助メモリ)とを有している。この不揮発性 RAMI 17は、主メモリ 103ヘアク セスする際に用 、るアクセスデータである物理領域管理テーブル 115と論理物理変 換テーブル 116とを記憶して 、る。
[0009] 物理領域管理テーブル 115は、主メモリ 103内における消去単位である物理ブロッ クの状態、すなわち有効なデータが記憶されて 、るか否かのステータスフラグを記憶 している。
論理物理変換テーブル 116は、アクセス装置 100が転送した論理アドレスを主メモ リ 103内の物理アドレスに変換するためのテーブルである。
さらに、メモリコントローラ 102は、 SRAM等の揮発性 RAMからなるバッファ 118と、 主メモリ 103内のデータを読み書きする読み書き制御部 119と、物理領域管理テー ブル 115と論理物理変換テーブル 116とに基づいて主メモリ 103のアドレスを管理す るアドレス管理情報制御部 120とを備えて 、る。
[0010] 主メモリ 103は多数の物理ブロックから成り立つている。物理ブロックは消去の単位 であって、例えば図 2に示すように 32ページ力も構成される。各ページは 1セクタ分 のデータ領域 (512バイト)と冗長部分である管理領域(16バイト)とからなる。
図 3は、主メモリ 103の容量が 1Gバイトの場合におけるアクセス装置 100から与えら れる論理アドレスのフォーマットを示している。図に示す如ぐ下位ビットから順に、ぺ ージアドレス、論理ブロックアドレスとなっており、論理ブロックアドレスに対応する 16 ビット分がアドレス変換の対象、すなわち論理物理変換テーブル 116のアドレスに相 当する。
アクセス装置 100のファイルシステムで規定されるセクタサイズを 512バイト、クラス タサイズを 16kバイトとするので、クラスタナンバーの LSBは論理アドレスフォーマット のビット 5 (b5)に対応することとなる。
[0011] 図 4は、主メモリ 103の容量が 1Gバイトの場合の物理領域管理テーブル 115のフォ 一マットを示した図である。物理領域管理テーブル 115のアドレスは、主メモリ 103の 物理ブロックアドレスに対応している。物理領域管理テーブル 115は 2進数で各物理 ブロックの状態を記憶している。すなわち、物理領域管理テーブル 115において、値 00は有効なデータが記憶されている有効ブロックを示し、値 11は消去済み又はデー タが書き込まれているが不要である無効ブロックを示し、値 10はメモリセル上のソリツ ドエラ一等により使用できなくなった不良ブロックを示している。
[0012] 図 5は、主メモリ 103の容量が 1Gバイトにおける論理物理変換テーブル 116のフォ 一マットを示した図である。論理物理変換テーブル 116のアドレスは、アクセス装置 1 00が指定した論理アドレス(図 3)の論理ブロックアドレスに対応し、論理物理変換テ 一ブル 116の内容は物理ブロックアドレスとなって!/、る。
[0013] 以上のような構成を有する不揮発性記憶装置の動作にっ 、て説明する。
まず、例えば出荷直後などの初期状態での不揮発性記憶装置の主メモリ 103、物 理領域管理テーブル 115や論理物理変換テーブル 116などの内容にっ ヽて説明す る。簡単の為、主メモリ 103に割り付けられ且つメーカコードやセキュリティ情報が記 憶されたシステム領域については説明を省略し、通常領域、すなわちユーザがデー タを読み書きする領域にっ 、てのみ説明する。
[0014] 初期状態では、主メモリ 103の良ブロックは全て消去された状態となっている。つま り、物理領域管理テーブル 115において、良ブロックは、無効ブロック状態すなわち 2 進数で値 11が設定されており、初期不良ブロックは、不良ブロックすなわち 2進数で 値 10が設定されている。
論理物理変換テーブル 116の各アドレスには 16進数で値 FFFFが設定されて!、る 。なお、値 FFFFとは主メモリ 103の物理アドレス力FFFF番地ではなく、何も物理ァ ドレスが設定されていないことを意味する。したがって、主メモリ 103の物理アドレスが FFFF番地は使用できない物理ブロックであり、またアクセス装置 100が管理する論 理ァドレス空間は、 0000番地〜 FFFF番地までの 65536番地よりも少ない空間とす る。
[0015] 本不揮発性記憶装置を電源オンした後、 CPU112は ROM114に記憶されたプロ グラムに基づいて初期化処理を行う。この初期化処理の後、アクセス装置 600からの 読み書き等のコマンド受付の状態に入る。
ここで、アクセス装置 600から任意の論理アドレスへの書き込み指示がクラスタ単位 でなされた場合を考える。
書き込み指示がなされると、この論理アドレスに基づいて、アドレス管理情報制御部
120は物理領域管理テーブル 115の所定番地から降順に無効の物理ブロックをサ ーチし、最初に見つ力つた無効の物理ブロックを書き込み対象の物理ブロックとする 。書き込み対象ブロックに対しては、そのブロックに既に存在するデータを消去した 後に 1クラスタ分のデータを加えて書き込む。
[0016] 前述した所定番地は CPU112がアドレス管理情報制御部 120に逐次設定する番 地であり、設定の都度、その番地がランダムになるように処理されるようになっている。 このため、書き込み対象ブロックが特定の物理ブロックに集中しないウェアレべリング が実現されるようになって 、る。
データを主メモリ 103に書き込んだ後には、物理領域管理テーブル 115において、 データを書き込んだ物理ブロックのステータスフラグを「有効ブロック」に設定する。論 理物理変換テーブル 116にお 、ては、書き込み指示がなされた論理アドレスの位置 にそれに対応する物理ブロックの物理アドレスの値を書き込む。
[0017] 一方、アクセス装置 100から書き換え命令が出された場合は、上記処理に加えて、 論理物理変換テーブル 116に基づ 、て、旧データが記憶されて 、た物理ブロックを 特定し、さらに、旧データの物理アドレスに対応する物理領域管理テーブル 115内の ステータスフラグを無効ブロックに設定する。
[0018] 以上述べたように、アクセス装置 100からの書き込みや書き換えの都度、不揮発性 RAMI 17に記憶された物理領域管理テーブル 115及び論理物理変換テーブル 11 6を参照し更新したりする。そこで、不揮発性 RAMI 17の参照回数と更新回数につ いて考えてみる。なお、以下では主メモリ 103の容量として、大容量の 4Gバイトとする 例えば、主メモリ 103を 16kバイトの 1クラスタ(= 1物理ブロック)毎に書き換えること を考える。この場合、 1クラスタの書き換えごとに、不揮発性 RAMI 17に保持されて いる物理領域管理テーブル 115や論理物理変換テーブル 116は複数回の読み出し と平均 1回の書き換えとがなされる。したがって、主メモリ 103を 10万回書き換えた時 点、換言すればフラッシュメモリの書き換え保証回数に達した際には、物理領域管理 テーブル 115等も約 10万回書き換えられることになる。
[0019] テーブル 115, 116が格納されている不揮発性 RAMI 17は FeRAMから構成され ており、その書き換え保証回数が 100億回のメモリデバイスである。ゆえに、従来から 、 V、かなる状況下であっても主メモリ 103より先に不揮発性 RAMI 17がその書き換え 保証回数に達すると!、う不都合は起こらな 、ものと考えられて 、た。
特許文献 1:特開 2001— 142774号公報
特許文献 2:特開平 07— 219720号公報
発明の開示
発明が解決しょうとする課題
[0020] しかしながら、 FeRAMは破壊読み出し型のメモリデバイスであるため、 FeRAMか ら構成される不揮発性 RAMI 17に記憶されて ヽるアクセスデータ (論理物理変換テ 一ブル 116等)を読み出した直後、当該アクセスデータが消失することになる。このァ クセスデータの消失を回避する為に、読み出し後に同じアクセスデータを再度不揮 発性 RAMに書き戻す処理が必要となり、実は、読み出し処理も書き換え回数に加算 される処理となる。
そこで特許文献 2のように、不揮発性 RAMI 17を破壊読み出し型のメモリデバイス で構成している不揮発性記憶装置では、読み出し回数を含めて書き換え回数を見 極める必要がある。
[0021] そこで、読み出し回数を考慮した上で、再度、特許文献 2にかかる不揮発性記憶装 置の装置寿命を検討する。主メモリ 103の全領域、すなわち 4Gノイトを 1クラスタ(1 物理ブロック)分ずつ一通り書き換えた場合、不揮発性 RAMI 17の任意のアドレス が何回読み出されるかを算出してみる。簡単の為に、不揮発性 RAM 117の中の物 理領域管理テーブル 115に着目し、その参照回数について説明する。
[0022] 物理領域管理テーブル 115は、主メモリ 103内の無効ブロックをサーチする為に用 いられ、ランダムに選択された番地から降順にサーチされる。最も早くサーチされるケ ースは、選択された番地が無効ブロックである場合である。最も遅くサーチされるケー スは、選択された番地を含め後続する番地も連続して有効ブロックであって選択され た番地の 1つ前のアドレスが無効ブロックであった場合である。この場合は、 1クラスタ 分のデータの書き換え毎に、物理領域管理テーブル 115の全てのアドレスが読み出 され最悪のケースとなる。
[0023] そこで、 FeRAM力 なる不揮発性 RAM 117で上述した最悪ケースが起こることを 想定し、主メモリ 103の全領域、すなわち 4Gノイトを 1クラスタ分ずつ 10万回(105) 書き換えることを考える。
物理領域管理テーブル 115は、主メモリ 103の容量力 Gバイト、物理ブロックの容 量が 16kバイトであるため、指定可能なブロック数は
4 X 109÷ 16 X 603 = 2. 56 X 105
となる。したがって、最悪のケースは 1クラスタの書き換え毎に、不揮発性 RAMI 17 が約 2. 56 X 105回読み出されることになる。さらに、この読み出しが 10万回行われる ためになるため、物理領域管理テーブル 115の任意のアドレスの読み出し回数は、 約 2. 56 X 101C>となり、 FeRAMの書き換え保証回数である 100億回(101(>)をォー バーしてしまうことになる。
つまり、フラッシュメモリで実現された主メモリ 103の寿命よりも、 FeRAMで実現され た不揮発性 RAM 117の方が早く寿命がきてしまう。書き換え保証回数の多いとされ る FeRAMを使用しながらも、装置全体の寿命が悪くなるといった問題が生じる。
[0024] このように、主メモリ 103へのアクセス回数に対して、不揮発性 RAMI 17 (不揮発 性の補助メモリ)のアクセス回数が多くなる状況としては、当該不揮発性記憶装置が 音楽再生用のプレーヤとして用いられ、力かるプレーヤで音楽の再生を行っている 場合などが考えられる。
音楽データは主メモリ 103に記録されており、音楽再生は主メモリ 103からの音楽 データの読み出しだけであるが、同時に不揮発性 RAM 117内の物理領域管理テー ブル 115などのアクセスデータを参照する必要があり、常に不揮発性 RAM 117の読 み出し破壊と、その後の再書き込みが行われる状況下にある。
[0025] 本発明は、上述した問題点を解決するもので、 FeRAM等の破壊読み出し型の不 揮発性 RAMを使用したメモリモジュールやそれを内蔵したメモリコントロール等にお いて、当該不揮発性 RAM力ゝらの破壊読み出し、それに伴う書き戻しを減少させ、装 置全体の寿命をできるだけ長くすることを目的とする。 課題を解決するための手段
[0026] 前記目的を達成するため、本発明においては以下の技術的手段を講じた。
すなわち、本発明におけるメモリモジュールは、破壊読み出し型の不揮発性 RAM ならびに揮発性 RAMから構成されると共に、該不揮発性 RAMと揮発性 RAMとに 同一のデータが記憶されたメモリ部と、前記メモリ部内のデータを読み書きするもの であって、リード時には揮発性 RAMカゝらデータを読み出し、ライト時には揮発性 RA Mと不揮発性 RAMとの両方に同一のデータを書き込む読み書き制御部と、を有して いることを特徴とする。
なお、読み書き制御部は、メモリ部の初期化処理として、不揮発性 RAMから読み 出されたデータを揮発性 RAMに書き込むと共に、当該データを再度不揮発性 RA Mに書き込むようにするとよい。破壊読み出し型の不揮発性 RAMは、強誘電体メモ リ(FeRAM)で構成するとよ!/、。
[0027] また、本発明におけるメモリコントローラは、外部から与えられる論理アドレスに応じ て、不揮発性の主メモリ内のデータを読み込んだり該主メモリに外部力 与えられた データを書き込むものであって、前記メモリコントローラは、前記主メモリ内に記憶され たデータを読み書きする第 1読み書き制御部と、破壊読み出し型の不揮発性 RAM ならびに揮発性 RAMから構成され、該不揮発性 RAMと揮発性 RAMとに前記第 1 読み書き制御部が主メモリへアクセスする際に用いるアクセスデータが記憶されてい る補助メモリと、前記補助メモリ内に保持されたアクセスデータを読み書きするもので あって、リード時には揮発性 RAMカゝらアクセスデータを読み出し、ライト時には揮発 性 RAMと不揮発性 RAMとの両方に同一のアクセスデータを書き込む第 2読み書き 制御部と、を有していることを特徴とする。
[0028] なお、第 2読み書き制御部は、補助メモリの初期化処理として、不揮発性 RAMから 読み出されたアクセスデータを揮発性 RAMに書き込むと共に、当該アクセスデータ を再度不揮発性 RAMに書き込むようにするとよい。前記破壊読み出し型の不揮発 性 RAMが、強誘電体メモリ (FeRAM)であるとよ!、。
また、前記アクセスデータは、主メモリ内の状態を管理する物理領域管理テーブル と、論理アドレスを主メモリの物理アドレスに変換する論理物理変換テーブルとを有 することが好ましい。
[0029] このような構成により、第 2読み書き制御部は、アクセスデータ (物理領域管理テー ブルと論理物理変換テーブル)の読み出しを揮発性 RAMからのみ行うことになり、不 揮発性 RAMの破壊読み出しとそれに伴うデータ書き戻し処理を実行しないで済む ようになる。したがって、不揮発性 RAMの書き換え回数が短期間に保証回数に達す ることを防止でき、メモリコントローラ全体の寿命を長くすることが可能となる。なお、デ ータ書き込みは不揮発性 RAMと揮発性 RAMとの両方にすることにより、両者に記 憶されたアクセスデータの内容に齟齬が生じることはない。
[0030] また、本発明における不揮発性記憶装置は、不揮発性の主メモリと、外部から与え られる論理アドレスに応じて、該主メモリ内のデータを読み込んだり該主メモリに外部 力 与えられたデータを書き込むメモリコントローラとを有するものであって、前記メモ リコントローラは、前記主メモリ内に記憶されたデータを読み書きする第 1読み書き制 御部と、破壊読み出し型の不揮発性 RAMならびに揮発性 RAMから構成され、該不 揮発性 RAMと揮発性 RAMとに前記第 1読み書き制御部が主メモリへアクセスする 際に用いるアクセスデータが記憶されて 、る補助メモリと、前記補助メモリ内に保持さ れたアクセスデータを読み書きするものであって、リード時には揮発性 RAM力 ァク セスデータを読み出し、ライト時には揮発性 RAMと不揮発性 RAMとの両方に同一 のアクセスデータを書き込む第 2読み書き制御部と、を有して ヽることを特徴とする。
[0031] なお、前記第 2読み書き制御部は、補助メモリの初期化処理として、不揮発性 RA Mカゝら読み出されたアクセスデータを揮発性 RAMに書き込むと共に、当該アクセス データを再度不揮発性 RAMに書き込むようにするとよ ヽ。前記破壊読み出し型の不 揮発性 RAM力 強誘電体メモリ (FeRAM)であるとよ!、。
また、前記アクセスデータは、主メモリ内の状態を管理する物理領域管理テーブル と、論理アドレスを主メモリの物理アドレスに変換する論理物理変換テーブルとを有 することが好ましい。
[0032] この構成により、第 2読み書き制御部は、アクセスデータ(物理領域管理テーブルと 論理物理変換テーブル)の読み出しを揮発性 RAMカゝらのみ行うことになり、不揮発 性 RAMの破壊読み出しとそれに伴うデータ書き戻し処理を実行しないで済むように なる。したがって、不揮発性 RAMの書き換え回数が短期間に保証回数に達すること を防止でき、不揮発性記憶装置全体の寿命を長くすることが可能となる。なお、デー タ書き込みは不揮発性 RAMと揮発性 RAMとの両方にすることにより、両者に記憶さ れたアクセスデータの内容に齟齬が生じることはない。
[0033] また、本発明における不揮発性記憶システムは、不揮発性の主メモリ、及び外部か ら与えられる論理アドレスに応じて、前記主メモリ内のデータを読み込んだり主メモリ に外部力 与えられたデータを書き込むメモリコントローラを有する不揮発性記憶装 置と、前記不揮発性記憶装置に論理アドレスとデータとを付与するアクセス装置と、 を具備するものであって、前記メモリコントローラは、前記主メモリ内に記憶されたデ ータを読み書きする第 1読み書き制御部と、破壊読み出し型の不揮発性 RAMならび に揮発性 RAMから構成され、該不揮発性 RAMと揮発性 RAMとに前記第 1読み書 き制御部が主メモリへアクセスする際に用いるアクセスデータが記憶されている補助 メモリと、前記補助メモリ内に保持されたアクセスデータを読み書きするものであって 、リード時には揮発性 RAMカゝらアクセスデータを読み出し、ライト時には揮発性 RA Mと不揮発性 RAMとの両方に同一のアクセスデータを書き込む第 2読み書き制御 部と、を有していることを特徴とする。
[0034] なお、前記第 2読み書き制御部は、補助メモリの初期化処理として、不揮発性 RA Mカゝら読み出されたアクセスデータを揮発性 RAMに書き込むと共に、当該アクセス データを再度不揮発性 RAMに書き込むようにするとよ ヽ。前記破壊読み出し型の不 揮発性 RAM力 強誘電体メモリ (FeRAM)であるとよ!、。
また、前記アクセスデータは、主メモリ内の状態を管理する物理領域管理テーブル と、論理アドレスを主メモリの物理アドレスに変換する論理物理変換テーブルとを有 することが好ましい。
[0035] この構成により、第 2読み書き制御部は、アクセスデータ(物理領域管理テーブルと 論理物理変換テーブル)の読み出しを揮発性 RAMカゝらのみ行うことになり、不揮発 性 RAMの破壊読み出しとそれに伴うデータ書き戻し処理を実行しないで済むように なる。したがって、不揮発性 RAMの書き換え回数が短期間に保証回数に達すること を防止でき、不揮発性記憶システム全体の寿命を長くすることが可能となる。なお、 データ書き込みは不揮発性 RAMと揮発性 RAMとの両方にすることにより、両者に 記憶されたアクセスデータの内容に齟齬が生じることはない。
[0036] また、本発明にカゝかるメモリの読み書き方法は、破壊読み出し型の不揮発性 RAM ならびに揮発性 RAMから構成されると共に、該不揮発性 RAMと揮発性 RAMとに 同一のデータが記憶されたメモリ部にアクセスするに際し、データリード時は、揮発性 RAMカゝらデータを読み出し、データライト時は、揮発性 RAMと不揮発性 RAMとの 両方にデータを書き込むことを特徴とする。
前記メモリ部の初期化処理として、不揮発性 RAMカゝら読み出されたデータを揮発 性 RAMに書き込むと共に、当該データを再度不揮発性 RAMに書き込むようにする とよい。
発明の効果
[0037] 本発明にかかるメモリモジュールやそれを内蔵したメモリコントローラ、不揮発性記 憶装置、不揮発性記憶システムによれば、揮発性 RAM力 のみデータを読み出す ようにしているため、不揮発性 RAMの破壊読み出しとそれに伴う書き戻し回数を減 少させることができる。ゆえに、不揮発性 RAMの書き換え回数が短期間に保証回数 に達することが防止でき、装置全体の寿命を長くすることができる。
図面の簡単な説明
[0038] [図 1]従来の不揮発性記憶装置のブロック図である。
[図 2]主メモリの物理ブロックを示した図である。
[図 3]論理アドレスのフォーマットを示した図である。
[図 4]物理管理領域テーブルを示した図である。
[図 5]論理物理変換テーブルを示した図である。
[図 6]本発明にかかる不揮発性記憶装置のブロック図である。
[図 7A]初期化時の補助メモリへのアクセス形態を示した図である。
[図 7B]通常動作時の補助メモリへのアクセス形態を示した図である。
[図 8]読み書き制御部に対する読み書き処理を示すフローチャートである。
符号の説明
[0039] 100 アクセス装置 102 メモリコントローラ
103 主メモリ
112 CPU
115 物理領域管理テーブル
116 論理物理変換テーブル
117 不揮発性 RAM
118 ノッファ
119 第 1読み書き制御部
120 アドレス管理情報制御部
600 揮発性 RAM
601 第 2読み書き制御部
602 補助メモリ (メモリ部)
604 物理領域管理テーブル
605 論理物理変換テーブル
606 メモリモジュール
発明を実施するための最良の形態
[0040] 以下、本発明を、 SDメモリカードなどの不揮発性記憶装置を例示して説明する。
図 6に示すように、本実施の形態の不揮発性記憶装置は、メモリコントローラ 102と 、フラッシュメモリからなる不揮発性の主メモリ 103とで構成されていて、外部に設けら れたアクセス装置 100からアクセス可能となっている。この状況は SDカードメモリがデ ジタルスチルカメラ (アクセス装置)に挿入され画像データを記録可能となって ヽる等 に相当する。なお、図 6において、従来の不揮発性記憶装置(図 1)と同じ構成部材 には同一の番号を付して 、る。
[0041] メモリコントローラ 102は、従来の不揮発性記憶装置のメモリコントローラに、 SRAM 力もなる揮発性 RAM600と第 2読み書き制御部 601とが新たに備えられている。さら に従来と同様、 FeRAMからなる不揮発性 RAM 117を有している。この不揮発性 R AMI 17と揮発性 RAM600とは略同一の容量を有しており、同一のアクセスデータ を記憶するものとなって 、る。 ここで言うアクセスデータとは、第 1読み書き制御部 119 (以下、単に第 1制御部とも V、う)が主メモリ 103へアクセスする際に用いる物理領域管理テーブルと論理物理変 換テーブルとのことである。両テーブルともそのフォーマットは従来の不揮発性記憶 装置で用いられているものと同じである(図 4,図 5)。
[0042] なお、この揮発性 RAM600と不揮発性 RAM 117とを総称して補助メモリ 602 (メモ リ部)と呼ぶことにする。また、不揮発性 RAMI 17を構成する FeRAMの書き換え保 証回数は約 101(>,揮発性 RAM600を構成する SRAMの書き換え保証回数は約 10 15である。
第 2読み書き制御部 601 (以下、単に第 2制御部ともいう)は、補助メモリ 602にァク セスしその内部に記憶されているアクセスデータを読み書きするものである。第 2読み 書き制御部 601と補助メモリ 602とはメモリモジュールを構成している。他の構成部材 は従来の不揮発性記憶装置と同様である。
[0043] 本発明は、力かる不揮発性補助記憶装置において、第 2読み書き制御部 601が補 助メモリ 602へアクセスする場合、当該第 2読み書き制御部 601は、リード時には揮 発性 RAM600 (揮発性の補助メモリ)カゝらデータを読み出し、ライト時には揮発性 RA M600と不揮発性 RAMI 17 (不揮発性の補助メモリ)との両方にデータを書き込むも のである。
[0044] 以上述べた構成を有する不揮発性記憶装置の動作の詳細について、図を用いて 以下説明する。
図 7Aには、メモリコントローラ 102の初期化時における補助メモリ 602へアクセス形 態を示しており、図 7Bには、通常動作時における補助メモリ 602へのアクセス形態を 示して 、る。図 8は読み書き処理を示すフローチャートである。
なお、本実施の形態の不揮発性記憶装置の基本的な動作は、図 1に示した従来の 不揮発性記憶装置と略同様であるので、その相違点についてのみ説明する。
[0045] [初期化処理]
電源オン後、 CPU 112は ROM 114に記憶されたプログラムに基づ!/、て初期化処 理を実行する。 CPU112で行うべき初期化処理が終了した後は、制御をアドレス管 理情報制御部 120に移し、アドレス管理情報制御部 120は、第 2読み書き制御部 60 1に対して補助メモリ 602の初期化指示を送信する。
初期化指示を受け取った第 2読み書き制御部 601は、不揮発性 RAM117から物 理領域管理テーブル 115に記憶されて 、るステータスフラグ、論理物理変換テープ ル 116に記憶されている物理アドレス等のアクセスデータを読み出す(S801, S802
) o
[0046] この時、不揮発性 RAMI 17は破壊読み出しタイプのメモリデバイスなので、読み出 し後はアクセスデータが消失する為、該アクセスデータを不揮発性 RAMI 17へ再び 書き戻す処理を行う(S803)。
カロえて、読み出したアクセスデータを揮発性 RAM600にもコピーする(S804)。具 体的には、物理領域管理テーブル 115を物理領域管理テーブル 604へ、論理物理 変換テーブル 116を論理物理変換テーブル 605へコピーする。以上の処理を模式 的に表したものが図 7Aである。
[0047] [通常動作処理]
力かる初期化処理が終了した場合、第 2読み書き制御部 601は初期化処理の終了 を CPU112に通知し、 CPU112はメモリコントローラ 102における各種制御を通常動 作モードに切り替える。アクセス装置 100側も、メモリコントローラ 102の通常動作モ ードへの切り替わりを認識し通常動作モードに入る。
通常動作時には、アクセス装置 100がライトコマンド又はリードコマンドをメモリコント ローラ 102に送信すると、 CPU112は何れのコマンドであるかを認識して、アドレス管 理情報制御部 120を介して第 2読み書き制御部 601に各コマンドに対応した指示を 転送する。ライトコマンドの場合は、アクセス装置はデータを転送し、メモリコントローラ 600はそのデータをバッファ 118に保持する。
[0048] [書き込み時]
まず、主メモリ 103の物理ブロックに初めてデータを記録するデータの書き込み処 理について説明する。
CPU112は、アドレス管理情報制御部 120を介して第 2読み書き制御部 601に対 してライトコマンドを発行する。すると、第 2読み書き制御部 601は、補助メモリ 602の 参照が必要であることを認識し(S805)、不揮発性 RAMI 17ではなく揮発性 RAM6 00力 アクセスデータの読み出しを行う(S806)。
S806の読み出し処理にお!、ては、アクセス装置 100が転送した論理アドレス Zに 基づいて、論理物理変換テーブル 605から対応する物理アドレスを読み出す。その 物理アドレスが 16進数で FFFF番地の場合は、従来の不揮発性記憶装置と同様、 何も物理アドレスが設定されて 、な 、ものと認識し、書き込み処理であることを認識 する。
[0049] 更に、第 2読み書き制御部 601は、揮発性 RAM600内の物理領域管理テーブル 604力 無効ブロックをサーチして、書き込み先の物理ブロック、ここでは物理アドレ ス Xを決定する。
次に、データライト処理であるため補助メモリの更新が必要である。そこで S807より 第 2読み書き制御部 601は、不揮発性 RAM 117及び揮発性 RAM600の両方に、 物理アドレス Xの情報で更新されたアクセスデータを書き込む(S808, S809)。 詳しくは、論理アドレス Zと物理アドレス Xが新たに対応するようになった論理物理変 換テーブルを不揮発性 RAM 117と揮発性 RAM600の両方の論理物理変換テープ ル 116, 605に書き込む。同様に、物理アドレス Xに対応するアドレスのステータスフ ラグを有効として不揮発性 RAM117と揮発性 RAM600との両方の物理領域管理テ 一ブル 115, 604に書き込む。
[0050] その後、第 2読み書き制御部 601は、物理アドレス Xをアドレス管理情報制御部 12 0を介して第 1読み書き制御部 119に転送する。第 1読み書き制御部 119は、主メモ リ 103の物理アドレス Xの物理ブロックに、バッファ 118に保持されているデータを書 き込む。
以上の処理を模式的に表したもの力 図 7Bのライトと記された矢印である。
[0051] [通常動作処理 · · ·書き換え時]
まず、データの書き換え処理について説明する。書き換え処理とは主メモリ 103の 物理ブロックに旧データがあり、それに変えて新データを記録する処理である。この 処理は上述したデータの書き込み処理とほぼ同様であり、異なるものではない。異な るのは、旧データの無効化処理を伴う点である。
つまり、 S806の読み出し処理において、第 2読み書き制御部 601は、揮発性 RA M600の論理物理変換テーブル 605を参照し、アクセス装置 100が転送した論理ァ ドレス Zに対応する物理アドレスを読み出す。その際、本処理は書き換えであるため、 読み出した物理アドレスが 16進数で FFFF番地以外 (例えば物理アドレス Y)となつ ており、物理アドレス Yには旧データが書き込まれていることが示されている。
また同時に、第 2読み書き制御部 601は、揮発性 RAM600内の物理領域管理テ 一ブル 604力 無効ブロックをサーチして、書き込み先である無効ブロック(物理アド レス X)を決定する。
[0052] 次に、ライト処理であるため(S807が Yes)、第 2読み書き制御部 601は、不揮発性 RAMI 17及び揮発性 RAM600の両方に、物理アドレス Xの情報で更新されたァク セスデータを書き込む(S808, S809)。
詳しくは、論理アドレス Zと物理アドレス Xが新たに対応するようになった論理物理変 換テーブルを不揮発性 RAM 117と揮発性 RAM600とのそれぞれの論理物理変換 テーブル 116, 605に書き込む。加えて、物理アドレス Yのステータスフラグを無効状 態に設定する。即ち、物理アドレス Xのステータスフラグが有効であって、物理アドレ ス Yのステータスフラグが無効として不揮発性 RAM 117と揮発性 RAM600とのそれ ぞれの物理領域管理テーブル 115, 604に書き込む。
[0053] その後、第 2読み書き制御部 601は、物理アドレス Xをアドレス管理情報制御部 12 0を介して第 1読み書き制御部 119に転送する。第 1読み書き制御部 119は、主メモ リ 103の物理アドレス Xの物理ブロックに、バッファ 118に保持されているデータを書 き込む。
以上の処理を模式的に表したもの力 図 7Bのライトと記された矢印である。
[0054] [通常動作処理 · · ·読み出し時]
次に、アクセス装置 100がリードコマンドを転送した場合について説明する。
CPU112は、アドレス管理情報制御部 120を介して、第 2読み書き制御部 601に「 論理物理変換テーブル 605の参照」を命令する。すなわち、アクセス装置 100が転 送した論理アドレス Z力 物理アドレス Xヘアドレス変換を行う必要があることを通知す る。
この際、第 2読み書き制御部 601は補助メモリ 602の参照が必要であるので、ステツ プ S805より S806に進み、不揮発' I4RAM117をリード、せずに、揮発' I4RAM600力 ら論理物理変換テーブル 605を読み出す。この処理を模式的に表したもの力 図 7B のリードの矢印である。
[0055] 読み出された物理アドレス Xはアドレス管理情報制御部 120に転送され、該物理ァ ドレス Xを用いることで、第 1読み書き制御部 119は主メモリ 103の物理アドレス Xに格 納されたデータを読み出すことができる。読み出されたデータはノッファ 118及びホ スト IZF部 111を介して、アクセス装置 100に転送される。
[0056] [書き換え保証回数]
以上述べた本実施の形態の不揮発性記憶装置を要約すると、その構成は下記の 2 点に対応したものとなっている。
(0破壊読み出し型の不揮発性 RAMI 17に対応する揮発性 RAM600を設け、そ の両方で補助メモリ 602を構成する。
GOこの補助メモリ 602のデータを読み書きする第 2読み書き制御部 601を設ける。 この第 2読み書き制御部 601は以下の特徴を有する。
A)初期化処理
不揮発性 RAM 117からデータを読み出し、揮発性 RAM600に全領域コピーする 。また不揮発性 RAMI 17からデータを読み出す際は、破壊読みだしとなるので書き 戻し処理を実施する。
B)通常動作処理
読み出し時は、揮発性 RAMから読み出す。書き込み時は、不揮発性 RAMと揮発 '性 RAMとの両方に書き込む。
[0057] したがって、通常の読み出し時において、破壊読み出し型の不揮発性 RAMI 17 力ものリードを不要としたので、不揮発性 RAMI 17への書き戻し処理が不要となり、 結果として不揮発性 RAM117の書換回数を、図 1に示した従来の不揮発性記憶装 置に比べて減少させることができる。
[0058] 特に、初期化処理がなされない、すなわち電源がオン Zオフを繰り返されない限り においては、補助メモリ 602が「破壊読み出しタイプではないメモリデバイス」を用い て構成されたものと略同様になり、データ読み出しによる書き換えの必要性が生じな いことになる。このため、不揮発性の主メモリ 103の全領域 (4Gバイト)を 1クラスタ分 ずつ一通り書き換えることを 10万回行ったとしても、補助メモリ 602も 10万回程度の 書き換えに留まるものとなる。
一方、初期化処理においては、不揮発性 RAMI 17の各アドレスが一通り読み出さ れ、それに応じて書き戻し処理がなされる。したがって、初期化処理のみについてみ ると、不揮発性 RAM117の書き換え回数は、初期化の回数すなわち電源がオン Z オフされる回数に等しい。
[0059] 以上のことを考え合わせると、本実施の形態の不揮発性記憶装置に関しては、主メ モリ 103が 10万回書き換えられた際に、不揮発性 RAMI 17の書き換え回数は、初 期化時及び通常動作時の両方を合わせたとしても「10万回 +電源がオン Zオフされ る回数」となる。
不揮発性の補助メモリ 117の書き換え回数
= 10万回 + 電源がオン Zオフされる回数
< 100億回
電源がオン Zオフされる回数は、不揮発性記憶装置の使われ方に依存するが、通 常の製品使用形態や商品寿命力も考えて、 100億回より十分頻度が低いと考えてさ しっかえない。従って、不揮発性記憶装置の寿命上、全く問題のない値であると言え 、 FeRAMの書き換え保証回数である 100億回よりも断然少ないものとなる。
[0060] 以上、メモリコントローラと不揮発性の主メモリとを備えた不揮発性記憶装置を例示 して本発明を説明した力 本発明はこれらに限定されるものではない。
「破壊読み出し型の不揮発性 RAMに対応する揮発性 RAMを設け、リード時は揮 発性 RAMからのみデータを読み出し、ライト時は不揮発性 RAMと揮発性 RAMとの 両方にデータ書き込む」という技術思想を反映したメモリモジュール 606にも及ぶもの である。また、前記メモリモジュールを内蔵したメモリコントローラ単体にも及ぶもので ある。不揮発性記憶装置とアクセス装置とがー体となった不揮発性記憶システムも本 発明の技術的範疇に属するものとなる。
産業上の利用可能性
[0061] 本発明にかかる不揮発性記憶装置は、主メモリとしてフラッシュメモリ等の不揮発性 メモリを使用し、また補助メモリとして破壊読み出しタイプの不揮発性 RAMを使用し た装置において、装置全体の長寿命化を実現する技術を提案したものであり、静止 画記録再生装置や動画記録再生装置等のポータブル AV機器、あるいは携帯電話 等のポータブル通信機器の記録媒体として有益である。

Claims

請求の範囲
[1] 破壊読み出し型の不揮発性 RAMならびに揮発性 RAMカゝら構成されると共に、該 不揮発性 RAMと揮発性 RAMとに同一のデータが記憶されたメモリ部と、
前記メモリ部内のデータを読み書きするメモリモジュールであって、
リード時には前記揮発性 RAMカゝらデータを読み出し、ライト時には前記揮発性 RA Mと前記不揮発性 RAMとの両方に同一のデータを書き込む読み書き制御部、を有 するメモリモジュール。
[2] 前記読み書き制御部は、メモリ部の初期化処理として、前記不揮発性 RAMから読 み出されたデータを前記揮発性 RAMに書き込むと共に、当該データを再度不揮発 性 RAMに書き込む請求項 1に記載のメモリモジュール。
[3] 前記不揮発性 RAMは、強誘電体メモリ (FeRAM)である請求項 1に記載のメモリ モジユーノレ。
[4] 外部力 与えられる論理アドレスに応じて、不揮発性の主メモリ内のデータを読み 込んだり該主メモリに外部から与えられたデータを書き込むメモリコントローラであつ て、
前記メモリコントローラは、
前記主メモリ内に記憶されたデータを読み書きする第 1読み書き制御部と、 前記第 1読み書き制御部が前記主メモリへアクセスする際に用いるアクセスデータ が夫々記憶されて ヽる破壊読み出し型の不揮発性 RAMならびに揮発性 RAMを含 んで構成される補助メモリと、
前記補助メモリ内に保持されたアクセスデータを読み書きするものであって、リード 時には揮発性 RAMカゝらアクセスデータを読み出し、ライト時には揮発性 RAMと不揮 発性 RAMとの両方に同一のアクセスデータを書き込む第 2読み書き制御部と、を有 するメモリコントローラ。
[5] 前記第 2読み書き制御部は、前記補助メモリの初期化処理として、不揮発性 RAM 力も読み出されたアクセスデータを揮発性 RAMに書き込むと共に、当該アクセスデ ータを再度不揮発性 RAMに書き込む請求項 4に記載のメモリコントローラ。
[6] 前記アクセスデータは、前記主メモリ内の状態を管理する物理領域管理テーブルと 、論理アドレスを主メモリの物理アドレスに変換する論理物理変換テーブルとを有す る請求項 4に記載のメモリコントローラ。
[7] 前記破壊読み出し型の不揮発性 RAMは、強誘電体メモリ (FeRAM)である請求 項 4に記載のメモリコントローラ。
[8] 不揮発性の主メモリと、外部力 与えられる論理アドレスに応じて、該主メモリ内の データを読み込んだり該主メモリに外部から与えられたデータを書き込むメモリコント ローラとを有する不揮発性記憶装置において、
前記メモリコントローラは、
前記主メモリ内に記憶されたデータを読み書きする第 1読み書き制御部と、 前記第 1読み書き制御部が前記主メモリへアクセスする際に用いるアクセスデータ が夫々記憶されて ヽる破壊読み出し型の不揮発性 RAMならびに揮発性 RAMを含 んで構成される補助メモリと、
前記補助メモリ内に保持されたアクセスデータを読み書きするものであって、リード 時には揮発性 RAMカゝらアクセスデータを読み出し、ライト時には前記揮発性 RAMと 前記不揮発性 RAMとの両方に同一のアクセスデータを書き込む第 2読み書き制御 部と、を有する不揮発性記憶装置。
[9] 前記第 2読み書き制御部は、前記補助メモリの初期化処理として、前記不揮発性 R
AM力 読み出されたアクセスデータを前記揮発性 RAMに書き込むと共に、当該ァ クセスデータを再度不揮発性 RAMに書き込む請求項 8に記載の不揮発性記憶装置
[10] 前記アクセスデータは、前記主メモリ内の状態を管理する物理領域管理テーブルと 、論理アドレスを前記主メモリの物理アドレスに変換する論理物理変換テーブルとを 有する請求項 8に記載の不揮発性記憶装置。
[11] 前記破壊読み出し型の不揮発性 RAMは、強誘電体メモリ (FeRAM)である請求 項 8に記載の不揮発性記憶装置。
[12] 不揮発性の主メモリ、及び外部力 与えられる論理アドレスに応じて、前記主メモリ 内のデータを読み込んだり主メモリに外部から与えられたデータを書き込むメモリコン トローラを有する不揮発性記憶装置と、前記不揮発性記憶装置に論理アドレスとデ 一タとを付与するアクセス装置と、を具備する不揮発性記憶システムにお 、て、 前記メモリコントローラは、
前記主メモリ内に記憶されたデータを読み書きする第 1読み書き制御部と、 前記第 1読み書き制御部が前記主メモリへアクセスする際に用いるアクセスデータ が夫々記憶されて ヽる破壊読み出し型の不揮発性 RAMならびに揮発性 RAMを含 んで構成される補助メモリと、
前記補助メモリ内に保持されたアクセスデータを読み書きするものであって、リード 時には揮発性 RAMカゝらアクセスデータを読み出し、ライト時には揮発性 RAMと不揮 発性 RAMとの両方に同一のアクセスデータを書き込む第 2読み書き制御部と、を有 する不揮発性記憶システム。
[13] 前記第 2読み書き制御部は、前記補助メモリの初期化処理として、不揮発性 RAM 力も読み出されたアクセスデータを揮発性 RAMに書き込むと共に、当該アクセスデ ータを再度不揮発性 RAMに書き込む請求項 12に記載の不揮発性記憶システム。
[14] 前記アクセスデータは、前記主メモリ内の状態を管理する物理領域管理テーブルと
、論理アドレスを前記主メモリの物理アドレスに変換する論理物理変換テーブルとを 有する請求項 12に記載の不揮発性記憶システム。
[15] 前記不揮発性 RAMは、強誘電体メモリ (FeRAM)である請求項 12に記載の不揮 発性記憶システム。
[16] 破壊読み出し型の不揮発性 RAMならびに揮発性 RAMカゝら構成されると共に、該 不揮発性 RAMと揮発性 RAMとに同一のデータが記憶されたメモリ部にアクセスす るに際し、
データリード時は、揮発性 RAMカゝらデータを読み出し、
データライト時は、揮発性 RAMと不揮発性 RAMとの両方にデータを書き込むメモ リの読み書き方法。
[17] 前記メモリ部の初期化処理として、不揮発性 RAMから読み出されたデータを揮発 性 RAMに書き込むと共に、当該データを再度不揮発性 RAMに書き込む請求項 16 に記載のメモリの読み書き方法。
PCT/JP2006/303899 2005-03-03 2006-03-01 メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法 WO2006093201A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/817,532 US8327068B2 (en) 2005-03-03 2006-03-01 Memory module, memory controller, nonvolatile storage, nonvolatile storage system, and memory read/write method
JP2007505989A JP4871260B2 (ja) 2005-03-03 2006-03-01 メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-058462 2005-03-03
JP2005058462 2005-03-03

Publications (1)

Publication Number Publication Date
WO2006093201A1 true WO2006093201A1 (ja) 2006-09-08

Family

ID=36941230

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/303899 WO2006093201A1 (ja) 2005-03-03 2006-03-01 メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法

Country Status (3)

Country Link
US (1) US8327068B2 (ja)
JP (1) JP4871260B2 (ja)
WO (1) WO2006093201A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10423343B2 (en) 2016-07-29 2019-09-24 Fujitsu Limited Information processing device and memory controller
US11392466B2 (en) 2015-03-05 2022-07-19 Kioxia Corporation Storage system
US11853178B2 (en) 2015-03-05 2023-12-26 Kioxia Corporation Storage system

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008013229A1 (fr) * 2006-07-26 2008-01-31 Panasonic Corporation dispositif de stockage non volatil, système de stockage non volatil et unité d'hôte
WO2008013230A1 (fr) * 2006-07-26 2008-01-31 Panasonic Corporation dispositif de stockage non volatil, système de stockage non volatil et dispositif d'hôte
US20100017557A1 (en) * 2006-07-26 2010-01-21 Panasonic Corporation Memory controller, nonvolatile memory device,access device, and nonvolatile memory system
KR100771521B1 (ko) * 2006-10-30 2007-10-30 삼성전자주식회사 멀티 레벨 셀을 포함하는 플래시 메모리 장치 및 그것의데이터 쓰기 방법
JP4292225B2 (ja) * 2007-12-17 2009-07-08 株式会社東芝 情報記録装置および情報記録方法
JPWO2009139109A1 (ja) * 2008-05-13 2011-09-15 パナソニック株式会社 メモリ制御装置、およびこれを備えた情報処理装置
JP5601053B2 (ja) * 2010-07-02 2014-10-08 富士通株式会社 制御装置、制御モジュールおよび制御方法
US8909850B2 (en) * 2011-03-10 2014-12-09 Deere & Company Memory life extension method and apparatus
US9081665B2 (en) * 2012-02-02 2015-07-14 OCZ Storage Solutions Inc. Apparatus, methods and architecture to increase write performance and endurance of non-volatile solid state memory components
US20130254463A1 (en) * 2012-03-23 2013-09-26 Kabushiki Kaisha Toshiba Memory system
US9570175B2 (en) 2013-08-05 2017-02-14 Jonker Llc Incrementally programmable non-volatile memory
US11783898B2 (en) 2014-09-18 2023-10-10 Jonker Llc Ephemeral storage elements, circuits, and systems
US10061738B2 (en) 2014-09-30 2018-08-28 Jonker Llc Ephemeral peripheral device
US10839086B2 (en) 2014-09-30 2020-11-17 Jonker Llc Method of operating ephemeral peripheral device
US10115467B2 (en) 2014-09-30 2018-10-30 Jonker Llc One time accessible (OTA) non-volatile memory
KR20200076528A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP2021140842A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 メモリ回路、情報処理回路、及び情報処理装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH064410A (ja) * 1992-06-23 1994-01-14 Sanyo Electric Co Ltd 電子機器
JPH10307749A (ja) * 1997-05-01 1998-11-17 Iwaki Electron Corp Ltd メモリ装置
JP2004326523A (ja) * 2003-04-25 2004-11-18 Toshiba Corp 書き換え可能な不揮発性メモリを備えた記憶装置及び記憶装置用不揮発性メモリの制御方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263664A (en) * 1979-08-31 1981-04-21 Xicor, Inc. Nonvolatile static random access memory system
US4523295A (en) * 1982-09-07 1985-06-11 Zenith Electronics Corporation Power loss compensation for programmable memory control system
US5175842A (en) * 1988-05-31 1992-12-29 Kabushiki Kaisha Toshiba Data storage control system capable of reading data immediately after powered on
US5023813A (en) * 1989-08-03 1991-06-11 International Business Machines Corporation Non-volatile memory usage
US5544063A (en) * 1990-03-30 1996-08-06 Dallas Semiconductor Corporation Digital controller
US5161311A (en) * 1990-08-29 1992-11-10 Alps Electric Inc. Calibration and compensation of an electronic compass system
KR970008188B1 (ko) * 1993-04-08 1997-05-21 가부시끼가이샤 히다찌세이사꾸쇼 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치
JPH07219720A (ja) 1993-10-01 1995-08-18 Hitachi Maxell Ltd 半導体メモリ装置ならびにその制御方法
JPH0865625A (ja) * 1994-08-19 1996-03-08 Sony Corp メモリアクセス装置
JP3706167B2 (ja) * 1995-02-16 2005-10-12 株式会社ルネサステクノロジ 半導体ディスク装置
JP2001142774A (ja) 1999-11-11 2001-05-25 Toshiba Corp メモリカード及び同カードに適用されるアドレス変換方法
US6532538B1 (en) * 2000-02-17 2003-03-11 International Business Machines Corporation Method and system for supporting multiple operating systems on the same disk running on different computers at the same time
CA2402389A1 (en) * 2000-03-08 2002-09-19 Shuffle Master, Inc. Computerized gaming system, method and apparatus
US6564286B2 (en) * 2001-03-07 2003-05-13 Sony Corporation Non-volatile memory system for instant-on
US20020188801A1 (en) * 2001-03-30 2002-12-12 Intransa, Inc., A Delaware Corporation Method and apparatus for dynamically controlling a caching system
US6990603B2 (en) * 2002-01-02 2006-01-24 Exanet Inc. Method and apparatus for securing volatile data in power failure in systems having redundancy
US6968477B2 (en) * 2002-03-07 2005-11-22 International Business Machines Corporation System and method for system surveillance using firmware progress code
WO2005076203A1 (ja) 2004-02-03 2005-08-18 Matsushita Electric Industrial Co., Ltd. メモリカード及びデータ処理装置並びにメモリカードの制御方法及び設定方法
US7536506B2 (en) * 2004-06-21 2009-05-19 Dot Hill Systems Corporation RAID controller using capacitor energy source to flush volatile cache data to non-volatile memory during main power outage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH064410A (ja) * 1992-06-23 1994-01-14 Sanyo Electric Co Ltd 電子機器
JPH10307749A (ja) * 1997-05-01 1998-11-17 Iwaki Electron Corp Ltd メモリ装置
JP2004326523A (ja) * 2003-04-25 2004-11-18 Toshiba Corp 書き換え可能な不揮発性メモリを備えた記憶装置及び記憶装置用不揮発性メモリの制御方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392466B2 (en) 2015-03-05 2022-07-19 Kioxia Corporation Storage system
US11853178B2 (en) 2015-03-05 2023-12-26 Kioxia Corporation Storage system
US10423343B2 (en) 2016-07-29 2019-09-24 Fujitsu Limited Information processing device and memory controller

Also Published As

Publication number Publication date
US20080307152A1 (en) 2008-12-11
US8327068B2 (en) 2012-12-04
JP4871260B2 (ja) 2012-02-08
JPWO2006093201A1 (ja) 2008-08-07

Similar Documents

Publication Publication Date Title
JP4871260B2 (ja) メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法
TWI261254B (en) Memory card and semiconductor device
JP4834676B2 (ja) オンチップ不揮発性メモリ書き込みキャッシュを使用するシステムおよび方法
JP3692313B2 (ja) 不揮発性メモリの制御方法
KR101189259B1 (ko) 저장 장치 및 정보 처리 시스템
KR100595909B1 (ko) 저장장치 및 플래시 메모리 장치내 정보 액세스 방법 및 정보 저장 관리 방법
JP5336060B2 (ja) 不揮発性メモリ装置およびそれを動作させる方法
JPWO2006067923A1 (ja) メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム及びメモリ制御方法
JPH11126488A (ja) フラッシュメモリを複数使用した外部記憶装置のデータ記憶制御方法及び装置
JPWO2004031966A1 (ja) 不揮発性記憶装置の制御方法
JP2005301591A (ja) 不揮発性メモリを備えた装置及びメモリコントロ−ラ
WO2007000862A1 (ja) メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法
KR20100094241A (ko) 예비 블록을 포함하지 않는 불휘발성 메모리 장치
JP2018101411A (ja) データストレージデバイスおよびその操作方法
JP2004295865A (ja) 自動ブーティングシステム及び自動ブーティング方法
KR100845552B1 (ko) Ftl의 어드레스 매핑 방법
JP4843222B2 (ja) 半導体記憶装置の制御方法、メモリカード、及びホスト機器
JP2012113343A (ja) 記憶装置
JP2008134685A (ja) 不揮発メモリシステム及び不揮発メモリ制御方法
JPWO2007105688A1 (ja) メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム
JP5259257B2 (ja) 記憶装置
JP2000181784A (ja) 書き換え可能な不揮発性記憶装置
JP2007233838A (ja) メモリシステムの制御方法
US20050204115A1 (en) Semiconductor memory device, memory controller and data recording method
JP3552490B2 (ja) フラッシュ型メモリを備えた記憶装置,フラッシュ型メモリの管理方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007505989

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: RU

WWE Wipo information: entry into national phase

Ref document number: 11817532

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 06715016

Country of ref document: EP

Kind code of ref document: A1